JPH05257563A - Oscillation circuit - Google Patents

Abstract

PURPOSE:To improve the observability and the controllability of a clock signal to easily inspect the clock variance and test the circuit operation. CONSTITUTION:A NAND gate 31 controls the output and the stop of the oscillation clock signal from an oscillation part 1 to an output terminal 4 by the control signal inputted from a control terminal 5. A NAND gate 32 takes the external clock signal supplied to a clock supply terminal 6 as the input and outputs it to the output terminal 4.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明はマイクロコンピュータ
等に使用されクロック信号を発生する発振回路に関し、
特に外部から出力を制御できる構成を有する発振回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillator circuit used in a microcomputer or the like for generating a clock signal,
In particular, the present invention relates to an oscillator circuit having a configuration capable of controlling output from the outside.

【０００２】[0002]

【従来の技術】図６は例えば特開昭６４−５７８０６号
公報に示された従来の発振回路の内部回路構成図であ
る。図６において、１０ａ，１０ｂ，１０ｃは異なる発
振周波数ｆ₁，ｆ₂，ｆ₃のクロック信号をそれぞれ発生
する水晶発振回路モジュール、１１は水晶発振回路モジ
ュール１０ａ，１０ｂ，１０ｃのうちの何れかの発振ク
ロック信号を選択するスイッチ、１２は出力端子、２１
は水晶発振回路モジュール１０ａ，１０ｂ，１０ｃ及び
スイッチ１１を実装するパッケージである。図７にパッ
ケージ２１の外観構成を示す。2. Description of the Related Art FIG. 6 is a diagram showing the internal circuit configuration of a conventional oscillator circuit disclosed in, for example, Japanese Patent Laid-Open No. 64-57806. In FIG. 6, 10a, 10b, 10c is a crystal oscillator module for generating respective clock signals of different oscillation frequencies _{f 1, f 2, f 3} , 11 is a crystal oscillator circuit module 10a, 10b, of any of the 10c A switch for selecting an oscillation clock signal, 12 is an output terminal, 21
Is a package for mounting the crystal oscillation circuit modules 10a, 10b, 10c and the switch 11. FIG. 7 shows an external structure of the package 21.

【０００３】次に動作について説明する。スイッチ１１
はパッケージ２１の上部に回転可能に取り付けられ、こ
のスイッチ１１を回転させ予め定めた３個所の設定位置
の何れかに設定することにより、パッケージ２１内の水
晶発振回路モジュール１０ａ，１０ｂ，１０ｃの出力ク
ロック信号の何れかが選択され、パッケージ２１の出力
端子１２から外部へ出力される。Next, the operation will be described. Switch 11
Is rotatably attached to the upper portion of the package 21, and the output of the crystal oscillation circuit modules 10a, 10b, 10c in the package 21 is set by rotating this switch 11 and setting it to one of the three preset positions. One of the clock signals is selected and output from the output terminal 12 of the package 21 to the outside.

【０００４】[0004]

【発明が解決しようとする課題】従来の発振回路は以上
のように構成されているので、クロック信号の可観測性
や可制御性が悪く、人手によりクロック信号の出力を切
り換え、その出力を測定器等により観測したりしてクロ
ック変動検査や回路機能試験を行っている。したがっ
て、このような従来の発振回路では、クロック変動検査
や回路機能試験に手間がかかり、製造効率の向上を図る
ことが難しいという問題点があった。Since the conventional oscillator circuit is constructed as described above, the observability and controllability of the clock signal are poor, and the output of the clock signal is manually switched and the output is measured. Clock fluctuation inspections and circuit function tests are carried out by observing with instruments and the like. Therefore, in such a conventional oscillation circuit, there is a problem that it is difficult to improve the manufacturing efficiency because it takes time for the clock fluctuation inspection and the circuit function test.

【０００５】この発明は上記のような問題点を解決する
ためになされたものでクロック信号の可観測性と可制御
性を向上させ、クロック変動検査や回路機能試験を容易
に行える発振回路を提供することを目的とする。The present invention has been made to solve the above problems, and provides an oscillator circuit which improves the observability and controllability of a clock signal and can easily perform a clock fluctuation inspection and a circuit function test. The purpose is to do.

【０００６】[0006]

【課題を解決するための手段】この発明に係る発振回路
は、発振部１からの発振クロック信号の出力端子４への
出力及び停止の制御を行う第１の論理回路（ＮＡＮＤゲ
ート３１）と、外部からのクロック信号を入力し出力端
子４へ出力する第２の論理回路（ＮＡＮＤゲート３２）
と、上記第１の論理回路を制御する制御信号を入力する
ための制御端子５と、上記第２の論理回路に外部クロッ
ク信号供給するためのクロック供給端子６とを備えたも
のである。An oscillator circuit according to the present invention includes a first logic circuit (NAND gate 31) for controlling output and stop of an oscillation clock signal from an oscillator 1 to an output terminal 4. A second logic circuit (NAND gate 32) that inputs a clock signal from the outside and outputs it to the output terminal 4
A control terminal 5 for inputting a control signal for controlling the first logic circuit, and a clock supply terminal 6 for supplying an external clock signal to the second logic circuit.

【０００７】[0007]

【作用】第１の論理回路（ＮＡＮＤゲート３１）は、制
御端子５から入力された制御信号により発振部１からの
発振クロック信号の出力端子４への出力及び停止の制御
を行う。第２の論理回路（ＮＡＮＤゲート３２）はクロ
ック供給端子６に供給された外部クロック信号を入力し
出力端子４へ出力する。The first logic circuit (NAND gate 31) controls the output and stop of the oscillation clock signal from the oscillator 1 to the output terminal 4 according to the control signal input from the control terminal 5. The second logic circuit (NAND gate 32) inputs the external clock signal supplied to the clock supply terminal 6 and outputs it to the output terminal 4.

【０００８】[0008]

【実施例】図１はこの発明の一実施例に係る発振回路の
回路構成図である。図１において、１は発振クロック信
号を発生する発振部、４は発振クロック信号を外部へ出
力するための出力端子、２は発振部１からの発振クロッ
ク信号を反転して整形するＮＡＮＤゲート（ＮＯＴゲー
トでもよい）、３１はＮＡＮＤゲート２からの発振クロ
ック信号の上記出力端子４への出力及び停止の制御を行
う第１の論理回路としてのＮＡＮＤゲート、３２はＮＡ
ＮＤゲート３１の出力信号が与えられると共に外部から
のクロック信号を入力し上記出力端子４へ出力する第２
の論理回路としてのＮＡＮＤゲート、５はＮＡＮＤゲー
ト３１を制御する制御信号を入力するための制御端子、
６はＮＡＮＤゲート３２に外部クロック信号を供給する
ためのクロック供給端子、７は電源電圧端子、８はＧＮ
Ｄ端子、Ｒ₁，Ｒ₂はプルアップ抵抗である。1 is a circuit diagram of an oscillator circuit according to an embodiment of the present invention. In FIG. 1, 1 is an oscillating unit for generating an oscillating clock signal, 4 is an output terminal for outputting the oscillating clock signal to the outside, 2 is a NAND gate (NOT) for inverting and shaping the oscillating clock signal from the oscillating unit 1. 31 may be a gate), 31 is a NAND gate as a first logic circuit for controlling output and stop of the oscillation clock signal from the NAND gate 2 to the output terminal 4, and 32 is an NA.
A second which receives an output signal of the ND gate 31 and inputs a clock signal from the outside to output to the output terminal 4
, A NAND gate as a logic circuit, and a control terminal for inputting a control signal for controlling the NAND gate 31,
6 is a clock supply terminal for supplying an external clock signal to the NAND gate 32, 7 is a power supply voltage terminal, and 8 is GN
D terminals, R ₁ and R ₂ are pull-up resistors.

【０００９】図２は通常の発振クロック信号の出力を行
っているときのタイミングチャート、図３は発振クロッ
ク信号の出力が停止されているときのタイミングチャー
ト、図４は外部よりクロック信号が注入されているとき
のタイミングチャートである。図２〜図４において、ａ
は発振部１の出力信号、ｂはＮＡＮＤゲート２の出力信
号、ｃは制御端子５からの制御信号、ｄはＮＡＮＤゲー
ト３１の出力信号、ｅはクロック供給端子６からの信
号、ｆはＮＡＮＤゲート３２の出力信号である。FIG. 2 is a timing chart when a normal oscillation clock signal is being output, FIG. 3 is a timing chart when an oscillation clock signal output is stopped, and FIG. 4 is an external clock signal injection. It is a timing chart when it is. 2 to 4, a
Is an output signal of the oscillation unit 1, b is an output signal of the NAND gate 2, c is a control signal from the control terminal 5, d is an output signal of the NAND gate 31, e is a signal from the clock supply terminal 6, and f is a NAND gate. 32 output signal.

【００１０】次に図１〜図４を参照してこの実施例の動
作について説明する。発振部１は所定の周波数の発振ク
ロック信号を発生する回路から構成されており、制御端
子５及びクロック供給端子６が共に開放されている場
合、各種ＮＡＮＤゲート２，３１，３２を経由して図２
に示すタイミングチャートに示すようにクロック信号ｆ
が出力端子４より規定周波数で出力される。Next, the operation of this embodiment will be described with reference to FIGS. The oscillating unit 1 is composed of a circuit for generating an oscillating clock signal of a predetermined frequency. When both the control terminal 5 and the clock supply terminal 6 are open, the oscillator unit 1 is connected via various NAND gates 2, 31, 32. Two
As shown in the timing chart of FIG.
Is output from the output terminal 4 at a specified frequency.

【００１１】次に制御端子５の制御信号ｃを図３に示す
ようにＬ（ローレベル）にした場合（この種の論理操作
はインサーキットテスタやファンクションテスタ等で簡
単に実施できる）、出力端子４からの出力信号ｆはＬと
なり、発振部１からの発振クロック信号ａは外部へ出力
されない。即ち制御端子５のＧＮＤレベルとのショート
とオープン操作により、出力端子４への発振クロック信
号ａは停止と起動を繰り返すことになり、発振回路のク
ロック信号の可観測性や可制御性が実現できる。Next, when the control signal c of the control terminal 5 is set to L (low level) as shown in FIG. 3 (this type of logic operation can be easily performed by an in-circuit tester, a function tester, etc.), the output terminal The output signal f from 4 becomes L, and the oscillation clock signal a from the oscillator 1 is not output to the outside. That is, the oscillation clock signal a to the output terminal 4 is repeatedly stopped and activated by the short and open operation with the GND level of the control terminal 5, and the observability and controllability of the clock signal of the oscillation circuit can be realized. ..

【００１２】次に制御端子５の制御信号ｃを図４に示す
ようにＬ（ＧＮＤレベル）とし、クロック供給端子６よ
り外部クロック信号ｅを注入した場合、発振器１からの
発振クロック信号ａは停止即ちブロックされ、外部クロ
ック信号ｅがクロック信号ｆとなり出力端子４から外部
へ出力される。Next, when the control signal c of the control terminal 5 is set to L (GND level) as shown in FIG. 4 and the external clock signal e is injected from the clock supply terminal 6, the oscillation clock signal a from the oscillator 1 is stopped. That is, it is blocked, and the external clock signal e becomes the clock signal f and is output from the output terminal 4 to the outside.

【００１３】以上のように制御端子５を論理操作するこ
とにより、出力端子４からの発振クロック信号は停止
し、これにより回路固有の基準クロック信号の周波数を
測定することが可能となる。即ち起動、停止操作による
起動時間でのパルス数の計数ができる。また、制御端子
５とクロック供給端子６の操作により、基準クロック信
号とは別のクロック信号を注入することが可能となり、
回路診断が簡単に可能となる（可制御性が実現する）。
即ちステップ発振動作や基準発振周波数±αでの動作確
認が市販テスタを用いて簡単に行える。また、制御端子
５とクロック供給端子６の操作により、クロック信号の
デュティ比を変化させることもできる。By logically operating the control terminal 5 as described above, the oscillation clock signal from the output terminal 4 is stopped, whereby the frequency of the circuit-specific reference clock signal can be measured. That is, it is possible to count the number of pulses in the starting time by the start and stop operations. Further, by operating the control terminal 5 and the clock supply terminal 6, it becomes possible to inject a clock signal different from the reference clock signal,
Circuit diagnosis is easily possible (controllability is realized).
That is, the step oscillation operation and the operation confirmation at the reference oscillation frequency ± α can be easily performed by using a commercially available tester. Further, the duty ratio of the clock signal can be changed by operating the control terminal 5 and the clock supply terminal 6.

【００１４】ところで、発振回路の機能テストを行う場
合、複合マージンテストというものがある。この複合マ
ージンテストとは、電源電圧、基準発振周波数（クロッ
ク）、温度などの条件を組み合わせて機能テストを実施
するテストを言う。電源電圧とクロックの複合マージン
テストのテスト範囲は、例えば図５に示す四角形の範囲
である。電源電圧とクロックの２条件の組み合わせのた
め、要注意点は４個所（図５の○の点）である。さら
に、温度（例えば０℃〜５０℃など）条件も含めるとテ
スト範囲の条件図は３次元となり、要注意点も８個所と
なる。目標とした範囲での動作が保証されたら、次にど
の程度まで動作に余裕があるかをテストすることにより
製品の限界を評価する。この評価作業中に思わぬ欠陥や
弱点を見い出すことがある。By the way, when performing a functional test of an oscillation circuit, there is a composite margin test. The composite margin test is a test in which a functional test is performed by combining conditions such as power supply voltage, reference oscillation frequency (clock), and temperature. The test range of the composite margin test of the power supply voltage and the clock is, for example, a rectangular range shown in FIG. Due to the combination of the two conditions of the power supply voltage and the clock, there are four points to be noted (points marked with a circle in FIG. 5). Furthermore, if a temperature (for example, 0 ° C. to 50 ° C.) condition is also included, the condition diagram of the test range becomes three-dimensional, and there are 8 points to be noted. Once the operation within the target range is guaranteed, the product's limit is evaluated by testing how far there is room for operation. Unexpected defects and weak points may be found during this evaluation work.

【００１５】[0015]

【発明の効果】以上のように本発明によれば、発振部か
らの発振クロック信号の出力端子への出力及び停止の制
御を行う第１の論理回路と、外部からのクロック信号を
入力し出力端子へ出力する第２の論理回路と、第１の論
理回路を制御する制御信号を入力するための制御端子
と、第２の論理回路に外部クロック信号を供給するため
のクロック供給端子とを設けて構成したので、可観測性
と可制御性が向上し、クロック変動検査や回路機能試験
を容易に行え、また、回路の動作範囲も診断できるとい
う効果が得られる。As described above, according to the present invention, the first logic circuit for controlling the output and stop of the oscillation clock signal from the oscillator to the output terminal and the clock signal from the outside are input and output. A second logic circuit for outputting to the terminal, a control terminal for inputting a control signal for controlling the first logic circuit, and a clock supply terminal for supplying an external clock signal to the second logic circuit are provided. Since it is configured as described above, the observability and the controllability are improved, and it is possible to obtain an effect that the clock fluctuation test and the circuit function test can be easily performed and the operating range of the circuit can be diagnosed.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例に係る発振回路の回路構成
図である。FIG. 1 is a circuit configuration diagram of an oscillator circuit according to an embodiment of the present invention.

【図２】この実施例において通常の発振クロック信号の
出力を行っているときのタイミングチャートである。FIG. 2 is a timing chart when a normal oscillation clock signal is output in this embodiment.

【図３】この実施例において発振クロック信号の出力が
停止されているときのタイミングチャートである。FIG. 3 is a timing chart when the output of the oscillation clock signal is stopped in this embodiment.

【図４】この実施例において外部よりクロック信号が注
入されているときのタイミングチャートである。FIG. 4 is a timing chart when a clock signal is externally injected in this embodiment.

【図５】複合マージンテストを説明するためのマトリク
ス図である。FIG. 5 is a matrix diagram for explaining a composite margin test.

【図６】従来の発振回路の内部回路構成図である。FIG. 6 is an internal circuit configuration diagram of a conventional oscillator circuit.

【図７】従来の発振回路の外観構成図である。FIG. 7 is an external configuration diagram of a conventional oscillator circuit.

【符号の説明】[Explanation of symbols]

１ 発振部 ３１ ＮＡＮＤゲート（第１の論理回路） ３２ ＮＡＮＤゲート（第２の論理回路） ４ 出力端子 ５ 制御端子 ６ クロック供給端子 1 Oscillator 31 NAND gate (first logic circuit) 32 NAND gate (second logic circuit) 4 Output terminal 5 Control terminal 6 Clock supply terminal

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 発振クロック信号を発生する発振部と、
この発振部からの発振クロック信号を外部へ出力するた
めの出力端子とを備えた発振回路において、上記発振部
からの発振クロック信号の上記出力端子への出力及び停
止の制御を行う第１の論理回路と、外部からのクロック
信号を入力し上記出力端子へ出力する第２の論理回路
と、上記第１の論理回路を制御する制御信号を入力する
ための制御端子と、上記第２の論理回路に外部クロック
信号を供給するためのクロック供給端子とを設けたこと
を特徴とする発振回路。1. An oscillator for generating an oscillation clock signal,
In an oscillation circuit having an output terminal for outputting an oscillation clock signal from the oscillation section to the outside, a first logic for controlling output and stop of the oscillation clock signal from the oscillation section to the output terminal A circuit, a second logic circuit for inputting a clock signal from the outside and outputting the clock signal to the output terminal, a control terminal for inputting a control signal for controlling the first logic circuit, and the second logic circuit An oscillator circuit, characterized in that a clock supply terminal for supplying an external clock signal is provided on the.