JPH04172273A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関するものである。[Detailed description of the invention] [Industrial application field] The present invention relates to semiconductor integrated circuits.
第３図は、例えば特開昭６０−８２９７９に示された半
導体集積回路１及び半導体集積回路１の製造試験を行う
場合の電気的構成を示す図である。FIG. 3 is a diagram showing the semiconductor integrated circuit 1 disclosed in, for example, Japanese Patent Application Laid-Open No. 60-82979, and an electrical configuration when performing a manufacturing test of the semiconductor integrated circuit 1.
図において、内部論理回路部６の出力はＡＮＤ回路から
なる論理出力遮断用ゲート回路９１の一方の入力端子に
接続されており、論理出力遮断用ゲート回路９１の他方
の入力端子は第１の制御信号Ｃ１が印加される第１の制
御信号入力用端子７に接続されている。又、論理出力遮
断用ゲート回路９１の出力はＯＲ回路からなる出力固定
用ゲート回路９２の一方の入力端子に接続され、出力固
定用ゲート回路９２の他方の入力端子は第２の制御信号
Ｃ２が印加される第２の制御信号入力用端子８に接続さ
れており、出力固定用ゲート回路９２の出力は出力回路
部５に入力される。更に、出力回路部５の出力端子５２
とグランド５５間には定電流源５３及び電圧計５４が並
列接続されている。In the figure, the output of the internal logic circuit section 6 is connected to one input terminal of a logic output cutoff gate circuit 91 consisting of an AND circuit, and the other input terminal of the logic output cutoff gate circuit 91 is connected to a first control gate circuit 91. It is connected to the first control signal input terminal 7 to which the signal C1 is applied. Further, the output of the logic output cutoff gate circuit 91 is connected to one input terminal of an output fixing gate circuit 92 consisting of an OR circuit, and the other input terminal of the output fixing gate circuit 92 is connected to the second control signal C2. It is connected to the applied second control signal input terminal 8, and the output of the output fixing gate circuit 92 is input to the output circuit section 5. Furthermore, the output terminal 52 of the output circuit section 5
A constant current source 53 and a voltmeter 54 are connected in parallel between the ground 55 and the ground 55 .
次に、従来技術の動作について説明する。半導体集積回
路１の製造試験の一項目として一般的に行われているも
のに、「出力電圧レベル試験」がある。この試験は、半
導体集積回路１の出力端子即ち、出力回路部５の出力端
子５２における電圧レベルが、一定の直流電流負荷に対
して正しいレベルを保持しているか否かを調べるもので
あり、第３図に示す従来技術は当該試験を容易に且つ短
時間で行える様にすることを目的としている。Next, the operation of the prior art will be explained. An "output voltage level test" is one item that is generally performed as a manufacturing test for the semiconductor integrated circuit 1. This test is to check whether the voltage level at the output terminal of the semiconductor integrated circuit 1, that is, the output terminal 52 of the output circuit section 5, maintains a correct level for a constant DC current load. The prior art shown in FIG. 3 aims to enable the test to be performed easily and in a short time.
まず、第１の制御信号入力用端子７が“Ｌ”レベルに設
定された′ものとすると、論理出力遮断用ゲート回路９
１の出力は“Ｌルーベルに固定される。即ち、内部論理
回路部６の出力信号Ｘは出力回路部５に到達しえなくな
る。そこで、第２の制御信号入力用端子８を所定の論理
レベルに設定すれば、出力回路部５は第２の制御信号入
力用端子８に設定された論理レベルに相当する論理レベ
ルを出力することになる。例えば、出力回路部５か正論
理回路であるときには、第２の制御信号入力用端子８を
“Ｈ°レベルに設定すれば出力回路部５の出力端子５２
も“Ｈ°レベルとなり、又第２の制御信号入力用端子８
を“Ｌ”レベルに設定すれば、出力回路部５の出力端子
５２も“Ｌ°レベルとなる。First, assuming that the first control signal input terminal 7 is set to the "L" level, the logic output cutoff gate circuit 9
1 is fixed at the "L level". That is, the output signal If set to , the output circuit section 5 will output a logic level corresponding to the logic level set to the second control signal input terminal 8. For example, when the output circuit section 5 is a positive logic circuit, , if the second control signal input terminal 8 is set to the "H° level," the output terminal 52 of the output circuit section 5
also becomes "H° level," and the second control signal input terminal 8
When the output terminal 52 of the output circuit section 5 is set to the "L" level, the output terminal 52 of the output circuit section 5 also becomes the "L° level."
そこで、第２の制御信号人力用端子８のレベルを“Ｈ°
レベルに設定すると出力回路部５は“Ｈルーベルを出力
するので、出力回路部５よりグランド５５へ流れる方向
へ定電流源５３から所定の負荷電流を流せば、出力回路
部５の出力端子５２における電圧が期待したレベルを保
っているか否か、即ち“Ｈ°レベルである電源電圧のレ
ベルからの降下分が所定値以下であるか否かを、電圧計
５４により測定し確認することができる。Therefore, the level of the second control signal human power terminal 8 is set to "H°".
When set to the level, the output circuit section 5 outputs "H rubel. Therefore, if a predetermined load current is caused to flow from the constant current source 53 in the direction of flowing from the output circuit section 5 to the ground 55, the output terminal 52 of the output circuit section 5 It is possible to measure and confirm with the voltmeter 54 whether the voltage is maintained at the expected level, that is, whether the drop from the level of the power supply voltage, which is the "H° level, is below a predetermined value."
同様に第２の制御信号入力用端子８のレベルを“Ｌ°レ
ベルに設定すると出力回路部５は“Ｌ゛レベル出力する
ので、グランド５５より出力回路部５へ流れる方向へ定
電流源５３から所定の負荷電流を流せば、出力回路部５
の出力端子５２における電圧が期待したレベルを保って
いるか否か、即ち“Ｌ”レベルであるグランドレベルか
らの上昇が所定値以下であるか否かを、電圧計５４によ
り測定し確認することができる。Similarly, when the level of the second control signal input terminal 8 is set to the "L" level, the output circuit section 5 outputs the "L" level, so that the constant current source 53 flows from the ground 55 to the output circuit section 5. If a predetermined load current flows, the output circuit section 5
It is possible to check by measuring with the voltmeter 54 whether the voltage at the output terminal 52 of the output terminal 52 maintains the expected level, that is, whether the rise from the ground level, which is the "L" level, is below a predetermined value. can.
尚、−船釣には一個の半導体集積回路１に対して複数の
出力回路部５が存在するのが通常であり、かかる場合に
はそれぞれの出力回路部５に対して論理出力遮断用ゲー
ト回路９１と出力固定用ゲート回路９２を設けておく必
要がある。尚、第１及び第２の制御信号Ｃ１及びＣ２は
それぞれの論理出力遮断用ゲート回路９１及び・出力固
定用ゲート回路９２に対して共通に接続すれば良い。こ
のように構成すれば、上記動作手順により全ての出力回
路部５の出力論理レベルを共通の第２の制御信号入力用
端子８から制御することが可能である。In addition, - in boat fishing, there is usually a plurality of output circuit sections 5 for one semiconductor integrated circuit 1, and in such a case, a logic output cutoff gate circuit is provided for each output circuit section 5. It is necessary to provide a gate circuit 91 and an output fixing gate circuit 92. Note that the first and second control signals C1 and C2 may be commonly connected to the respective logic output cutoff gate circuit 91 and output fixing gate circuit 92. With this configuration, the output logic levels of all the output circuit units 5 can be controlled from the common second control signal input terminal 8 by the above-described operating procedure.
以上の様に、従来技術は「出力電圧レベル試験」を内部
論理回路部６の動作とは無関係に行えるようにした点で
試験手順を容易化できる効果がある。As described above, the conventional technology has the effect of simplifying the test procedure in that the "output voltage level test" can be performed independently of the operation of the internal logic circuit section 6.
一般には上記のような試験は半導体集積回路の製造業者
の範躊て実施すべきものであり、従ってユーザに対して
は第１及び第２の制御信号入力用端子７，８等の機能は
非開放である場合が多い。Generally, the above tests should be carried out within the scope of semiconductor integrated circuit manufacturers, and therefore the functions of the first and second control signal input terminals 7, 8, etc. should not be opened to the user. is often the case.
仮にその機能が開放されていてもユーザにとってはそれ
を活用するメリットが見いだしにくい。これは従来技術
が、あくまで半導体集積回路の製造試験の容易化を目的
としており、ユーザ側での試験容易化、即ち実装基板レ
ベルやシステムレベルの製造試験容品化までをも考慮し
たものではない為である。Even if this function were available, it would be difficult for users to see the benefits of utilizing it. This is because the conventional technology is aimed at facilitating the manufacturing test of semiconductor integrated circuits, and does not take into account the ease of testing on the user side, that is, the creation of manufacturing test containers at the mounting board level and system level. It is for this purpose.
この発明は上記のような問題点を解決するためになされ
たもので、その主な目的は従来技術が提供するような半
導体集積回路の製造試験を容易化すると共に、ユーザ側
での製造試験、特に実装基板レベルの試験をも容易化す
るような機能を実現することにある。This invention was made to solve the above-mentioned problems, and its main purpose is to facilitate manufacturing testing of semiconductor integrated circuits as provided by the prior art, as well as to facilitate manufacturing testing on the user side. In particular, the objective is to realize functions that facilitate testing at the level of mounted boards.
この発明に係る半導体集積回路は、半導体集積回路の複
数の入力端子に接続され、入力端子の全てに同し論理レ
ベルが設定されている場合には所定の論理レベルを出力
する入力論理レベル検出手段と、半導体集積回路の内部
論理回路部と複数の出力回路のとの間に接続され、かつ
外部から供給される第１及び第２の制御信号と入力論理
レベル検出手段の出力信号とによって複数の出力回路の
出力論理レベルを制御する制御手段とを備えたものであ
る。The semiconductor integrated circuit according to the present invention has an input logic level detection means that is connected to a plurality of input terminals of the semiconductor integrated circuit and outputs a predetermined logic level when the same logic level is set to all of the input terminals. and the plurality of output circuits are connected between the internal logic circuit section of the semiconductor integrated circuit and the plurality of output circuits, and are supplied from the outside by first and second control signals and the output signal of the input logic level detection means. and control means for controlling the output logic level of the output circuit.
制御手段は、外部から半導体集積回路に供給される第１
の制御信号によって内部論理回路部の出力信号が出力回
路部へ伝達されないように、内部論理回路の出力信号を
遮断する。The control means includes a first control unit supplied from the outside to the semiconductor integrated circuit.
The output signal of the internal logic circuit is cut off so that the output signal of the internal logic circuit is not transmitted to the output circuit by the control signal.
又、入力論理レベル検出手段は入力端子部てに同−論理
レベルが設定されたことを検出して、所定の論理レベル
の信号を制御手段へ与える。Further, the input logic level detection means detects that the same logic level is set at the input terminal portion, and supplies a signal of a predetermined logic level to the control means.
更に、制御手段には半導体集積回路の外部から第２の制
御信号が加えられる。Furthermore, a second control signal is applied to the control means from outside the semiconductor integrated circuit.
その結果、制御手段は第２の制御信号及び論理レベル検
出手段の出力信号によって、出力回路部の出力論理レベ
ルを制御することとなる。As a result, the control means controls the output logic level of the output circuit section using the second control signal and the output signal of the logic level detection means.
第１図は、この発明の一実施例である半導体集積回路１
の電気的構成を示す図である。FIG. 1 shows a semiconductor integrated circuit 1 which is an embodiment of the present invention.
FIG. 2 is a diagram showing the electrical configuration of.
図において、入力端子部２はｍ個の入力端子ｉ〜ｉ か
らなり、各入力端子１１〜ｉ、はそれ１ ■
ぞれ入力回路部４の対応する入力回路４１に接続されて
いる。又、入力回路部４の出力は内部論理回路部６と入
力論理レベル検出回路１０に接続されている。この入力
論理レベル検出回路１０は、初段のｍ入力ＡＮＤゲート
１１及びｍ入力ＯＲゲート１２と次段のＡＮＤ−ＯＲゲ
ート１３からなり、次段のＡＮＤ−ＯＲゲート１３は、
一方の入力端子がｍ入力ＡＮＤゲート１１の出力に接続
されたＡＮＤゲート１３１．一方の入力端子がｍ入力Ｏ
Ｒゲート１２の出力に接続され、かつ他方の端子が与え
られた論理レベルを反転させる機能を有するＡＮＤゲー
ト１３２及びＡＮＤゲート１３１及び１３２の出力に接
続されたＯＲゲート１３３よりなる。更に、ＡＮＤゲー
ト１３１及び１３２の他方の端子はともに第２の制御信
号入力用端子８に接続されるとともに、ＯＲゲート１３
３の出力は出力論理レベル制御回路９の一つの出力固定
用ゲート回路９２１の一方の入力端子に接続されている
。In the figure, the input terminal section 2 is made up of m input terminals i to i, and each input terminal 11 to i is connected to the corresponding input circuit 41 of the input circuit section 4, respectively. Further, the output of the input circuit section 4 is connected to an internal logic circuit section 6 and an input logic level detection circuit 10. This input logic level detection circuit 10 consists of an m-input AND gate 11 and an m-input OR gate 12 at the first stage, and an AND-OR gate 13 at the next stage.
AND gate 131 .with one input terminal connected to the output of m-input AND gate 11 . One input terminal is m input O
It consists of an AND gate 132 connected to the output of the R gate 12 and whose other terminal has the function of inverting the applied logic level, and an OR gate 133 connected to the outputs of the AND gates 131 and 132. Furthermore, the other terminals of the AND gates 131 and 132 are both connected to the second control signal input terminal 8, and the OR gate 13
The output of No. 3 is connected to one input terminal of one output fixing gate circuit 921 of the output logic level control circuit 9.
又、出力論理レベル制御回路９は内部論理回路部６と出
力回路部５の間に接続されており、出力回路部５の各出
力回路５１は出力端子部３の各出力端子θｌ〜θ。に接
続されている。その他の構成要素は従来例と同様である
。Further, the output logic level control circuit 9 is connected between the internal logic circuit section 6 and the output circuit section 5, and each output circuit 51 of the output circuit section 5 is connected to each output terminal θl to θ of the output terminal section 3. It is connected to the. Other components are the same as in the conventional example.
次に、第１図に示した半導体集積回路１の動作について
説明する。Next, the operation of the semiconductor integrated circuit 1 shown in FIG. 1 will be explained.
まず、第１の制御信号入力用端子７を“Ｌ°レベルに設
定する。このとき出力論理レベル制御回路９の全ての論
理出力遮断用ゲート回路９１の出力は、内部論理回路部
６の出力とは無関係に“Ｌ”レベルとなる。従って、第
２の制御信号入力用端子８に与えられる論理レベルによ
り、出力端子θ 〜θ の内、ｎ−１個の出力端子θ１
〜θ。−ｎ
１の出力論理レベルを制御することができる。First, the first control signal input terminal 7 is set to the "L° level. At this time, the outputs of all the logic output cutoff gate circuits 91 of the output logic level control circuit 9 are the outputs of the internal logic circuit section 6. becomes "L" level regardless. Therefore, depending on the logic level given to the second control signal input terminal 8, among the output terminals θ to θ, n-1 output terminals θ1
~θ. -n The output logic level of 1 can be controlled.
今、第２の制御信号入力用端子８に“Ｈ”レベルを与え
たものとすれば、出力端子θ１〜θｎ−１のレベルは全
て“Ｈ゛レベルなる。Now, if the second control signal input terminal 8 is given an "H" level, the output terminals .theta.1 to .theta.n-1 all have a "H" level.
このとき、入力端子１１〜１．を全で“Ｈ” レベルに
設定すれば、入力論理レベル検出回路１０の動作は次の
通りとなる。即ち、ｍ入力ＡＮＤゲート１１及びｍ入力
ＯＲゲート１２の出力は“Ｈ”レベルとなるので、ＡＮ
Ｄゲート１３１の一方の入力端子及び他方の入力端子に
はともに“Ｈ°レベルの論理信号が加えられ、ＡＮＤゲ
ート１３２の一方の入力端子には“Ｈ°レベルの論理信
号が、他方の入力端子には“Ｌ゛レベル論理信号が加え
られる。従って、入力論理レベル検出回路１０の出力は
“Ｈ°レベルとなり、入力端子１１〜ｉ、に設定された
論理レベルと同一となる。又、出力固定用ゲート回路９
２１は入力論理レベル検出回路１０の出力の論理レベル
に等しい論理レベルを出力するので、出力端子θ には
“Ｈ”レベルが出力され、出力端子０１〜θ。全てに゛
Ｈ°レベルが出力されたことになる。At this time, input terminals 11 to 1. When all of the input logic level detection circuit 10 is set to the "H" level, the operation of the input logic level detection circuit 10 is as follows. That is, since the outputs of the m-input AND gate 11 and the m-input OR gate 12 are at "H" level, the AN
A logic signal of "H° level" is applied to one input terminal and the other input terminal of the D gate 131, a logic signal of "H° level" is applied to one input terminal of the AND gate 132, and a logic signal of "H° level is applied to one input terminal of the AND gate 132. A "L" level logic signal is applied to the input logic level detecting circuit 10. Therefore, the output of the input logic level detection circuit 10 becomes the "H" level, which is the same logic level as set at the input terminals 11-i. In addition, the output fixing gate circuit 9
21 outputs a logic level equal to the logic level of the output of the input logic level detection circuit 10, so an "H" level is output to the output terminal θ, and the output terminals 01 to θ. This means that the "H°" level is output to all of them.
同様に第２の制御信号入力用端子８に“Ｌ”レベルを与
えると、出力端子θ 〜θ の出力はＩ ｎ−１
全て“Ｌ°レベルとなる。このとき、入力端子１１〜ｉ
を全て“Ｌ”レベルに設定すれば出力端■
子ｏｎには“Ｌ”レベルが出力されるので、出力端子θ
ｌ〜θ。全てに“Ｌ”レベルが出力されたことになる。Similarly, when an "L" level is applied to the second control signal input terminal 8, the outputs of the output terminals θ to θ all become the "L° level".
If all are set to “L” level, the “L” level will be output to the output terminal
l~θ. This means that "L" level is output to all of them.
以上第１図の半導体集積回路１においては、入力端子１
１〜ｉ、全てに同一の論理レベルが与えられた場合に、
その同一の論理レベルが出力端子θ に出力される場合
を示したが、入力端子１１〜ｉ 全てに一様に与えられ
た論理レベルと反対■
の論理レベルが出力端子θ に出力される様に入力論理
レベル検出回路１０を構成してもよい。例えば、ＯＲゲ
ート１３３をＮＯＲゲートとして、入力端子ｉ ｌ−ｉ
、全てに“Ｈ＃レベルが与えられたとき出力端子θ
に“Ｌ”レベルを、入力端子１ｌ−１Ｉ全てに“ビレベ
ルが与えられたとき出力端子θ に“Ｈ゛レベル出力さ
せることかてきる。In the semiconductor integrated circuit 1 shown in FIG. 1, the input terminal 1
1 to i, when all are given the same logic level,
The case is shown in which the same logic level is output to the output terminal θ, but the logic level opposite to the logic level given uniformly to all input terminals 11 to i is output to the output terminal θ. The input logic level detection circuit 10 may also be configured. For example, if the OR gate 133 is a NOR gate, the input terminals i l-i
, all are given “H# level”, the output terminal θ
It is possible to output the "L" level to the output terminal .theta., and to output the "H" level to the output terminal .theta. when the "bi" level is applied to all input terminals 1l-1I.
即ち、入力端子１１〜ＩＩ全てに一様に与えられた論理
レベルとｗカ端子θ に８カされる論理レベルとの間に
一定の相関関係が常に成立するように入力論理レベル検
出回路１０を構成すればよい。That is, the input logic level detection circuit 10 is configured such that a certain correlation is always established between the logic level uniformly applied to all input terminals 11 to II and the logic level applied to the w terminal θ. Just configure it.
又、第１図の半導体集積回路１においては、入力論理レ
ベル検出回路１０の出力論理レベルを出力端子θ にの
み出力する場合を示したが、入力論理レベル検出回路１
０の出力論理レベルを複数の出力端子に出力する様に構
成することもてきる。Furthermore, in the semiconductor integrated circuit 1 shown in FIG. 1, the output logic level of the input logic level detection circuit 10 is output only to the output terminal θ, but the input logic level detection circuit 1
It is also possible to configure the output logic level of 0 to be output to a plurality of output terminals.
以上、本発明に係る半導体集積回路の特徴は、半導体集
積回路の複数の出力端子の内、数個の出力端子の出力論
理レベルを半導体集積回路の外部から供給される第１及
び第２の制御信号によって制御できる機能を持つととも
に、複数の入力端子に同一の論理レベルが与えられたこ
とを検出して所定の論理レベルを複数の出力端子の内、
他の出力端子に与える機能をも合せ持ったことにある。As described above, the feature of the semiconductor integrated circuit according to the present invention is that the output logic levels of several output terminals among the plurality of output terminals of the semiconductor integrated circuit are controlled by the first and second controls supplied from outside the semiconductor integrated circuit. It has a function that can be controlled by signals, and detects when the same logic level is applied to multiple input terminals and outputs a predetermined logic level to one of the multiple output terminals.
This is due to the fact that it also has the function of providing to other output terminals.
次に、この発明に係る半導体集積回路が他の半導体集積
回路とともに実装基板上に搭載された場合にこの発明が
この様に実装基板レベルでの製造試験を容易なものとす
ることができるのかを第２図に即して具体的に説明する
ことにする。Next, when the semiconductor integrated circuit according to the present invention is mounted on a mounting board together with other semiconductor integrated circuits, we will examine whether the present invention can facilitate manufacturing testing at the mounting board level in this way. This will be explained in detail with reference to FIG.
ここで第２図は、この発明に係る半導体集積回路１が他
の半導体集積回路３０（以後、ＬＳＩと呼ぶ。）ととも
に実装基板２０へ搭載されている場合の電気的構成を示
す図である。FIG. 2 is a diagram showing an electrical configuration when the semiconductor integrated circuit 1 according to the present invention is mounted on a mounting board 20 together with another semiconductor integrated circuit 30 (hereinafter referred to as LSI).
図において、ＬＳＩ３０はバウンダリスキャン方式を採
用した半導体集積回路であって、６個のバウンダリスキ
ャンラッチ３１（以後、ＢＳラッチと呼ぶ。）と内部ロ
ジック回路６１より構成されてなり、２個のＬＳ Ｉ
３０の・間に半導体集積回路１が接続されている。ここ
でバウンダリスキャン方式とは、図２に示す様にＬＳＩ
３０の入出力端子それぞれにＢＳラッチ３１を設け、テ
ストモード信号入力端子７（第１図における第１の制御
信号入力用端子７に相当）に所定の論理レベル（ｉＦ！
２図においては“Ｌ°レベル）が設定されたときのみ、
ＢＳラッチ３１が全て連鎖状に接続されてシフトレジス
タ（以後、ＢＳレジスタと呼ぶ。In the figure, an LSI 30 is a semiconductor integrated circuit that employs a boundary scan method, and is composed of six boundary scan latches 31 (hereinafter referred to as BS latches) and an internal logic circuit 61.
The semiconductor integrated circuit 1 is connected between 30 and 30. Here, the boundary scan method refers to the LSI
A BS latch 31 is provided for each of the 30 input/output terminals, and a predetermined logic level (iF!
In Figure 2, only when “L° level) is set,
All the BS latches 31 are connected in a chain to form a shift register (hereinafter referred to as a BS register).
）を成す様に構成される方式をいう。).
更に、ＬＳＩ３０はＢＳラッチ３］に対して直列にデー
タを入出力するためのスキャンイン信号入力端子２１及
びスキャンアウト信号出力端子２２、システムクロック
信号入力端子２３及びＢＳレジスタを駆動するためのス
キャンクロック信号入力端子２４を備えている。尚、第
１図でいう第２の制御信号入力用端子８を、第２図にお
いては出力論理レベル設定端子８と呼ぶことにする。Furthermore, the LSI 30 has a scan-in signal input terminal 21 and a scan-out signal output terminal 22 for serially inputting and outputting data to and from the BS latch 3, a system clock signal input terminal 23, and a scan clock for driving the BS register. A signal input terminal 24 is provided. The second control signal input terminal 8 in FIG. 1 will be referred to as the output logic level setting terminal 8 in FIG.
以上の構成において、各ＢＳラッチ３１は通常動作時に
は切断されており、ＬＳＩ３０の入力信号は入力側のＢ
Ｓラッチ３１をバイパスして内部ロジク回路６１に入力
され、内部ロジック回路６１の出力信号は出力側のＢＳ
ラッチ３１をバイパスしてＬＳＩ３０の出力信号として
出力されているが、システムクロック信号入力端子２３
にシステムクロック信号が与えられた時には各ＢＳラッ
チ３１にバイパス中の入出力データが取り込まれる。In the above configuration, each BS latch 31 is disconnected during normal operation, and the input signal of the LSI 30 is
The S latch 31 is bypassed and the output signal of the internal logic circuit 61 is input to the BS on the output side.
Although the latch 31 is bypassed and output as an output signal of the LSI 30, the system clock signal input terminal 23
When a system clock signal is applied to each BS latch 31, the input/output data being bypassed is taken into each BS latch 31.
また、ＢＳラッチ３１がＢＳレジスタを構成している状
態においては、入力側のＢＳラッチ３１に保持されてい
るデータがＬＳＩ３０の人力信号より優先して内部ロジ
ック回路６１に加えられ、出力側のＢＳラッチ３１に保
持されているデータが内部ロジック回路６１の出力信号
より優先してＬＳＩ３０の出力信号として出力されるよ
うに、ＢＳラッチ３１は構成されている。Furthermore, when the BS latch 31 constitutes a BS register, the data held in the BS latch 31 on the input side is added to the internal logic circuit 61 with priority over the manual signal of the LSI 30, and the BS latch 31 on the output side The BS latch 31 is configured such that the data held in the latch 31 is given priority over the output signal of the internal logic circuit 61 and is output as an output signal of the LSI 30.
以下、個々の素子の動作及び実装基板２０の試験手順に
ついて説明する。The operation of each element and the testing procedure for the mounting board 20 will be described below.
まず、テストモード信号入力端子７を“Ｌ”レベルに設
定する。このときＬＳ Ｉ ３０はＢＳレジスタが機能
する状態になり、半導体集積回路１は既に述べたように
出力論理レベルの一部が出力論理レベル設定端子８に与
えられる論理レベルて制御される状態になる。First, test mode signal input terminal 7 is set to "L" level. At this time, the LSI 30 enters a state in which the BS register functions, and the semiconductor integrated circuit 1 enters a state in which a portion of the output logic level is controlled by the logic level applied to the output logic level setting terminal 8, as already described. .
今、出力論理レベル設定端子８に“Ｈ”レベルを与える
と、既に述べた動作により半導体集積回路１の出力端子
θ 〜θ３の内、出力端子θ１及■
びθ２に″Ｈ゛レベルが出力される。一方、出力端子θ
３の出力は半導体集積回路１の入力端子ｉｌ〜１３の入
力論理レベルに依存するため、この時点ではまだ定まら
ない。Now, when the "H" level is applied to the output logic level setting terminal 8, the "H" level is output to the output terminals θ1 and θ2 of the output terminals θ to θ3 of the semiconductor integrated circuit 1 due to the operation described above. On the other hand, the output terminal θ
3 depends on the input logic level of the input terminals il-13 of the semiconductor integrated circuit 1, so it is not yet determined at this point.
次に、スキャンクロック信号入力端子２４からスキャン
クロツタを与えながらスキャンイン信号入力端子２１に
設定されたスキャンインデータを直列に１２個のＢＳラ
ッチ３１全てに入力してゆく。Next, while applying a scan clock signal from the scan clock signal input terminal 24, the scan-in data set at the scan-in signal input terminal 21 is serially input to all 12 BS latches 31.
今、１２個のＢＳラッチ３１全てに“Ｈ゛レベルデータ
が入力されたものとすると、既述した通りＢＳラッチ３
１に保持されているデータが論理ロジック回路６１の出
力より優先するので、半導体集積回路１の入力端子１１
〜１３全てに“Ｈルベルが入力される状態になる。従っ
て、既述した動作により半導体集積回路１の出力端子θ
３には“Ｈ°レベルが出力される。よって、出力端子θ
〜θ３全てに“Ｈ°レベルが出力されたことになる。Now, assuming that "H" level data is input to all 12 BS latches 31, as mentioned above, the BS latches 3
Since the data held at 1 has priority over the output of the logic circuit 61, the input terminal 11 of the semiconductor integrated circuit 1
.about.13 is in a state where "H level" is inputted. Therefore, by the operation described above, the output terminal θ of the semiconductor integrated circuit 1
3 outputs the “H° level. Therefore, the output terminal θ
This means that the "H° level" is output to all of .theta.3.
次にテストモード信号入力端子７を“Ｈ°レベルに設定
すると、各ＢＳラッチ３１の接続は切断され通常の動作
状態になる。このとき、システムクロック信号入力端子
２３からシステムクロック信号を１回だけ入力すると、
半導体集積回路１の出力端子θ１〜θ３から出力されて
いる“Ｈ“レベルの出力信号が右側のＬＳ Ｉ ３０の
入力端子に伝達され、入力側のＢＳラッチ３１に取り込
まれる。Next, when the test mode signal input terminal 7 is set to the "H° level, the connection of each BS latch 31 is disconnected and the normal operating state is established. At this time, the system clock signal is input from the system clock signal input terminal 23 only once. When you enter
The "H" level output signals output from the output terminals θ1 to θ3 of the semiconductor integrated circuit 1 are transmitted to the input terminal of the right LSI 30 and taken into the BS latch 31 on the input side.
その後テストモード信号入力端子７を再び“Ｌ。After that, the test mode signal input terminal 7 is set to "L" again.
レベルに設定し、ＬＳ Ｉ ３０のＢＳレジスタを再構
成する。そして、スキャンクロック信号入力端子２４か
らスキャンクロックを１２回分入力することにより１２
個のＢＳラッチ３１に保持されているデータをスキャン
アウト信号出力端子２２から順次に出力させる。その結
果、スキャンアウト信号出力端子２２から出力されるデ
ータの内、その４番目から６番目に出力されるデータが
全て“Ｈ”レベルであれば、ＬＳＩ３０と半導体集積回
路１との間の実装基板上の各接続は正常であると判断で
きる。level and reconfigure the BS register of LSI 30. By inputting the scan clock 12 times from the scan clock signal input terminal 24, 12
The data held in the BS latches 31 are sequentially output from the scan-out signal output terminal 22. As a result, if the fourth to sixth data among the data output from the scan-out signal output terminal 22 are all at "H" level, the mounting board between the LSI 30 and the semiconductor integrated circuit 1 Each of the above connections can be determined to be normal.
以下、上記と全く同一手順で以下の確認を行うこともで
きる。Hereinafter, the following confirmation can be performed using exactly the same procedure as above.
まず、テストモード信号入力端子７を“Ｌ°レベルに設
定する。このとき、ＬＳＩ３０はＢＳレジスタが機能す
る状態となり、半導体集積回路１はその出力論理レベル
の一部が出力論理レベル設定端子８に与えられる論理レ
ベルによって制御される状態となる。First, the test mode signal input terminal 7 is set to the "L° level. At this time, the BS register of the LSI 30 becomes functional, and a part of the output logic level of the semiconductor integrated circuit 1 is transferred to the output logic level setting terminal 8. The state is controlled by the given logic level.
今、出力端子レベル設定端子８に“Ｌ°レベルを与える
と、既に述べた動作により半導体集積回路１の出力端子
θ 〜θ３の内、出力端子θ１及びθ２に“Ｌ°レベル
が出力される。一方、出力端子θ３の出力は半導体集積
回路１の入力端子１１ ＝ｉ３の入力論理レベルに依存
するためこの時点ではまだ定まらない。Now, when the "L" level is applied to the output terminal level setting terminal 8, the "L" level is outputted to the output terminals θ1 and θ2 of the output terminals θ1 to θ3 of the semiconductor integrated circuit 1 by the operation described above. On the other hand, since the output of the output terminal θ3 depends on the input logic level of the input terminal 11=i3 of the semiconductor integrated circuit 1, it is not yet determined at this point.
次にスキャンクロック信号入力端子２４からスキャンク
ロックを与えながらスキャンイン信号入力端子２１に設
定されたスキャンインデータを直列に１２個のＢＳラッ
チ３１全てに入力してゆく。Next, while applying a scan clock from the scan clock signal input terminal 24, the scan-in data set at the scan-in signal input terminal 21 is serially input to all 12 BS latches 31.
今、１２個のＢＳラッチ３１全てに“Ｌ°レベルのデー
タが入力されたものとすると、既述した通りＢＳラッチ
３１に保持されているデータが論理ロジック回路６１の
出力により優先するので、半導体集積回路１の入力端子
ｉ −ｉ３全てに“Ｌ”レベルが入力される状態にな
る。従って、既述した動作により半導体集積回路１の出
力端子θ３には“Ｌ″レベル出力される。よって、出力
端子θ 〜θ３すべてに１Ｌ”レベルが出力されたこと
になる。Now, assuming that "L° level data is input to all 12 BS latches 31, the data held in the BS latches 31 has priority over the output of the logic circuit 61 as described above, so the semiconductor The "L" level is input to all the input terminals i to i3 of the integrated circuit 1. Therefore, by the operation described above, the "L" level is output to the output terminal θ3 of the semiconductor integrated circuit 1. Therefore, This means that the 1L'' level is output to all output terminals θ to θ3.
次に、テストモード信号入力端子７を“Ｈ”レベルに設
定すると、各ＢＳラッチ３１の接続は切断され通常の動
作状態となる。このとき、システムクロック信号入力端
子２３からシステムクロック信号を１回だけ入力すると
、半導体集積回路１の出力端子θ 〜θ３から出力され
ている“Ｌ。Next, when the test mode signal input terminal 7 is set to the "H" level, the connection between each BS latch 31 is cut off and the normal operating state is established. At this time, when the system clock signal is inputted only once from the system clock signal input terminal 23, the "L" output from the output terminals θ to θ3 of the semiconductor integrated circuit 1.
レベルの出力信号が右側のＬＳＩ３０の入力端子に伝達
され、入力側のＢＳラッチ３１に取り込まれる。The level output signal is transmitted to the input terminal of the right LSI 30 and taken into the BS latch 31 on the input side.
その後テストモード信号入力端子７を再び“Ｌ“レベル
に設定し、ＬＳＩ３０のＢＳレジスタ３１を再構成する
。そして、スキャンクロック信号入力端子２４からスキ
ャンクロックを１２回分入力することにより１２個のＢ
Ｓラッチ３１に保持されているデータをスキャンアウト
信号出力端子２２から順次に出力させる。その結果、ス
キャンアウト信号出力端子２２から出力されるデータの
内、その４番目から６番目に出力されるデータが全て“
Ｌ＃レベルであれば、ＬＳＩ３０と半導体集積回路１と
の間の実装基板上の各接続は正常であると判断できる。Thereafter, the test mode signal input terminal 7 is set to the "L" level again, and the BS register 31 of the LSI 30 is reconfigured. Then, by inputting the scan clock 12 times from the scan clock signal input terminal 24, 12 B
The data held in the S latch 31 is sequentially output from the scan-out signal output terminal 22. As a result, among the data output from the scan-out signal output terminal 22, the fourth to sixth data are all “
If the level is L#, it can be determined that each connection on the mounting board between the LSI 30 and the semiconductor integrated circuit 1 is normal.
以上のように、都合２回の試験手順を実行することによ
って、ＬＳ Ｉ ３０と半導体集積回路１との間の実装
基板上での電気的な接続を確認することができる。As described above, by performing the test procedure twice in total, it is possible to confirm the electrical connection between the LSI 30 and the semiconductor integrated circuit 1 on the mounting board.
以上のようにこの発明によれば、実装基板上において、
この発明に係る半導体集積回路の入力端子と他の半導体
集積回路の出力端子との間の電気的接続及びこの発明に
係る半導体集積回路の出力端子と他の半導体集積回路の
入力端子との間の電気的接続が正しいか否か等、ユーザ
ーの範躊で行われる実装基板レベルの試験を容易化でき
る効果がある。As described above, according to the present invention, on the mounting board,
Electrical connections between the input terminal of the semiconductor integrated circuit according to this invention and the output terminals of other semiconductor integrated circuits, and between the output terminals of the semiconductor integrated circuit according to this invention and the input terminals of other semiconductor integrated circuits. This has the effect of facilitating tests at the mounting board level that are performed by the user, such as checking whether electrical connections are correct or not.
ｍ１図はこの発明の一実施例である半導体集積回路の電
気的構成図、第２図はこの発明に係る半導体集積回路を
他の半導体集積回路とともに実装基板上へ搭載した場合
の電気的構成図、第３図は従来の半導体集積回路及びそ
の製造試験を行う場合の電気的構成図である。
図において、１は半導体集積回路、５は出力回路部、６
は内部論理回路部、９は出力論理レベル制御回路、１０
は入力論理レベル検出回路、１１〜ｉ は入力端子、θ
１〜θ。は出力端子、Ｃ１麿
は第１の制御信号、Ｃ２は第２の制御信号である。
なお、各図中同一符号は同一または相当部分を示す。Figure m1 is an electrical configuration diagram of a semiconductor integrated circuit that is an embodiment of the present invention, and Figure 2 is an electrical configuration diagram when the semiconductor integrated circuit according to this invention is mounted on a mounting board together with other semiconductor integrated circuits. , FIG. 3 is an electrical configuration diagram of a conventional semiconductor integrated circuit and its manufacturing test. In the figure, 1 is a semiconductor integrated circuit, 5 is an output circuit section, and 6 is a semiconductor integrated circuit.
9 is an internal logic circuit section, 9 is an output logic level control circuit, and 10 is an internal logic circuit section.
is an input logic level detection circuit, 11 to i are input terminals, θ
1~θ. is an output terminal, C1 is a first control signal, and C2 is a second control signal. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
回路であって、 前記内部論理回路部に接続され、入力論理信号が入力さ
れる複数の入力端子と、 前記複数の入力端子に接続され、前記複数の入力端子が
全て同じ論理レベルに設定されている場合には所定の論
理レベルを出力する入力論理レベル検出手段と、 前記内部論理回路部と前記出力回路部の間に接続され、
前記半導体集積回路の外部から供給される第１の制御信
号によって前記内部論理回路部からの出力信号を遮断す
るとともに、前記半導体集積回路の外部から供給される
第２の制御信号及び前記入力論理レベル検出手段の出力
信号によって、前記出力回路部の出力論理レベルを制御
する制御手段と、 前記出力回路部に接続され、前記出力回路部の論理出力
信号が出力される複数の出力端子とを備えたことを特徴
とする半導体集積回路。(1) A semiconductor integrated circuit having an internal logic circuit section and an output circuit section, comprising: a plurality of input terminals connected to the internal logic circuit section and into which input logic signals are input; and a plurality of input terminals connected to the plurality of input terminals. , input logic level detection means that outputs a predetermined logic level when all of the plurality of input terminals are set to the same logic level, and connected between the internal logic circuit section and the output circuit section,
A first control signal supplied from outside the semiconductor integrated circuit blocks the output signal from the internal logic circuit section, and a second control signal supplied from the outside of the semiconductor integrated circuit and the input logic level A control means for controlling an output logic level of the output circuit section according to an output signal of the detection means; and a plurality of output terminals connected to the output circuit section and from which logic output signals of the output circuit section are output. A semiconductor integrated circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2298692A JPH04172273A (en) | 1990-11-02 | 1990-11-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2298692A JPH04172273A (en) | 1990-11-02 | 1990-11-02 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172273A true JPH04172273A (en) | 1992-06-19 |
Family
ID=17863050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2298692A Pending JPH04172273A (en) | 1990-11-02 | 1990-11-02 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172273A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182201A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Information processor |
| JP2009092529A (en) * | 2007-10-10 | 2009-04-30 | Elpida Memory Inc | Semiconductor circuit and inspection method of the same |
-
1990
- 1990-11-02 JP JP2298692A patent/JPH04172273A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182201A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Information processor |
| JP2009092529A (en) * | 2007-10-10 | 2009-04-30 | Elpida Memory Inc | Semiconductor circuit and inspection method of the same |
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