JPH05251667A

JPH05251667A - 半導体装置及びその製造方法

Info

Publication number: JPH05251667A
Application number: JP4048605A
Authority: JP
Inventors: Taiji Ema; 泰示江間; Kazuo Itabashi; 和夫板橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-05
Filing date: 1992-03-05
Publication date: 1993-09-28

Abstract

(57)【要約】【目的】薄膜トランジスタを備えた半導体装置に関し、
薄膜トランジスタの性能を良好に保ったまま、そのチャ
ネル領域となる半導体層と配線層を他の配線層に接触さ
せずに良好に導通させることを目的とする。【構成】半導体基板１上方の第１の絶縁膜3,8,9 の上に
形成され、少なくとも下側にゲート電極Ｇp₁を備えた薄
膜トランジスタt₂₁, t₂₂を有する半導体装置において、
前記薄膜トランジスタt₂₁, t₂₂のチャネル領域となる半
導体膜11が、前記第１の絶縁膜3,8,9 に形成された第１
のコンタクトホール10を通して前記半導体基板１内の導
電型層７の上に延在するとともに、前記薄膜トランジス
タｔ₂₁, ｔ ₂₂を覆う第２の絶縁膜14に形成されて少なく
とも一部が前記第１のコンタクトホール１に重なる第２
のコンタクトホール15内を通る配線層16が、前記第２の
絶縁膜14の上に形成されていることを含み構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、薄膜トランジスタを備え
た半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタからなるＳＲＡＭ(s
tatic random access memory) セルは図７(a) に示すよ
うな回路構成であり、駆動用ＭＯＳＦＥＴｔ₁₁，ｔ₁₂及
び負荷用ＭＯＳＦＥＴｔ₂₁，ｔ₂₂よりなる２つのＣＭＯ
ＳＦＥＴｑ₁，ｑ₂と２つの転送用ＭＯＳＦＥＴｔ₃₁，
ｔ₃₂とを有している。

【０００３】そして、２つのＣＭＯＳＦＥＴｑ₁，ｑ₂
の各ゲートは、互いに他方のＣＭＯＳＦＥＴｑ₂，ｑ₁
のドレインノードに接続し合い、ついで、異なる転送用
ＭＯＳＦＥＴｔ₃₁，ｔ₃₂のソース／ドレイン（Ｓ／Ｄ）
を介して異なるビット線BL₁,BL₂に接続されている。ま
た、それらの転送用ＭＯＳＦＥＴｔ₃₁，ｔ₃₂のゲートは
同一のワード線WLに接続されている。

【０００４】さらに、負荷用ＭＯＳＦＥＴｔ₂₁，ｔ₂₂の
ソースには電圧Ｖccが印加され、駆動用ＭＯＳＦＥＴｔ
₁₁，ｔ₁₂のソースには電圧Ｖssが印加されている。とこ
ろで、ＳＲＡＭを半導体基板に形成する場合には、駆動
用ＭＯＳＦＥＴｔ ₁₁，ｔ₁₂及び転送用ＭＯＳＦＥＴ
ｔ₃₁，ｔ₃₂をバルクに形成する一方、負荷用ＭＯＳＦＥ
Ｔｔ₂₁，ｔ₂₂を二重ゲート構造薄膜トランジスタ（ＴＦ
Ｔ）により形成にしてバルクの上に積み重ねるものが提
案されている。

【０００５】そこでまず、駆動用ＭＯＳＦＥＴと転送用
ＭＯＳＦＥＴの平面構造を、図８(a) に基づいて説明す
る。図８(a) において、ｐ型シリコンよりなる半導体基
板101 の上面には矩形枠状の活性領域102 を区画する選
択酸化膜103 が形成され、また、活性領域102 の表面に
は膜厚２０nm以下のSiO₂よりなる絶縁膜104 が形成され
ている。ただし、その活性領域10は、一部しか図示して
いない。

【０００６】さらに、矩形枠状の活性領域102 のうち平
行する２つの辺領域にはｎ型ＭＯＳＦＥＴが２つずつ形
成され、それらのゲート電極Ｇn は、その辺領域を横切
ってそれぞれ別な活性領域102 の角部領域に延出され、
しかも、その角部領域に形成されたｎ型不純物拡散層10
5 にコンタクトホールCH₁を通して接続されている。そ
して、そのゲート電極Ｇn を介して互いに接続される２
つのｎ型ＭＯＳＦＥＴを、ＳＲＡＭの駆動用ＭＯＳＦＥ
Ｔｔ₁₁，ｔ₁₂として用いる。

【０００７】また、上記した矩形枠状の活性領域102 の
うち残る２つの辺領域にはワード線WLが横切って延在し
ており、その領域には、ワード線WLをゲート電極とした
転送用ＭＯＳＦＥＴｔ₃₁，ｔ₃₂が形成され、これらの転
送用ＭＯＳＦＥＴｔ₃₁，ｔ₃₂は、そのソース／ドレイン
となる活性領域102 のｎ型不純物拡散層105 を介して駆
動用ＭＯＳＦＥＴｔ₁₁，ｔ₁₂に接続されている。

【０００８】なお、ｎ型不純物拡散層105 は、ゲート電
極Ｇn 、ワード線WLをマスクにして活性層102 に自己整
合的に形成されたもので、上記したＭＯＳＦＥＴのソー
ス／ドレイン層となる。

【０００９】これにより形成される転送用ＭＯＳＦＥＴ
ｔ₃₁，ｔ₃₂と駆動用ＭＯＳＦＥＴｔ ₁₁，ｔ₁₂は、図７
(b) に示す下側の回路のような接続状態となる。次に、
負荷用ＭＯＳＦＥＴの構造を、図８(b),図９(c),(d) に
基づいて説明する。

【００１０】負荷用ＭＯＳＦＥＴｔ₂₁, ｔ₂₂は、図９
(d) に示すような二重ゲート薄膜トランジスタから形成
されていて、そのチャネル領域及びソース／ドレイン領
域となる膜厚２０nmの薄いシリコン層108 とこれを挟む
上下のゲート電極Ｇp₁，Ｇp₂から構成されている。

【００１１】負荷ＭＯＳＦＥＴｔ₂₁, ｔ₂₂の下側のゲー
ト電極Ｇp₁は、図８(b) に示すように、転送用ＭＯＳＦ
ＥＴｔ₃₁，ｔ₃₂と駆動用ＭＯＳＦＥＴｔ₁₁，ｔ₁₂を覆う
SiO₂絶縁膜105 の上に形成されるもので、活性領域102
の角部のｎ型不純物拡散層105 とこれに隣設するゲート
電極Ｇｎを覆うような平面形状となっている。

【００１２】また、その上にSiO₂よりなる絶縁膜107 を
介して形成されるシリコン膜108 は図９(c) に示すよう
に、駆動用ＭＯＳＦＥＴｔ₁₁, ｔ₁₂のゲート電極Ｇｎと
ワード線WLに沿った平面形状であって、ワード線WLの上
の部分のものはＶcc電源配線Ｌとなる。さらにその上に
は、SiO₂よりなる絶縁膜109 を介して、下側のゲート電
極Ｇp₁と同じ大きさで対向する上側のゲート電極Ｇp₂が
形成されている。

【００１３】なお、シリコン層108 のうち、上下のゲー
ト電極Ｇp₁，Ｇp₂に挟まれない領域には、図９(c) のよ
うにソース／ドレインとなるｐ型不純物拡散層109 が形
成されている。

【００１４】さらに、活性領域102 の角部の上方に位置
する絶縁膜104,106,107,110 、負荷用ＭＯＳＦＥＴ
ｔ₂₁, ｔ₂₂のシリコン層108 及び下側ゲート電極Ｇp₁に
はコンタクトホールCH₂が形成されていて、その内部に
上側ゲート電極Ｇp₁の一部を垂下することにより上下の
ゲート電極Ｇp₁, Ｇp₂とシリコン層108 とｎ型不純物拡
散層105 は導通され、これにより、図７(b) に示す上側
の回路と破線で示す配線が形成されることになる。

【００１５】ところで、上述したＳＲＡＭセルのうち、
負荷用ＭＯＳＦＥＴｔ₂₁，ｔ₂₂のシリコン層108 とこれ
に繋がるＶcc電源配線Ｌに沿った断面は、例えば図１０
(a)に示すようになる。

【００１６】図１０(a) において、符号111 は、負荷用
ＭＯＳＦＥＴｔ₂₁，ｔ₂₂の上に積層されたSiO₂等よりな
る層間絶縁膜で、Ｖcc電源配線Ｌとなるシリコン層108
の上にはコンタクトホール112 が形成されており、層間
絶縁膜111 の上に配置されるＶcc電源供給用配線113 は
そのコンタクトホール112 を通してＶcc電源配線Ｌに接
続されている。なお、図１０において、図８、９と同一
の符号は同一の要素を示している。

【００１７】しかし、このような構造によれば、コンタ
クトホール112 は、CHF₃を反応ガスとするドライエッチ
ング法により開口されるために、層間絶縁膜111 の下の
極めて薄いシリコン層108 を貫通してさらに下方までエ
ッチングされるので、その下方に配線がある場合には短
絡してしまう。これに対して、シリコン層108 の膜厚を
厚くすることも考えられるが、負荷用ＭＯＳＦＥＴ（薄
膜トランジスタ）ｔ₂₁, ｔ₂₂のチャネル領域となる半導
体層は厚くなるほどトランジスタの性能が悪くなるの
で、この方法を採用するのは適当でない。

【００１８】そこで、図１０(b) に示すような別の構造
の装置が提案されている。図１０(b) において、符号11
4 は、負荷用ＭＯＳＦＥＴｔ₂₁、ｔ₂₂の下側のゲート電
極Ｇp₁を覆う絶縁膜107 とその下の絶縁膜106,104 を開
口して設けられたコンタクトホールで、Ｎウェル115 内
のｐ型不純物拡散層116 の上に形成されており、シリコ
ン層108 はそのコンタクトホール114 内を通ってｐ型不
純物拡散層116 に接続されている。また、そのｐ型不純
物拡散層116 の上にある絶縁膜104,106,107,110 及び層
間絶縁膜111 には別のコンタクトホール117 が形成さ
れ、Ｖcc電源供給配線層113 はそのコンタクトホール11
7 を通してｐ型不純物拡散層116 に接続されてシリコン
層108 と導通するように構成されている。

【００１９】この場合、ｐ型不純物拡散層116 は、ｐ型
の負荷用ＭＯＳＦＥＴ（ｐ型薄膜トランジスタ）ｔ₂₁,
ｔ₂₂のｐ型のソース層に繋がるので、ｐ型でなければ電
流を流せなくなり、このためにＶcc電源供給用配線113
は、ＳＲＡＭセルの領域の外側のＮウェル115 に形成さ
れる。

【００２０】そして、このような構造によれば、シリコ
ン層108 をｐ型不純物拡散層115 に接続するためのコン
タクトホール114 を形成した後に、フォトレジスト（不
図示）をO₂プラズマにより除去したり、硫酸による洗浄
処理を行うことになるので、コンタクトホール114 から
露出した半導体基板101 の表面が酸化されて自然酸化膜
が形成されることになり、これを弗酸により除去する必
要がある。

【００２１】しかし、自然酸化膜を弗酸により除去する
際には、図１０(c) に示すように下側のゲート電極Ｇp₁
を覆うSiO₂絶縁膜107 の表面が同時に損傷を受けて散点
状に薄層化してしまい、下側ゲート電極Ｇp₁とシリコン
層108 との耐圧が大幅に低下するといった問題がある。

【００２２】そこで、図１１(a) に示すように、下側の
ゲート電極Ｇp₁を覆っている絶縁膜107 の上に不純物を
含むシリコン層118 を形成し、これをパターニングする
前にｐ型拡散層116 上のコンタクトホール120 を形成
し、ついで、そのコンタクトホール120 から露出したｐ
型不純物拡散層116 表面の自然酸化膜を弗酸により除去
する方法が採られている。

【００２３】これによれば、下側のゲート電極Ｇp₁を覆
う絶縁膜107 はそのシリコン層118によって保護される
から、弗酸により損傷することはない。またこの後に、
負荷トランジスタｔ₂₁, ｔ₂₂とｐ型不純物拡散層116 の
接続を行うために、不純物を含む二層目のシリコン層12
8 をコンタクトホール120 内と二層目のシリコン層128
上に積層し、この二層目のシリコン128 を介して一層目
のシリコン層118 とｐ型不純物拡散層116 を導通させ
る。それから、一層目と二層目のシリコン層118,128 を
１枚のマスクにより連続してパターニングし、図９(c)
に示すシリコン層108 と同一の形状にし（図１１(b))、
これにより負荷トランジスタｔ₂₁, ｔ₂₂のチャネル領域
及びソース／ドレイン領域を形成する。

【００２４】そして、層間絶縁膜111 を積層した後に、
ｐ型不純物拡散層116 の上にさらに別のコンタクトホー
ル121 を開口してこの中を通るＶcc電源供給用配線113
を形成し、ｐ型不純物拡散層116 を介してシリコン層11
8,128 とＶcc電源供給用配線113 を導通するようにして
いる（図１１(c))。

【００２５】

【発明が解決しようとする課題】しかし、このようにし
て形成した薄膜トランジスタの性能を測定したところ、
チャネル領域を構成するシリコン層を２回で形成する構
造の薄膜トランジスタによれば、オン状態のソース・ド
レイン電流が２桁程度低下するとともに、オフ状態のリ
ーク電流が数倍増加するといった問題が生じる。

【００２６】本発明はこのような問題に鑑みてなされた
ものであって、薄膜トランジスタの性能を良好に保った
まま、そのチャネル領域となる半導体層と配線層を他の
配線層に接触させずに良好に導通させる半導体装置及び
その製造方法を提供することを目的とする。

【００２７】

【課題を解決するための手段】上記した課題は図１、２
に例示するように、半導体基板１上方の第１の絶縁膜3,
8,9 の上に形成され、少なくとも下側にゲート電極Ｇp₁
を備えた薄膜トランジスタt₂₁, t₂₂を有する半導体装置
において、前記薄膜トランジスタt₂₁, t₂₂のチャネル領
域となる半導体膜11が、前記第１の絶縁膜3,8,9 に形成
された第１のコンタクトホール10を通して前記半導体基
板１内の導電型層７の上に延在するとともに、前記薄膜
トランジスタｔ₂₁, ｔ₂₂を覆う第２の絶縁膜14に形成さ
れて少なくとも一部が前記第１のコンタクトホール10に
重なる第２のコンタクトホール15内を通る配線層16が、
前記第２の絶縁膜14の上に形成されていることを特徴と
する半導体装置によって達成する。

【００２８】または、前記薄膜トランジスタｔ₂₁, ｔ₂₂
が、ＳＲＡＭセルの負荷トランジスタであることを特徴
とする半導体装置により達成する。または、半導体基板
１の上の第１の絶縁膜８に薄膜トランジスタｔ₂₁, ｔ₂₂
のゲート電極Ｇp₁を形成する工程と、前記ゲート電極Ｇ
p₁を覆う第２の絶縁膜９を形成する工程と、前記半導体
基板１の上層部に形成された導電型層７の上にある絶縁
膜３，８，９を選択的にエッチングして第１のコンタク
トホール10を形成する工程と、前記第１のコンタクトホ
ール10から露出した前記半導体基板１の表面に形成され
た自然酸化膜を除去せずに、前記薄膜トランジスタ
ｔ₂₁, ｔ₂₂のチャネル領域となる半導体膜11を前記第２
の絶縁膜９の上と前記第１のコンタクトホール10の内周
及び底面に沿って形成する工程と、前記半導体膜11を覆
う第３の絶縁膜14を形成した後に、該第３の絶縁膜14を
パターニングして前記第１のコンタクトホール10と少な
くとも一部が重なり、かつ、前記半導体層11に少なくと
も到達する第２のコンタクトホール15を形成する工程
と、一部が前記第２のコンタクトホール15の底面に到達
して前記半導体膜11に接続する配線層16を、前記第３の
絶縁膜14の上に形成する工程とを有することを特徴とす
る半導体装置の製造方法により達成する。

【００２９】

【作用】本発明によれば、薄膜トランジスタのチャネ
ル領域となる半導体膜１１の一部を半導体基板１内の導
電型層７の上に重ねて形成するとともに、この導電型層
７と半導体膜１１の重なる領域を覆う絶縁膜１４にコン
タクトホール１５を形成し、このコンタクトホール１５
を通して配線層１６をその半導体膜１１に接続するよう
にしている。

【００３０】したがって、絶縁膜１４をエッチングして
コンタクトホール１５を形成する際に、その領域の半導
体膜１１が消失しても、その配線層１６は半導体膜１１
の側面で確実に接続する。しかも、半導体膜１１の下が
大きくエッチングされて導電層７に凹部が形成されたと
しても、その導電層７は半導体膜１１と配線層１６とを
導通させるために存在するものなので不都合はない。

【００３１】この場合、薄膜トランジスタのチャネル領
域となる半導体膜１１を配線層１６に直接接触させてい
るので、半導体基板１の導電層７の表面に自然酸化膜が
形成されたとしても、これを除去する必要はなく、半導
体層１１とその下側のゲート電極Ｇp₁の間に形成される
絶縁膜９が薄層化することはなく、チャネル領域とゲー
ト電極Ｇp₁が短絡することはない。

【００３２】

【実施例】図１、２は、本発明の一実施例装置の製造工
程を示す断面図、図３〜図６は、その一実施例装置の製
造工程を示す平面図である。また図７は、ＭＯＳＦＥＴ
を用いたＳＲＡＭセルの一般的な回路図である。なお、
図１、２は、図３に示すＡ−Ａ線断面図である。

【００３３】そこで、図１〜図６のＳＲＡＭセルの形成
工程にそって本発明の一実施例装置を説明する。まず、
図１(a) に示すように、ｐ型シリコンよりなる半導体基
板１のＳＲＡＭセル形成領域の外側にＮウェル２を形成
し、半導体基板１の表面のうち図３(a)に示すような矩
形枠状の活性領域Ｘを区画する部分と一部のＮウェル２
を囲む部分に、選択酸化法により素子分離用酸化膜４を
数百nm程度の厚さに形成した後、それ以外の領域の表面
に熱酸化法により１０nm以下のSiO₂からなる絶縁膜３を
成長する。

【００３４】なお、活性領域Ｘの平面図は、その一部を
省略して描いている。これに続いて、図３(a) に示すよ
うに、Ｎウェル２を覆うフォトレジストと活性領域Ｘの
四隅の角部領域にある絶縁膜３の一部をフォトリソグラ
フィー法により除去して開口部５を形成し、この開口部
５から半導体基板１の一部を露出させる。

【００３５】次に、気相成長法（ＣＶＤ法）により半導
体基板１の上に多結晶シリコン膜を数百nm程度積層し、
その内部に燐、砒素等のｎ型不純物を導入した後に、こ
れをパターニングして図７(a) に示す駆動用ＭＯＳＦＥ
Ｔｔ₁₁, ｔ₁₂のゲート電極Ｇｎとワード線WLを形成す
る。なお、多結晶シリコンのエッチングにはCCl₄とO₂の
混合ガスを用いるふ（以下、同じ）。

【００３６】このゲート電極Ｇｎは、図３(b) に示すよ
うに、矩形枠状の活性領域Ｘのうち平行する２つの辺領
域に２つずつ形成されてその辺領域を横切るとともに、
別の活性領域Ｘの角部領域の開口部５まで延在するよう
な形状となっている。また、ワード線WLは、上記した活
性領域Ｘの残る２つの辺領域を直交する方向に延在さ
れ、その辺領域と交差する部分が転送用ＭＯＳＦＥＴｔ
₃₁, ｔ₃₂のゲート電極となる。

【００３７】この後に、図１(b),図３(b) に示すよう
に、ゲート電極Ｇｎ、ワード線WL及び素子分離用酸化膜
４をマスクにして、半導体基板１の活性領域Ｘに砒素を
イオン注入し、これを拡散してｎ型不純物拡散層６を形
成する。

【００３８】そのｎ型不純物拡散層６は、これにより駆
動用ＭＯＳＦＥＴｔ₁₁, ｔ₁₂及び転送用ＭＯＳＦＥＴｔ
₃₁, ｔ₃₂のソース／ドレインとなる。また、ｎ型不純物
拡散層６はバルク配線としても機能し、これにより駆動
用ＭＯＳＦＥＴｔ₁₁, ｔ₁₂と転送用ＭＯＳＦＥＴ₃₁, ｔ
₃₂は、図７(b) の下側に示すような接続される。

【００３９】さらに、活性領域Ｘをフォトマスク（不図
示）により覆ってＮウェル２の一部領域に硼素をイオン
注入し、これを活性化してｐ型不純物拡散層７を形成す
る。なお、ｎ型不純物拡散層６、ｐ型不純物拡散層７を
形成するための加熱処理は独立して行ってもよいし、後
の成膜工程の際の熱を利用してもよい。

【００４０】次に、ＣＶＤ法により全体にSiO₂よりなる
絶縁膜８を１００nmの厚さに成長しついで、その上に多
結晶シリコン膜をＣＶＤ法により５０nm堆積し、この中
にイオン注入法等によって砒素を導入した後に、これを
フォトリソグラフィー法によりパターニングして、図１
(c) 及び図４(c) に示すように、薄膜トランジスタの下
側のゲート電極Ｇp₁を形成する。

【００４１】下側のゲート電極Ｇp₁は、活性領域Ｘの四
隅の各ｎ型不純物拡散層６とこの領域をドレインとする
駆動用ＭＯＳＦＥＴｔ₁₁, ｔ₁₂のゲート電極Ｇｎを覆う
領域に形成される。

【００４２】つづいて、図１(d) に示すように、ＣＶＤ
法により膜厚２０nmのSiO₂よりなる絶縁膜９を形成し、
さらに、ｐ型不純物拡散層７以外の領域をフォトレジス
ト（不図示）によって覆い、ｐ型不純物拡散層７の上に
ある絶縁膜３，８，９を反応性イオンエッチング（ＲＩ
Ｅ）法によって除去してコンタクトホール１０を形成す
る。なお、SiO₂のエッチングにはCHF₃、He混合ガスを使
用する。

【００４３】次に、コンタクトホール１０から露出した
ｐ型不純物拡散層７の表面の自然酸化膜を除去せずに、
図２(e) に示すように、コンタクトホール１０から露出
するｐ型不純物拡散層７の表面から最上の絶縁膜９の上
面に沿った全体の領域に膜厚２０nmの多結晶シリコン膜
１１をＣＶＤ法により形成する。この場合、SiH₄、Si ₂H
₆等のガスを用いる。

【００４４】ついで、薄膜トランジスタの下側のゲート
電極Ｇp₁と重なる部分にフォトレジスト（不図示）を形
成し、加速エネルギー１０keV 、ドーズ量１×１０¹⁴／
cm³の条件で硼素をイオン注入し、多結晶シリコン膜１
１にｐ型不純物を導入する。

【００４５】この後に、フォトリソグラフィー法により
多結晶シリコン膜１１をパターニングして、図４(d) に
示すように、ワード線WLに沿った領域と、その領域から
延在して転送用ＭＯＳＦＥＴｔ₁₁, ｔ₁₂のゲート電極Ｇ
ｎに至るような平面形状にする。

【００４６】この場合、ワード線WLに沿って残存する多
結晶シリコン膜１１はＶcc電圧配線となり、しかも、コ
ンタクトホール１０を通してｐ型不純物拡散層７の上面
に延在している。

【００４７】次に、図２(f) に示すように、ＣＶＤ法に
よってSiO₂よりなる絶縁膜１２を５０nm堆積する。この
場合、下側のゲート電極Ｇp₁を覆う絶縁膜９よりも厚い
のは、次の工程で形成する上側のゲート電極Ｇp₂となる
多結晶シリコンの成長時の弗酸処理等を考慮したためで
ある。

【００４８】この後に、図２(f),図５(e) に示すよう
に、駆動用ＭＯＳＦＥＴｔ₁₁, ｔ₁₂のゲート電極Ｇｎの
上方にある絶縁膜８，９，１２、多結晶シリコン膜１１
及び下側ゲート電極Ｇp₁をフォトリソグラフィー法によ
りエッチングして開口部１３を形成し、ついで、その開
口部１３から露出した駆動用ＭＯＳＦＥＴｔ₁₁, ｔ₁₂の
ゲート電極Ｇｎの表面に形成される自然酸化膜を弗酸に
より除去する。

【００４９】さらに、ＣＶＤ法により多結晶シリコン膜
を形成し、燐をイオン注入した後、これをフォトリソグ
ラフィー法によりパターニングして薄膜トランジスタの
下側ゲート電極Ｇp₁に対向する領域に、図２(f) 、図５
(e) に示すような上側ゲート電極Ｇp₂を形成する。

【００５０】この上側のゲート電極Ｇp₂の一部はその下
の開口部１３内に入り込んで、薄膜トランジスタの二重
のゲート電極Ｇp₁，Ｇp₂と別の薄膜トランジスタのドレ
インとなる多結晶シリコン膜１１とを導通させるととも
に、これらを、駆動用ＭＯＳＦＥＴｔ₁₁，ｔ₁₂のドレイ
ンとなるｎ型不純物拡散層６に導通させる。

【００５１】以上のように形成された多結晶シリコン膜
１１と、その上下に絶縁膜９，１４を介して形成された
２つのゲート電極Ｇp₁，Ｇp₂とにより、図５(f) に示す
ような薄膜トランジスタｔ₂₁, ｔ₂₂が完成し、これを負
荷用ＭＯＳＦＥＴとすれば、図７(b) の上側の回路と破
線で示す配線が形成される。

【００５２】この後に、図６に示すような絶縁膜２０を
全体に形成した後に、活性領域Ｘで隣接して形成された
駆動用ＭＯＳＦＥＴｔ₁₁, ｔ₁₁、ｔ₂₁, ｔ₂₂の間の領域
のｎ型不純物拡散層６を露出するコンタクトホール２１
を形成し、その中を通して電圧Ｖssを供給する配線（不
図示）を形成する。

【００５３】次に、図２(g) に示すように、全体にSiO₂
とＢＰＳＧの積層膜よりなる層間絶縁膜１４を堆積した
後に、CHF₃を含むガスを用いるドライエッチング法によ
り、ｐ型不純物拡散層７上の絶縁膜１２，２０及び層間
絶縁膜１４を開口し、ｐ型不純物拡散層７上のコンタク
トホール１０に重なる別のコンタクトホール１５を形成
する。また、同時に、転送用ＭＯＳＦＥＴｔ₃₁, ｔ₃₂の
ソース／ドレインｎ型不純物拡散層６のうち駆動用ＭＯ
ＳＦＥＴｔ₁₁, ｔ₁₂に繋がらない部分を表出するコンタ
クトホール２２を設ける。

【００５４】次に、スパッタ法によりアルミニウム膜を
堆積し、これをフォトリソグラフィー法によりパターニ
ングしてｐ型不純物拡散層７上のコンタクトホール１５
の中を通るＶcc電源供給配線層１６を形成すると、Ｖcc
電源供給配線層１６は、多結晶シリコン膜１１に接触し
て導通することになる。また、同時に、ｎ型不純物拡散
層６を表出するコンタクトホール２２の中を通るビット
線BL₁,BL₂を形成すると、図７(a) に示すような回路の
ＳＲＡＭセルが完成する。

【００５５】以上に述べたＳＲＡＭセルによれば、ｐ型
不純物拡散層７上にコンタクトホール１５を形成する際
に多結晶シリコン膜１１を薄層化したり、この膜を貫通
してｐ型不純物拡散層７の上部に到達したりするが、そ
の多結晶シリコン膜１１はＶcc電源供給配線層１６の側
縁部か下面の何れかに接続した状態になる。

【００５６】また、ｐ型不純物拡散層７の表面に自然酸
化膜が存在しても、多結晶シリコン膜１１はＶcc電源供
給配線層１６の側部に接しているので問題はない。しか
も、多結晶シリコン膜１１をｐ型不純物拡散層７に接続
したい場合には、多結晶シリコン膜１１を貫通させてコ
ンタクトホール１５を形成すれば、自然酸化膜は除去さ
れるので、Ｖcc電源供給配線層１６とｐ型不純物拡散層
７との導通が図れる。なお、コンタクトホール１５から
露出したｐ型不純物拡散層７に自然酸化膜が付着してい
る場合には、弗酸によりそれを除去しても問題はない。

【００５７】

【発明の効果】以上述べたように本発明によれば、薄膜
トランジスタのチャネル領域となる半導体膜の一部を半
導体基板内の導電型層の上に重ねて形成するとともに、
この導電型層と半導体膜の重なる領域を覆う絶縁膜にコ
ンタクトホールを形成し、このコンタクトホールを通し
て配線層をその半導体膜に接続するようにしたので、絶
縁膜をエッチングしてコンタクトホールを形成する際に
半導体膜が消失しても、その配線層は半導体層の側面に
確実に接続し、導通が図れる。

【００５８】また、半導体膜が深くエッチングされて導
電層に凹部が形成されたとしても、その導電層は半導体
膜と配線層とを導通させるために存在するものなので、
他の配線層との短絡を防止できる。

【００５９】この場合、薄膜トランジスタのチャネル領
域となる半導体膜を配線層に直接接触させているので、
半導体基板の導電層の表面に自然酸化膜が形成されたと
しても、これを除去する必要はなく、半導体層とその下
側のゲート電極の間に形成される絶縁膜が弗酸処理によ
り薄層化することはなく、チャネル領域とゲート電極と
の短絡を未然に防止できる。

【図面の簡単な説明】

【図１】本発明の一実施例装置の製造工程を示す断面図
（その１）である。

【図２】本発明の一実施例装置の製造工程を示す断面図
（その２）である。

【図３】本発明の一実施例装置の製造工程を示す平面図
（その１）である。

【図４】本発明の一実施例装置の製造工程を示す平面図
（その２）である。

【図５】本発明の一実施例装置の製造工程を示す平面図
（その３）である。

【図６】本発明の一実施例装置の製造工程を示す平面図
（その４）である。

【図７】ＳＲＡＭセルを示す回路図である。

【図８】従来のＳＲＡＭセルの各層のパターンを示す平
面図（その１）である。

【図９】従来のＳＲＡＭセルの各層のパターンを示す平
面図（その２）である。

【図１０】従来のＳＲＡＭセルの第１、２例を示す断面
図である。

【図１１】従来のＳＲＡＭセルの第３例を示す断面図で
ある。

【符号の説明】

Ｘ活性領域 WL ワード線ｔ₁₁、ｔ₁₂ 駆動用ＭＯＳＦＥＴｔ₃₁、ｔ₃₂ 転送用ＭＯＳＦＥＴｔ₂₁、ｔ₂₂ 負荷用ＭＯＳＦＥＴＧｎ、Ｇp₁、Ｇp₂ ゲート電極１半導体基板２Ｎウェル３絶縁膜４素子分離用酸化膜５、１３開口部６ｎ型不純物拡散層７ｐ型不純物拡散層（導電層）８、９、１２絶縁膜１０、１３、１５コンタクトホール１１多結晶シリコン膜（半導体層）１４層間絶縁膜１６Ｖcc電源供給配線層層

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）上方の第１の絶縁膜
（３，８，９）の上に形成され、少なくとも下側にゲー
ト電極（Ｇp₁）を備えた薄膜トランジスタ(t₂₁,t₂₂)を
有する半導体装置において、前記薄膜トランジスタ(t₂₁, t₂₂)のチャネル領域となる
半導体膜（11）が、前記第１の絶縁膜（３，８，９）に
形成された第１のコンタクトホール（10）を通して前記
半導体基板（１）内の導電型層（７）の上に延在すると
ともに、前記薄膜トランジスタ（ｔ₂₁, ｔ₂₂）を覆う第２の絶縁
膜（14）に形成されて少なくとも一部が前記第１のコン
タクトホール（10）に重なる第２のコンタクトホール
（15）内を通る配線層（16）が、前記第２の絶縁膜（1
4）の上に形成されていることを特徴とする半導体装
置。
【請求項２】前記薄膜トランジスタ（ｔ₂₁, ｔ₂₂）が、
ＳＲＡＭセルの負荷トランジスタであることを特徴とす
る請求項１記載の半導体装置。
【請求項３】半導体基板（１）の上の第１の絶縁膜
（８）に薄膜トランジスタ（ｔ₂₁, ｔ₂₂）のゲート電極
（Ｇp₁）を形成する工程と、前記ゲート電極（Ｇp₁）を覆う第２の絶縁膜（９）を形
成する工程と、前記半導体基板（１）の上層部に形成された導電型層
（７）の上にある絶縁膜（３，８，９）を選択的にエッ
チングして第１のコンタクトホール（10）を形成する工
程と、前記第１のコンタクトホール（10）から露出した前記半
導体基板（１）の表面に形成された自然酸化膜を除去せ
ずに、前記薄膜トランジスタ（ｔ₂₁, ｔ₂₂）のチャネル
領域となる半導体膜（11）を前記第２の絶縁膜（９）の
上と前記第１のコンタクトホール（10）の内周及び底面
に沿って形成する工程と、前記半導体膜（11）を覆う第３の絶縁膜（14）を形成し
た後に、該第３の絶縁膜（14）をパターニングして前記
第１のコンタクトホール（10）と少なくとも一部が重な
り、かつ、前記半導体層（11）に少なくとも到達する第
２のコンタクトホール（15）を形成する工程と、一部が前記第２のコンタクトホール（15）の底面に到達
して前記半導体膜（11）に接続する配線層（16）を、前
記第３の絶縁膜（14）の上に形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。