JPH05249947A - 映像表示制御回路 - Google Patents
映像表示制御回路Info
- Publication number
- JPH05249947A JPH05249947A JP3301428A JP30142891A JPH05249947A JP H05249947 A JPH05249947 A JP H05249947A JP 3301428 A JP3301428 A JP 3301428A JP 30142891 A JP30142891 A JP 30142891A JP H05249947 A JPH05249947 A JP H05249947A
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- JP
- Japan
- Prior art keywords
- vram
- address
- data
- display control
- control circuit
- Prior art date
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【目的】走査型表示装置の第一の映像に第二の映像を重
畳させて表示する映像表示制御回路でその制御をCPU
により行なう映像表示制御回路においてキャラクタメモ
リのアドレス指定情報をストアするVRAMの当該情報
の書換えを容易にする事である。 【構成】キャラクタメモリ6のアドレス指定情報をVR
AM3にストアし、VRAM3のアドレス指定をVRA
Mポインタ4が実行する構成において、VRAMポイン
タ4のアドレス出力をVRAM3だけでなく外部(内部
バス2)にも出力させるようにして、CPU1が任意の
タイミングでVRAMのアドレスを判定することを可能
にしている。
畳させて表示する映像表示制御回路でその制御をCPU
により行なう映像表示制御回路においてキャラクタメモ
リのアドレス指定情報をストアするVRAMの当該情報
の書換えを容易にする事である。 【構成】キャラクタメモリ6のアドレス指定情報をVR
AM3にストアし、VRAM3のアドレス指定をVRA
Mポインタ4が実行する構成において、VRAMポイン
タ4のアドレス出力をVRAM3だけでなく外部(内部
バス2)にも出力させるようにして、CPU1が任意の
タイミングでVRAMのアドレスを判定することを可能
にしている。
Description
【0001】
【産業上の利用分野】本発明はテレビジョン受信機等の
走査型表示装置の画面上に表示させた記号、文字などと
いった図形パターンの表示制御回路に関し、特にマイク
ロコンピュータの中央処理装置(以下CPUと称する)
により制御を行なう映像表示制御回路に関する。
走査型表示装置の画面上に表示させた記号、文字などと
いった図形パターンの表示制御回路に関し、特にマイク
ロコンピュータの中央処理装置(以下CPUと称する)
により制御を行なう映像表示制御回路に関する。
【0002】
【従来の技術】一般にテレビジョン受信機の画面上に図
形や文字等を表示させる映像表示制御回路は表示したい
図形や文字のデータが格納されているメモリ(Char
acter ROM;以後CROMと称する)とそのメ
モリのアドレス情報が格納されているメモリ(Vide
o RAM;以後VRAMと称する)を有している。
形や文字等を表示させる映像表示制御回路は表示したい
図形や文字のデータが格納されているメモリ(Char
acter ROM;以後CROMと称する)とそのメ
モリのアドレス情報が格納されているメモリ(Vide
o RAM;以後VRAMと称する)を有している。
【0003】次に従来例の動作を図面を参照しながら説
明する。図3は従来例の構成を示したブロックダイアグ
ラムである。1つの図形および文字のパターンデータは
CROM6の複数アドレスで構成されている。また、V
RAM3に設定されるデータはCROM6のアドレス情
報の一部になる。
明する。図3は従来例の構成を示したブロックダイアグ
ラムである。1つの図形および文字のパターンデータは
CROM6の複数アドレスで構成されている。また、V
RAM3に設定されるデータはCROM6のアドレス情
報の一部になる。
【0004】VRAM3に設定されたCROM6のアド
レス情報は、図形および文字のパターンデータが格納さ
れているCROM6の複数アドレスの先頭番地を指定
し、テレビジョン受信機から入力される水平同期信号に
同期したクロックであるインクリメントクロック8でV
RAM3のアドレスを指し示すVRAMポインタ4をイ
ンクリメントし、逐次VRAM3を読み出し、CROM
6のアドレスを指し示すCROMポインタ5に設定す
る。
レス情報は、図形および文字のパターンデータが格納さ
れているCROM6の複数アドレスの先頭番地を指定
し、テレビジョン受信機から入力される水平同期信号に
同期したクロックであるインクリメントクロック8でV
RAM3のアドレスを指し示すVRAMポインタ4をイ
ンクリメントし、逐次VRAM3を読み出し、CROM
6のアドレスを指し示すCROMポインタ5に設定す
る。
【0005】VRAM3から読み出されたデータはCR
OMポインタ5にCROM6のアドレスの先頭番地の一
部として設定されると、CROMポインタ5は、CRO
M6中の1文字または1図形分の表示パターンデータの
数だけインクリメントクロック2でインクリメントされ
る。このインクリメントの間、CROM6からは随時図
形および文字表示パターンデータが読み出され、それは
表示制御信号発生回路7に出力される。VRAM3の出
力およびCROM6から読み出される表示データはCP
U1の内部バス2を介してCROMポインタ5及び表示
制御信号発生回路7へとデータが転送されるので、デー
タ転送中はCPU1は命令実行を停止せざるをえず、こ
のため実際の命令実行時間以外に大量のデータ転送を行
なうための期間が必要になる。
OMポインタ5にCROM6のアドレスの先頭番地の一
部として設定されると、CROMポインタ5は、CRO
M6中の1文字または1図形分の表示パターンデータの
数だけインクリメントクロック2でインクリメントされ
る。このインクリメントの間、CROM6からは随時図
形および文字表示パターンデータが読み出され、それは
表示制御信号発生回路7に出力される。VRAM3の出
力およびCROM6から読み出される表示データはCP
U1の内部バス2を介してCROMポインタ5及び表示
制御信号発生回路7へとデータが転送されるので、デー
タ転送中はCPU1は命令実行を停止せざるをえず、こ
のため実際の命令実行時間以外に大量のデータ転送を行
なうための期間が必要になる。
【0006】実際には図4に示すようにCPU1が通常
の命令を実行した後にデータ転送期間が来るため映像表
示制御を行わない場合に比べてマイクロコンピュータの
命令サイクルは見かけ上、長くなってしまう。映像表示
制御は実際にはVRAMデータを書き換えることにより
行うのであるが、そのタイミングは書き換える際の表示
のちらつきをなくするために水平同期信号の活性化され
た期間(水平帰線消去期間:NTSC方式で10.8μ
S)か、または、垂直同期信号が活性化された期間(垂
直帰線消去期間:NTSC方式で539.75μS)に
行われる。垂直または水平消去期間でデータを書き換え
るときの手段を図7にフローチャートで示す。垂直また
は水平帰線消去期間のいずれでVRAM3を書き換える
にしても、大量のデータをCPU1を介して書き換える
場合は、1回のそれらの期間中に書き換えを完了するこ
とが困難である。このようなVRAMデータの書換えに
対して、余裕をもたせる方法としてVRAMを2つ以上
持ち、一方を読みだしている間はもう一方は書き込みを
行って、読み出しが終了した時に切り換えてやるという
方法がとられ、、少なくとも読み出し期間中は書き込み
ができるようにしている。
の命令を実行した後にデータ転送期間が来るため映像表
示制御を行わない場合に比べてマイクロコンピュータの
命令サイクルは見かけ上、長くなってしまう。映像表示
制御は実際にはVRAMデータを書き換えることにより
行うのであるが、そのタイミングは書き換える際の表示
のちらつきをなくするために水平同期信号の活性化され
た期間(水平帰線消去期間:NTSC方式で10.8μ
S)か、または、垂直同期信号が活性化された期間(垂
直帰線消去期間:NTSC方式で539.75μS)に
行われる。垂直または水平消去期間でデータを書き換え
るときの手段を図7にフローチャートで示す。垂直また
は水平帰線消去期間のいずれでVRAM3を書き換える
にしても、大量のデータをCPU1を介して書き換える
場合は、1回のそれらの期間中に書き換えを完了するこ
とが困難である。このようなVRAMデータの書換えに
対して、余裕をもたせる方法としてVRAMを2つ以上
持ち、一方を読みだしている間はもう一方は書き込みを
行って、読み出しが終了した時に切り換えてやるという
方法がとられ、、少なくとも読み出し期間中は書き込み
ができるようにしている。
【0007】
【発明が解決しようとする課題】上述したような従来の
CPUを介して表示データの書換えを行っている映像表
示制御回路ではVRAMデータを書き換えるために1画
面分の表示時間を待ってから、書き込み書換えを行わな
ければならない。しかし、ほとんどの場合において、C
PUはVRAMデータの書換えのみを行うわけではな
く、他の処理と同時に行なうことになるので大量のVR
AMデータ(たとえば1画面分)を書き換えようとした
とき時間的に書換えが間に合わず表示が瞬間的に消えた
り、ちらついたりするといった問題点があった。また、
書換えに余裕をもたせるためにハードウェアの負担が大
きくなり、集積回路とした場合、コスト高になるという
問題点があった。
CPUを介して表示データの書換えを行っている映像表
示制御回路ではVRAMデータを書き換えるために1画
面分の表示時間を待ってから、書き込み書換えを行わな
ければならない。しかし、ほとんどの場合において、C
PUはVRAMデータの書換えのみを行うわけではな
く、他の処理と同時に行なうことになるので大量のVR
AMデータ(たとえば1画面分)を書き換えようとした
とき時間的に書換えが間に合わず表示が瞬間的に消えた
り、ちらついたりするといった問題点があった。また、
書換えに余裕をもたせるためにハードウェアの負担が大
きくなり、集積回路とした場合、コスト高になるという
問題点があった。
【0008】本発明の目的は、現在指し示しているVR
AMポインタの値、すなわちVRAMのアドレスを外部
に出力する手段を有することによりハードウェアの負担
を大きくすることなくVRAMデータの書換えに対する
時間的な制限をなくする表示制御回路を提供することに
ある。
AMポインタの値、すなわちVRAMのアドレスを外部
に出力する手段を有することによりハードウェアの負担
を大きくすることなくVRAMデータの書換えに対する
時間的な制限をなくする表示制御回路を提供することに
ある。
【0009】
【課題を解決するための手段】上述した従来の映像表示
制御回路に対し、本発明の映像表示制御回路は第一の映
像に第二の映像を重畳させて表示する走査型表示装置で
あって第二の映像データが格納された記憶手段と、該記
憶手段の表示すべきデータが格納されているアドレスを
指定するアドレス指定手段と、前記記憶手段の出力であ
る第二の映像データを第一の映像に重畳して表示する表
示手段を有する映像表示制御回路において、前記アドレ
ス指定手段の内容を外部に出力する手段を有している。
制御回路に対し、本発明の映像表示制御回路は第一の映
像に第二の映像を重畳させて表示する走査型表示装置で
あって第二の映像データが格納された記憶手段と、該記
憶手段の表示すべきデータが格納されているアドレスを
指定するアドレス指定手段と、前記記憶手段の出力であ
る第二の映像データを第一の映像に重畳して表示する表
示手段を有する映像表示制御回路において、前記アドレ
ス指定手段の内容を外部に出力する手段を有している。
【0010】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0011】図1は本発明の一実施例の構成を示すブロ
ック図である。図中、図3の従来の構成と同一のブロッ
クについては同一の番号を付し、詳しい説明を省略す
る。図1のブロックで、図3と異なる点はVRAMポイ
ンタ4の内容を内部バス2を介してCPU1で読む事が
できるようになったことである。
ック図である。図中、図3の従来の構成と同一のブロッ
クについては同一の番号を付し、詳しい説明を省略す
る。図1のブロックで、図3と異なる点はVRAMポイ
ンタ4の内容を内部バス2を介してCPU1で読む事が
できるようになったことである。
【0012】走査型映像表示装置の画面上に表示される
データとVRAM3のアドレスの関係と動作を図5の画
面を参照しながら説明をする。今、VRAM3は00H
〜1FH(Hはその値が16進表示であることを示す)
までのアドレスがあり、00H番地から順に表示文字で
あるアルファベットのA,B,Cの文字データが格納さ
れているCROM6のアドレス情報であるVRAMデー
タが格納され、10H番地からはD,E,Fに相当する
VRAMデータが格納されそのほかのVRAM3にはス
ペースに相当するVRAMデータが格納されており、こ
の時、画面には図5に示されているようにABCを1行
目、DEFを2行目に表示する。VRAMポインタ4は
00H番地から順に指し示し、VRAM3からは随時V
RAMデータが読み出される。実際に表示される文字は
一画面が複数の走査線で構成されるため、1文字がCR
OM上16アドレスで構成されているとすると、CRO
Mポインタ5は1文字、Aを表示する場合、VRAMデ
ータが設定された後、0〜16までインクリメントさ
れ、VRAMポインタは00H番地から1FH番地まで
インクリメントして、また00H番地に戻り、再び00
H番地から1FH番地までインクリメントするという動
作をノン・インターレース方式の場合はその走査線の本
数文だけ行なう。ここでは簡単の為、走査線によるアド
レスの繰り返しは省略する。
データとVRAM3のアドレスの関係と動作を図5の画
面を参照しながら説明をする。今、VRAM3は00H
〜1FH(Hはその値が16進表示であることを示す)
までのアドレスがあり、00H番地から順に表示文字で
あるアルファベットのA,B,Cの文字データが格納さ
れているCROM6のアドレス情報であるVRAMデー
タが格納され、10H番地からはD,E,Fに相当する
VRAMデータが格納されそのほかのVRAM3にはス
ペースに相当するVRAMデータが格納されており、こ
の時、画面には図5に示されているようにABCを1行
目、DEFを2行目に表示する。VRAMポインタ4は
00H番地から順に指し示し、VRAM3からは随時V
RAMデータが読み出される。実際に表示される文字は
一画面が複数の走査線で構成されるため、1文字がCR
OM上16アドレスで構成されているとすると、CRO
Mポインタ5は1文字、Aを表示する場合、VRAMデ
ータが設定された後、0〜16までインクリメントさ
れ、VRAMポインタは00H番地から1FH番地まで
インクリメントして、また00H番地に戻り、再び00
H番地から1FH番地までインクリメントするという動
作をノン・インターレース方式の場合はその走査線の本
数文だけ行なう。ここでは簡単の為、走査線によるアド
レスの繰り返しは省略する。
【0013】次に、本実施例を使用した装置の動作の具
体的な説明を図2のフローチャートを参照しながら説明
する。今、CPU1の命令サイクルが図7に示すように
M0〜M3までの4つのサイクルで構成され、本実施例
の装置がVRAM3をアクセスする期間をM0,CPU
1がVRAM3をアクセスアクセスする期間をM1〜M
3とする。
体的な説明を図2のフローチャートを参照しながら説明
する。今、CPU1の命令サイクルが図7に示すように
M0〜M3までの4つのサイクルで構成され、本実施例
の装置がVRAM3をアクセスする期間をM0,CPU
1がVRAM3をアクセスアクセスする期間をM1〜M
3とする。
【0014】そしてVRAM3には図5(b)に示すデ
ータが格納されており、表示文字D,D,Fに続いて
G,H,Iを表示させる場合を例にとり説明する。この
場合、VRAM3の00H番地からD,E,Fの表示を
終了した時点でG,H,Iを書き込めば良いのであるが
CPU1がVRAM3へ書き込む期間(M1〜M3)と
表示している期間(VRAMポインタ4でCROM6か
ら文字データを読みだしている期間)が重なってしまっ
た場合、A,B,Cの表示が乱れてしまう。このため、
まずCPU1はM1〜M3の期間にVRAMポインタ4
の内容を読み出し(処理21)、現在表示している文字
のVRAMアドレスが表示文字D以降であるかどうかを
判定する(処理22)。もしVRAMアドレスが表示文
字D以降でないときには(処理22のNO)、処理21
に戻りその処理を繰り返す。もしVRAMアドレスが表
示文字D以降であるときには(処理22のYES)、C
PU1はM1〜M3の期間でVRAM3の00H番地か
ら表示文字G,H,Iに対するVRAMデータを設定す
る。このようにすることによって表示の為に読みだして
いるVRAM3のアドレスより以前の番地のデータを書
き換えているので、表示が乱れる事はない。
ータが格納されており、表示文字D,D,Fに続いて
G,H,Iを表示させる場合を例にとり説明する。この
場合、VRAM3の00H番地からD,E,Fの表示を
終了した時点でG,H,Iを書き込めば良いのであるが
CPU1がVRAM3へ書き込む期間(M1〜M3)と
表示している期間(VRAMポインタ4でCROM6か
ら文字データを読みだしている期間)が重なってしまっ
た場合、A,B,Cの表示が乱れてしまう。このため、
まずCPU1はM1〜M3の期間にVRAMポインタ4
の内容を読み出し(処理21)、現在表示している文字
のVRAMアドレスが表示文字D以降であるかどうかを
判定する(処理22)。もしVRAMアドレスが表示文
字D以降でないときには(処理22のNO)、処理21
に戻りその処理を繰り返す。もしVRAMアドレスが表
示文字D以降であるときには(処理22のYES)、C
PU1はM1〜M3の期間でVRAM3の00H番地か
ら表示文字G,H,Iに対するVRAMデータを設定す
る。このようにすることによって表示の為に読みだして
いるVRAM3のアドレスより以前の番地のデータを書
き換えているので、表示が乱れる事はない。
【0015】当然のことながら表示文字G,H,Iを表
示し終わると一画面の終了となるので次の表示開始前
(垂直帰線消去期間)にA,B,CのVRAMデータを
00H番地から書き戻さなければならない。
示し終わると一画面の終了となるので次の表示開始前
(垂直帰線消去期間)にA,B,CのVRAMデータを
00H番地から書き戻さなければならない。
【0016】なお、例えば表示する行数が10行で、そ
の最終行である10行目を書き換える場合は、このアル
ゴリズムでは書換えることができない。このような場合
は、処理22の処理を例えば「3行目以前か」というよ
うな判断に変えれば良い。ここで、判断する行番号の
「以前」か「以後」のどちらにするかの基準はVRAM
3に書き込みを行なうために要する時間である。つま
り、いずれの場合でも、書き込み中のアドレスと表示中
のアドレスが同時に重ならないような時間的間隔を持つ
ようにしなければならない。
の最終行である10行目を書き換える場合は、このアル
ゴリズムでは書換えることができない。このような場合
は、処理22の処理を例えば「3行目以前か」というよ
うな判断に変えれば良い。ここで、判断する行番号の
「以前」か「以後」のどちらにするかの基準はVRAM
3に書き込みを行なうために要する時間である。つま
り、いずれの場合でも、書き込み中のアドレスと表示中
のアドレスが同時に重ならないような時間的間隔を持つ
ようにしなければならない。
【0017】図8に本発明の実施例2の構成を示すブロ
ック図である。実施例1と異なる点はデータラッチ10
とコンパレータ11が追加され、ソフトウェアで書換可
能なアドレスを検出し、VRAMを書き換える代わりに
ハードウェア上で書換可能なアドレスを検出し、割込み
処理でVRAMの書換えを行なうことである。
ック図である。実施例1と異なる点はデータラッチ10
とコンパレータ11が追加され、ソフトウェアで書換可
能なアドレスを検出し、VRAMを書き換える代わりに
ハードウェア上で書換可能なアドレスを検出し、割込み
処理でVRAMの書換えを行なうことである。
【0018】データラッチ10には割り込みを発生さえ
たいVRAMのアドレス、すなわち書き換えたいVRA
Mのアドレス以降のアドレスを設定する。コンパレータ
11はデータラッチ10の値とVRAMポインタ4の値
を比較し、一致したとき割り込み要求12を発行する。
たいVRAMのアドレス、すなわち書き換えたいVRA
Mのアドレス以降のアドレスを設定する。コンパレータ
11はデータラッチ10の値とVRAMポインタ4の値
を比較し、一致したとき割り込み要求12を発行する。
【0019】次に本実施例による装置の具体的な動作を
図8のブロック図と図9のフローチャートを参照しなが
ら説明する。実施例1同様、表示文字D,E,Fの次の
行にG,H,Iを表示させる場合を例にとり説明する。
またVRAMデータも実施例1と同じとする。まずVR
AM3は00H〜1FHまでしかないので表示文字G,
H,IのVRAMデータは00H番地から書き込まなけ
ればならない。
図8のブロック図と図9のフローチャートを参照しなが
ら説明する。実施例1同様、表示文字D,E,Fの次の
行にG,H,Iを表示させる場合を例にとり説明する。
またVRAMデータも実施例1と同じとする。まずVR
AM3は00H〜1FHまでしかないので表示文字G,
H,IのVRAMデータは00H番地から書き込まなけ
ればならない。
【0020】そこで表示文字A,B,Cを表示し終わっ
たことを検出すればよいので、VRAMアドレス02H
番地以降で割り込みが発生すれば良い。従ってデータラ
ッチ10には02H番地以降のアドレスを設定する。
(処理24)そして割り込みを許可状態にする。(処理
25) データラッチ10に設定したアドレスとVRAMポイン
タ4の値がコンパレータ11で比較され、一致したとき
に割り込み要求12が発行される。割り込み要求12が
発行されるとVRAM3の02H番地以前のアドレスに
ついては表示するための読み出しが終了しているので割
り込みルーチンでVRAM3の00H番地からVRAM
データG,H,Iを書き込む。表示文字G,H,Iの表
示後はその画面の終了となるので、実施例1同様に次の
画面の表示開始前(垂直帰線消去期間)にA,B,Cの
VRAMデータを00H番地から書き戻されなければな
らない。この時、垂直同期信号の立ち下がりで割り込み
を発生し、割り込み処理で書き戻す。(実施例1も同
様) このように本実施例の場合は割り込み処理でVRAM3
の書換えを行うので一度割り込みを発生させたいVRA
M3のアドレスをデータラッチ10に設定するとCPU
1は一時的にVRAM3の書換えから解放され、割り込
み要求12が発生するまで別の処理を行なうことがで
き、CPU1を有効的に使用することができる。
たことを検出すればよいので、VRAMアドレス02H
番地以降で割り込みが発生すれば良い。従ってデータラ
ッチ10には02H番地以降のアドレスを設定する。
(処理24)そして割り込みを許可状態にする。(処理
25) データラッチ10に設定したアドレスとVRAMポイン
タ4の値がコンパレータ11で比較され、一致したとき
に割り込み要求12が発行される。割り込み要求12が
発行されるとVRAM3の02H番地以前のアドレスに
ついては表示するための読み出しが終了しているので割
り込みルーチンでVRAM3の00H番地からVRAM
データG,H,Iを書き込む。表示文字G,H,Iの表
示後はその画面の終了となるので、実施例1同様に次の
画面の表示開始前(垂直帰線消去期間)にA,B,Cの
VRAMデータを00H番地から書き戻されなければな
らない。この時、垂直同期信号の立ち下がりで割り込み
を発生し、割り込み処理で書き戻す。(実施例1も同
様) このように本実施例の場合は割り込み処理でVRAM3
の書換えを行うので一度割り込みを発生させたいVRA
M3のアドレスをデータラッチ10に設定するとCPU
1は一時的にVRAM3の書換えから解放され、割り込
み要求12が発生するまで別の処理を行なうことがで
き、CPU1を有効的に使用することができる。
【0021】
【発明の効果】以上説明したように本発明はVRAMの
アドレスを読み出すことができるようにすることによ
り、すでに読み出された、つまり表示し終わったVRA
Mデータのアドレスを知ることができるので、書き換え
るVRAMアドレスを現在表示されているアドレスの直
前とすることにより、VRAMの書換え時間を最大ほぼ
映像信号の1フィールドの時間とすることができる。従
来の帰線消去時間内に書き換える方法と較べると飛躍的
に書換え可能な時間が増加したことになる。また、VR
AMを2つ以上持ちVRAMデータの書換えを容易にす
る方法に較べると、書換可能な時間に制限があるもの
の、必要とするVRAMのサイズは半分になるため、コ
スト的に有利であるという利点がある。
アドレスを読み出すことができるようにすることによ
り、すでに読み出された、つまり表示し終わったVRA
Mデータのアドレスを知ることができるので、書き換え
るVRAMアドレスを現在表示されているアドレスの直
前とすることにより、VRAMの書換え時間を最大ほぼ
映像信号の1フィールドの時間とすることができる。従
来の帰線消去時間内に書き換える方法と較べると飛躍的
に書換え可能な時間が増加したことになる。また、VR
AMを2つ以上持ちVRAMデータの書換えを容易にす
る方法に較べると、書換可能な時間に制限があるもの
の、必要とするVRAMのサイズは半分になるため、コ
スト的に有利であるという利点がある。
【0022】また、この時の制限は実用上ほとんど問題
とならない。
とならない。
【図1】本発明の実施例1のブロック図。
【図2】図1の実施例を使用した装置の動作を示すフロ
ーチャート。
ーチャート。
【図3】従来の映像表示制御回路を示すブロック図。
【図4】従来技術のCPUの命令実行サイクル。
【図5】画面の表示位置とVRAM,CROMのアドレ
スの関係を示す図。
スの関係を示す図。
【図6】従来の映像表示制御回路の動作を示すフローチ
ャート。
ャート。
【図7】本発明のCPUの命令実行サイクル。
【図8】本発明の実施例2のブロック図。
【図9】図8の実施例を使用した装置の動作を示すフロ
ーチャート。
ーチャート。
1 CPU 2 内部バス 3 VRAM 4 VRAMポインタ 5 CROMポインタ 6 CROM 7 表示制御信号発生回路 8 インクリメントクロック 9 インクリメントクロック 10 データラッチ 11 コンパレータ 12 割り込み要求
Claims (1)
- 【請求項1】 第一の映像に第二の映像を重畳させて表
示する走査型表示装置であって、第二の映像データが格
納された記憶手段と、該記憶手段の表示すべきデータが
格納されているアドレスを指定するアドレス指定手段
と、前記記憶手段の出力である第二の映像データを第一
の映像の重畳して表示する手段を有する映像表示制御回
路において、前記アドレス指定手段の内容を外部に出力
する手段を有することを特徴とする映像表示制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3301428A JP2817483B2 (ja) | 1991-11-18 | 1991-11-18 | 映像表示制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3301428A JP2817483B2 (ja) | 1991-11-18 | 1991-11-18 | 映像表示制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05249947A true JPH05249947A (ja) | 1993-09-28 |
JP2817483B2 JP2817483B2 (ja) | 1998-10-30 |
Family
ID=17896765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3301428A Expired - Fee Related JP2817483B2 (ja) | 1991-11-18 | 1991-11-18 | 映像表示制御回路 |
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JP (1) | JP2817483B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63285592A (ja) * | 1987-05-18 | 1988-11-22 | 日本電気ホームエレクトロニクス株式会社 | デ−タ処理装置 |
-
1991
- 1991-11-18 JP JP3301428A patent/JP2817483B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63285592A (ja) * | 1987-05-18 | 1988-11-22 | 日本電気ホームエレクトロニクス株式会社 | デ−タ処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2817483B2 (ja) | 1998-10-30 |
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