JPH05244424A - Ａｄｃｔのメモリ制御方式 - Google Patents
Ａｄｃｔのメモリ制御方式Info
- Publication number
- JPH05244424A JPH05244424A JP4340592A JP4340592A JPH05244424A JP H05244424 A JPH05244424 A JP H05244424A JP 4340592 A JP4340592 A JP 4340592A JP 4340592 A JP4340592 A JP 4340592A JP H05244424 A JPH05244424 A JP H05244424A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- size
- pixel
- memories
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Image Input (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Abstract
(57)【要約】
【目的】 ＡＤＣＴ方式によって画像の符号化および送
信を行う端末装置のメモリ制御方式に関し、原画像のメ
モリライト時にサイズの設定に関係なく８画素単位でメ
モリに格納することにより、サイズ変換に関するハード
規模の削減を行うことが可能なＡＤＣＴのメモリ制御方
式を提供することを目的とする。 【構成】 画像メモリ１を第１〜第８の８つのメモリＭ
１〜Ｍ８で構成してそれらのアドレスを共有し、原画像
データを画像メモリ１に書き込む時には、全画像データ
を８画素単位に区画し、８画素に満たない区画も含めた
各区画について、ｎ番目の画素が第ｎ〜第８のメモリの
同一アドレスに書き込まれるように全区画の画素を順次
格納し、画像データを画像メモリ１から読み出す時に
は、各区画のｎ番目の画素が第ｎのメモリから読み出さ
れるように全区画の画素を順次読み出すことにより、原
画像データが８で割り切れるサイズに変換されることを
特徴とする。
信を行う端末装置のメモリ制御方式に関し、原画像のメ
モリライト時にサイズの設定に関係なく８画素単位でメ
モリに格納することにより、サイズ変換に関するハード
規模の削減を行うことが可能なＡＤＣＴのメモリ制御方
式を提供することを目的とする。 【構成】 画像メモリ１を第１〜第８の８つのメモリＭ
１〜Ｍ８で構成してそれらのアドレスを共有し、原画像
データを画像メモリ１に書き込む時には、全画像データ
を８画素単位に区画し、８画素に満たない区画も含めた
各区画について、ｎ番目の画素が第ｎ〜第８のメモリの
同一アドレスに書き込まれるように全区画の画素を順次
格納し、画像データを画像メモリ１から読み出す時に
は、各区画のｎ番目の画素が第ｎのメモリから読み出さ
れるように全区画の画素を順次読み出すことにより、原
画像データが８で割り切れるサイズに変換されることを
特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、主にＡＤＣＴ方式に
よって画像の符号化および送信を行う端末装置のメモリ
制御方式に関する。
よって画像の符号化および送信を行う端末装置のメモリ
制御方式に関する。
【０００２】
【従来の技術】近年、端末装置の画像の高精細化、通信
機能の発達に伴い高精細な画像を高速で送信することへ
のニーズが高まって来ている。大容量の画像を送信する
際の画像の圧縮方式としてＡＤＣＴ(Adaptive-Discrete
-Cosine-Transform)方式が国際標準規格として定められ
ているが、ＡＤＣＴ方式においては、画像を８×８画素
単位で処理する必要がある。つまり、原画像が８で割り
切れないサイズである場合には、境界の画素で余白を補
填し８で割れるサイズに直して処理する必要がある。従
って、従来は図４に示すような装置を用いて、その処理
を行うようにしている。図４において、１０１は画像を
格納するメモリ、１０２はメモリアドレス生成部、１０
３はプロセッサ、１０４はメモリインタフェース部、１
０５は原画像サイズ設定部、１０６はサイズ変換部、１
０７は比較器、１０８はアドレスクリップ部であり、そ
れらは次のように制御される。
機能の発達に伴い高精細な画像を高速で送信することへ
のニーズが高まって来ている。大容量の画像を送信する
際の画像の圧縮方式としてＡＤＣＴ(Adaptive-Discrete
-Cosine-Transform)方式が国際標準規格として定められ
ているが、ＡＤＣＴ方式においては、画像を８×８画素
単位で処理する必要がある。つまり、原画像が８で割り
切れないサイズである場合には、境界の画素で余白を補
填し８で割れるサイズに直して処理する必要がある。従
って、従来は図４に示すような装置を用いて、その処理
を行うようにしている。図４において、１０１は画像を
格納するメモリ、１０２はメモリアドレス生成部、１０
３はプロセッサ、１０４はメモリインタフェース部、１
０５は原画像サイズ設定部、１０６はサイズ変換部、１
０７は比較器、１０８はアドレスクリップ部であり、そ
れらは次のように制御される。
【０００３】まず、プロセッサバスＢより圧縮前の原画
像をメモリ１０１に転送する。プロセッサ１０３は、原
画像サイズ設定部１０５に原画像のサイズを設定する。
その後、メモリインタフェース部１０４はメモリ１０１
にライトイネーブル信号ＷＥを出力し、アドレス生成部
１０２が原画像のサイズ設定に従ってメモリアドレスを
出力してプロセッサバスＢより送られて来る原画像デー
タをメモリ１０１にライト（書き込み）する。
像をメモリ１０１に転送する。プロセッサ１０３は、原
画像サイズ設定部１０５に原画像のサイズを設定する。
その後、メモリインタフェース部１０４はメモリ１０１
にライトイネーブル信号ＷＥを出力し、アドレス生成部
１０２が原画像のサイズ設定に従ってメモリアドレスを
出力してプロセッサバスＢより送られて来る原画像デー
タをメモリ１０１にライト（書き込み）する。
【０００４】次に、原画像を圧縮するためにメモリ１０
１からの読みだしを行うが、その際に原画像のサイズが
８で割り切れない場合は、境界の画素を繰り返し読むこ
とによって８画素単位に直す必要がある。まずサイズ変
換部１０６は、設定されたサイズＸに対して、変換後の
サイズＸ’を Ｘ’≧Ｘ ，Ｘ’は８で割り切れる最小の数 とする。
１からの読みだしを行うが、その際に原画像のサイズが
８で割り切れない場合は、境界の画素を繰り返し読むこ
とによって８画素単位に直す必要がある。まずサイズ変
換部１０６は、設定されたサイズＸに対して、変換後の
サイズＸ’を Ｘ’≧Ｘ ，Ｘ’は８で割り切れる最小の数 とする。
【０００５】次に、メモリインタフェース部１０４は、
メモリ１０１にアウトプットイネーブル信号ＯＥを出力
し、アドレス生成部１０２が変換後のサイズＸ’に従っ
てメモリアドレスを出力しメモリ１０１内の原画像デー
タを出力する。但し、メモリアドレスが原画像サイズＸ
を超えた時は、比較器１０７がそれを検出しアドレスク
リップ部１０８がサイズＸを超えた部分のアドレスをＸ
にクリップすることにより、境界の画素を繰り返し出力
させる。
メモリ１０１にアウトプットイネーブル信号ＯＥを出力
し、アドレス生成部１０２が変換後のサイズＸ’に従っ
てメモリアドレスを出力しメモリ１０１内の原画像デー
タを出力する。但し、メモリアドレスが原画像サイズＸ
を超えた時は、比較器１０７がそれを検出しアドレスク
リップ部１０８がサイズＸを超えた部分のアドレスをＸ
にクリップすることにより、境界の画素を繰り返し出力
させる。
【０００６】
【発明が解決しようとする課題】このように、従来の方
式では、サイズ変換部、比較器、およびアドレスクリッ
プ部などが必要となり、ハード的な回路規模が大きくな
るという問題点がある。この発明はこのような事情を考
慮してなされたもので、原画像のメモリライト時にサイ
ズの設定に関係なく８画素単位でメモリに格納すること
により、サイズ変換に関するハード規模の削減を行うこ
とが可能なＡＤＣＴのメモリ制御方式を提供するもので
ある。
式では、サイズ変換部、比較器、およびアドレスクリッ
プ部などが必要となり、ハード的な回路規模が大きくな
るという問題点がある。この発明はこのような事情を考
慮してなされたもので、原画像のメモリライト時にサイ
ズの設定に関係なく８画素単位でメモリに格納すること
により、サイズ変換に関するハード規模の削減を行うこ
とが可能なＡＤＣＴのメモリ制御方式を提供するもので
ある。
【０００７】
【課題を解決するための手段】図１はこの発明の方式を
適用する装置の原理図であり、図１において、１は画像
を格納する画像メモリであり、８つのメモリＭ１〜Ｍ８
から構成される。２はメモリアドレス生成部、３はプロ
セッサ、４はメモリインタフェース部、５は原画像サイ
ズ設定部、６はサイズ変換部である。
適用する装置の原理図であり、図１において、１は画像
を格納する画像メモリであり、８つのメモリＭ１〜Ｍ８
から構成される。２はメモリアドレス生成部、３はプロ
セッサ、４はメモリインタフェース部、５は原画像サイ
ズ設定部、６はサイズ変換部である。
【０００８】この発明は、原画像データを一旦画像メモ
リに書き込み、その画像データを８で割り切れるサイズ
に変換するようにしたＡＤＣＴのメモリ制御方式におい
て、画像メモリ１を第１〜第８の８つのメモリＭ１〜Ｍ
８で構成してそれらのアドレスを共有し、原画像データ
を画像メモリ１に書き込む時には、全画像データを８画
素単位に区画し、８画素に満たない区画も含めた各区画
について、ｎ番目の画素が第ｎ〜第８のメモリの同一ア
ドレスに書き込まれるように全区画の画素を順次格納
し、画像データを画像メモリ１から読み出す時には、各
区画のｎ番目の画素が第ｎのメモリから読み出されるよ
うに全区画の画素を順次読み出すことにより、原画像デ
ータが８で割り切れるサイズに変換されることを特徴と
するＡＤＣＴのメモリ制御方式を提供するものである。
リに書き込み、その画像データを８で割り切れるサイズ
に変換するようにしたＡＤＣＴのメモリ制御方式におい
て、画像メモリ１を第１〜第８の８つのメモリＭ１〜Ｍ
８で構成してそれらのアドレスを共有し、原画像データ
を画像メモリ１に書き込む時には、全画像データを８画
素単位に区画し、８画素に満たない区画も含めた各区画
について、ｎ番目の画素が第ｎ〜第８のメモリの同一ア
ドレスに書き込まれるように全区画の画素を順次格納
し、画像データを画像メモリ１から読み出す時には、各
区画のｎ番目の画素が第ｎのメモリから読み出されるよ
うに全区画の画素を順次読み出すことにより、原画像デ
ータが８で割り切れるサイズに変換されることを特徴と
するＡＤＣＴのメモリ制御方式を提供するものである。
【０００９】
【作用】図１において、原画像のメモリ１への転送時に
８画素単位に転送し、原画像のサイズＸが８で割り切れ
ない場合でも自動的に８画素単位に変換してメモリ１に
書き込むものである。
８画素単位に転送し、原画像のサイズＸが８で割り切れ
ない場合でも自動的に８画素単位に変換してメモリ１に
書き込むものである。
【００１０】まず、プロセッサ３は原画像サイズ設定部
５に原画像のサイズＸを設定する。その後、メモリイン
タフェース部４は、メモリＭ１〜Ｍ８に対して下記のよ
うにライトイネーブル信号ＷＥ１〜ＷＥ８を出力する。
５に原画像のサイズＸを設定する。その後、メモリイン
タフェース部４は、メモリＭ１〜Ｍ８に対して下記のよ
うにライトイネーブル信号ＷＥ１〜ＷＥ８を出力する。
【００１１】原画像を８画素単位で区切り、その１画素
目から８画素目に対して ・１画素目：ライトイネーブルＷＥ１〜ＷＥ８を出力し
メモリＭ１〜Ｍ８の全てにライト（書き込み）する。 ・２画素目：ライトイネーブルＷＥ２〜ＷＥ８を出力し
メモリＭ２〜Ｍ８にライトする。 ・３画素目：ライトイネーブルＷＥ３〜ＷＥ８を出力し
メモリＭ３〜Ｍ８にライトする。 ・４画素目：ライトイネーブルＷＥ４〜ＷＥ８を出力し
メモリＭ４〜Ｍ８にライトする。 ・５画素目：ライトイネーブルＷＥ５〜ＷＥ８を出力し
メモリＭ５〜Ｍ８にライトする。 ・６画素目：ライトイネーブルＷＥ６〜ＷＥ８を出力し
メモリＭ６〜Ｍ８にライトする。 ・７画素目：ライトイネーブルＷＥ７〜ＷＥ８を出力し
メモリＭ７〜Ｍ８にライトする。 ・８画素目：ライトイネーブルＷＥ８のみを出力しメモ
リＭ８のみにライトする。
目から８画素目に対して ・１画素目：ライトイネーブルＷＥ１〜ＷＥ８を出力し
メモリＭ１〜Ｍ８の全てにライト（書き込み）する。 ・２画素目：ライトイネーブルＷＥ２〜ＷＥ８を出力し
メモリＭ２〜Ｍ８にライトする。 ・３画素目：ライトイネーブルＷＥ３〜ＷＥ８を出力し
メモリＭ３〜Ｍ８にライトする。 ・４画素目：ライトイネーブルＷＥ４〜ＷＥ８を出力し
メモリＭ４〜Ｍ８にライトする。 ・５画素目：ライトイネーブルＷＥ５〜ＷＥ８を出力し
メモリＭ５〜Ｍ８にライトする。 ・６画素目：ライトイネーブルＷＥ６〜ＷＥ８を出力し
メモリＭ６〜Ｍ８にライトする。 ・７画素目：ライトイネーブルＷＥ７〜ＷＥ８を出力し
メモリＭ７〜Ｍ８にライトする。 ・８画素目：ライトイネーブルＷＥ８のみを出力しメモ
リＭ８のみにライトする。
【００１２】また、メモリアドレス生成部２は８画素単
位でアドレスをインクリメントしたアドレス信号をメモ
リＭ１〜Ｍ８に対して出力する。
位でアドレスをインクリメントしたアドレス信号をメモ
リＭ１〜Ｍ８に対して出力する。
【００１３】次に、原画像を圧縮する為にメモリ１から
の読みだしを行うが、その際、原画像のサイズＸが８で
割り切れない場合は、サイズ変換部６は、設定されたサ
イズＸに対して変換後のサイズＸ’を Ｘ’≧Ｘ ，Ｘ’は８で割り切れる最小の数とする。
の読みだしを行うが、その際、原画像のサイズＸが８で
割り切れない場合は、サイズ変換部６は、設定されたサ
イズＸに対して変換後のサイズＸ’を Ｘ’≧Ｘ ，Ｘ’は８で割り切れる最小の数とする。
【００１４】その後、メモリインタフェース部４は、メ
モリＭ１〜Ｍ８に対して下記の様にアウトプットイネー
ブル信号ＯＥ１〜ＯＥ８を出力する。原画像を８画素単
位で区切り、その１画素から８画素目に対して ・１画素目：アウトプットイネーブルＯＥ１を出力しメ
モリＭ１の画素をリード（読み出し）する。 ・２画素目：アウトプットイネーブルＯＥ２を出力しメ
モリＭ２の画素をリードする。 ・３画素目：アウトプットイネーブルＯＥ３を出力しメ
モリＭ３の画素をリードする。 ・４画素目：アウトプットイネーブルＯＥ４を出力しメ
モリＭ４の画素をリードする。 ・５画素目：アウトプットイネーブルＯＥ５を出力しメ
モリＭ５の画素をリードする。 ・６画素目：アウトプットイネーブルＯＥ６を出力しメ
モリＭ６の画素をリードする。 ・７画素目：アウトプットイネーブルＯＥ７を出力しメ
モリＭ７の画素をリードする。 ・８画素目：アウトプットイネーブルＯＥ８を出力しメ
モリＭ８の画素をリードする。
モリＭ１〜Ｍ８に対して下記の様にアウトプットイネー
ブル信号ＯＥ１〜ＯＥ８を出力する。原画像を８画素単
位で区切り、その１画素から８画素目に対して ・１画素目：アウトプットイネーブルＯＥ１を出力しメ
モリＭ１の画素をリード（読み出し）する。 ・２画素目：アウトプットイネーブルＯＥ２を出力しメ
モリＭ２の画素をリードする。 ・３画素目：アウトプットイネーブルＯＥ３を出力しメ
モリＭ３の画素をリードする。 ・４画素目：アウトプットイネーブルＯＥ４を出力しメ
モリＭ４の画素をリードする。 ・５画素目：アウトプットイネーブルＯＥ５を出力しメ
モリＭ５の画素をリードする。 ・６画素目：アウトプットイネーブルＯＥ６を出力しメ
モリＭ６の画素をリードする。 ・７画素目：アウトプットイネーブルＯＥ７を出力しメ
モリＭ７の画素をリードする。 ・８画素目：アウトプットイネーブルＯＥ８を出力しメ
モリＭ８の画素をリードする。
【００１５】そしてメモリアドレス生成部２は変換後の
サイズＸ’に従って、８画素単位にアドレスをインクリ
メントしメモリＭ１〜Ｍ８に出力する。
サイズＸ’に従って、８画素単位にアドレスをインクリ
メントしメモリＭ１〜Ｍ８に出力する。
【００１６】このように、この発明では、原画像のサイ
ズが８で割り切れない場合も、その境界の画素ｍにてメ
モリの余白部分であるメモリＭ（ｍ＋１）〜Ｍ８を自動
的に塗りつぶしてしまうことが出来る。
ズが８で割り切れない場合も、その境界の画素ｍにてメ
モリの余白部分であるメモリＭ（ｍ＋１）〜Ｍ８を自動
的に塗りつぶしてしまうことが出来る。
【００１７】従って、原画像の圧縮時には境界を意識せ
ずに８画素単位で読み出せば良く、境界を検出する比較
器や境界の画素を繰り返し読むためのアドレスクリップ
回路が不要となる。
ずに８画素単位で読み出せば良く、境界を検出する比較
器や境界の画素を繰り返し読むためのアドレスクリップ
回路が不要となる。
【００１８】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。これによってこの発明が限定されるもので
はない。
を詳述する。これによってこの発明が限定されるもので
はない。
【００１９】図２はこの発明の一実施を適用する画像の
圧縮装置を示すブロック図であり、１は画像を格納する
画像メモリであり８つのメモリＭ１〜Ｍ８から構成され
る。２はメモリアドレス生成部、３はプロセッサ、４は
メモリインタフェース部、５は原画像サイズ設定部、６
はサイズ変換部である。
圧縮装置を示すブロック図であり、１は画像を格納する
画像メモリであり８つのメモリＭ１〜Ｍ８から構成され
る。２はメモリアドレス生成部、３はプロセッサ、４は
メモリインタフェース部、５は原画像サイズ設定部、６
はサイズ変換部である。
【００２０】７はＡＤＣＴ演算部、８は通信部、９はマ
ルチプレクサ、１０はディスプレイ、Ｂ１はプロセッサ
バス、Ｂ２は画像バスである。図３は上記構成の要部動
作を示すタイムチャートである。
ルチプレクサ、１０はディスプレイ、Ｂ１はプロセッサ
バス、Ｂ２は画像バスである。図３は上記構成の要部動
作を示すタイムチャートである。
【００２１】まず、プロセッサバスＢ１より原画像がメ
モリ１へ転送される。プロセッサ３は原画像サイズ設定
部５に原画像のサイズＸを設定し、原画像をメモリ１へ
とライト（書き込み）する。図３に示すように、メモリ
アドレス生成部２は８画素単位でアドレスをｎ，ｎ＋
１，ｎ＋２…とインクリメントする。メモリインタフェ
ース部４はライトイネーブル信号ＷＥ１〜ＷＥ８を出力
し、８画素単位で境界を補いつつメモリＭ１〜Ｍ８へと
原画像データＤ１〜Ｄ８をライトする。
モリ１へ転送される。プロセッサ３は原画像サイズ設定
部５に原画像のサイズＸを設定し、原画像をメモリ１へ
とライト（書き込み）する。図３に示すように、メモリ
アドレス生成部２は８画素単位でアドレスをｎ，ｎ＋
１，ｎ＋２…とインクリメントする。メモリインタフェ
ース部４はライトイネーブル信号ＷＥ１〜ＷＥ８を出力
し、８画素単位で境界を補いつつメモリＭ１〜Ｍ８へと
原画像データＤ１〜Ｄ８をライトする。
【００２２】つまり、原画像を８画素単位で区切り、そ
の１画素目から８画素目に対して ・１画素目：ライトイネーブルＷＥ１〜ＷＥ８を出力し
メモリＭ１〜Ｍ８の全てにライトする。 ・２画素目：ライトイネーブルＷＥ２〜ＷＥ８を出力し
メモリＭ２〜Ｍ８にライトする。 ・３画素目：ライトイネーブルＷＥ３〜ＷＥ８を出力し
メモリＭ３〜Ｍ８にライトする。 ・４画素目：ライトイネーブルＷＥ４〜ＷＥ８を出力し
メモリＭ４〜Ｍ８にライトする。 ・５画素目：ライトイネーブルＷＥ５〜ＷＥ８を出力し
メモリＭ５〜Ｍ８にライトする。 ・６画素目：ライトイネーブルＷＥ６〜ＷＥ８を出力し
メモリＭ６〜Ｍ８にライトする。 ・７画素目：ライトイネーブルＷＥ７〜ＷＥ８を出力し
メモリＭ７〜Ｍ８にライトする。 ・８画素目：ライトイネーブルＷＥ８のみを出力しメモ
リＭ８のみにライトする。
の１画素目から８画素目に対して ・１画素目：ライトイネーブルＷＥ１〜ＷＥ８を出力し
メモリＭ１〜Ｍ８の全てにライトする。 ・２画素目：ライトイネーブルＷＥ２〜ＷＥ８を出力し
メモリＭ２〜Ｍ８にライトする。 ・３画素目：ライトイネーブルＷＥ３〜ＷＥ８を出力し
メモリＭ３〜Ｍ８にライトする。 ・４画素目：ライトイネーブルＷＥ４〜ＷＥ８を出力し
メモリＭ４〜Ｍ８にライトする。 ・５画素目：ライトイネーブルＷＥ５〜ＷＥ８を出力し
メモリＭ５〜Ｍ８にライトする。 ・６画素目：ライトイネーブルＷＥ６〜ＷＥ８を出力し
メモリＭ６〜Ｍ８にライトする。 ・７画素目：ライトイネーブルＷＥ７〜ＷＥ８を出力し
メモリＭ７〜Ｍ８にライトする。 ・８画素目：ライトイネーブルＷＥ８のみを出力しメモ
リＭ８のみにライトする。
【００２３】次に、原画像を圧縮する為にメモリ１から
の読み出し（リード）を行うために、メモリアドレス生
成部２は８画素単位でアドレスをインクリメントしたア
ドレス信号をメモリＭ１〜Ｍ８に対して出力する。
の読み出し（リード）を行うために、メモリアドレス生
成部２は８画素単位でアドレスをインクリメントしたア
ドレス信号をメモリＭ１〜Ｍ８に対して出力する。
【００２４】つまり、原画像のサイズＸが８で割り切れ
ない場合には、サイズ変換部６は変換後のサイズＸ’を
Ｘより大きく８で割り切れる最少の数として設定する。
その後、メモリインタフェース部４は、メモリＭ１〜Ｍ
８に対して下記の様にアウトプットイネーブル信号ＯＥ
１〜ＯＥ８を出力する。
ない場合には、サイズ変換部６は変換後のサイズＸ’を
Ｘより大きく８で割り切れる最少の数として設定する。
その後、メモリインタフェース部４は、メモリＭ１〜Ｍ
８に対して下記の様にアウトプットイネーブル信号ＯＥ
１〜ＯＥ８を出力する。
【００２５】原画像を８画素単位で区切り、その１画素
から８画素目に対して ・１画素目：アウトプットイネーブルＯＥ１を出力しメ
モリＭ１の画素をリードする。 ・２画素目：アウトプットイネーブルＯＥ２を出力しメ
モリＭ２の画素をリードする。 ・３画素目：アウトプットイネーブルＯＥ３を出力しメ
モリＭ３の画素をリードする。 ・４画素目：アウトプットイネーブルＯＥ４を出力しメ
モリＭ４の画素をリードする。 ・５画素目：アウトプットイネーブルＯＥ５を出力しメ
モリＭ５の画素をリードする。 ・６画素目：アウトプットイネーブルＯＥ６を出力しメ
モリＭ６の画素をリードする。 ・７画素目：アウトプットイネーブルＯＥ７を出力しメ
モリＭ７の画素をリードする。 ・８画素目：アウトプットイネーブルＯＥ８を出力しメ
モリＭ８の画素をリードする。
から８画素目に対して ・１画素目：アウトプットイネーブルＯＥ１を出力しメ
モリＭ１の画素をリードする。 ・２画素目：アウトプットイネーブルＯＥ２を出力しメ
モリＭ２の画素をリードする。 ・３画素目：アウトプットイネーブルＯＥ３を出力しメ
モリＭ３の画素をリードする。 ・４画素目：アウトプットイネーブルＯＥ４を出力しメ
モリＭ４の画素をリードする。 ・５画素目：アウトプットイネーブルＯＥ５を出力しメ
モリＭ５の画素をリードする。 ・６画素目：アウトプットイネーブルＯＥ６を出力しメ
モリＭ６の画素をリードする。 ・７画素目：アウトプットイネーブルＯＥ７を出力しメ
モリＭ７の画素をリードする。 ・８画素目：アウトプットイネーブルＯＥ８を出力しメ
モリＭ８の画素をリードする。
【００２６】なお、メモリアドレス生成部２は８で割り
切れる画像サイズＸ’に従って、８画素単位にアドレス
をインクリメントしメモリＭ１〜Ｍ８に出力する。
切れる画像サイズＸ’に従って、８画素単位にアドレス
をインクリメントしメモリＭ１〜Ｍ８に出力する。
【００２７】このようにして、原画像のサイズが８で割
り切れない場合でも、その境界の画素によってメモリの
余白部分が自動的に塗りつぶされるので、原画像の圧縮
時には境界を意識せずに８画素単位で読み出せばよいこ
とになる。
り切れない場合でも、その境界の画素によってメモリの
余白部分が自動的に塗りつぶされるので、原画像の圧縮
時には境界を意識せずに８画素単位で読み出せばよいこ
とになる。
【００２８】
【発明の効果】この発明によれば、原画像のサイズに関
係なく８画素単位で原画像が自動的にメモリに書き込ま
れる為、境界の画素を繰り返して（読み出して）８画素
単位に直して圧縮する必要が無くなり、画像圧縮装置の
ハード的な回路規模を小型化することができる。
係なく８画素単位で原画像が自動的にメモリに書き込ま
れる為、境界の画素を繰り返して（読み出して）８画素
単位に直して圧縮する必要が無くなり、画像圧縮装置の
ハード的な回路規模を小型化することができる。
【図１】この発明を適用する装置の原理を示すブロック
図である。
図である。
【図２】この発明の実施例を説明するブロック図であ
る。
る。
【図３】実施例を説明するタイムチャートである。
【図４】従来例を示すブロック図である。
１ 画像メモリ ２ メモリアドレス生成部 ３ プロセッサ ４ メモリインタフェース部 ５ 原画像サイズ設定部 ６ サイズ変換部 ７ ＡＤＣＴ演算部 ８ 通信部 ９ マルチプレクサ １０ ディスプレイ
Claims (1)
- 【請求項１】 原画像データを一旦画像メモリに書き込
み、その画像データを８で割り切れるサイズに変換する
ようにしたＡＤＣＴのメモリ制御方式において、 画像メモリ（１）を第１〜第８の８つのメモリ（Ｍ１〜
Ｍ８）で構成してそれらのアドレスを共有し、 原画像データを画像メモリ（１）に書き込む時には、 全画像データを８画素単位に区画し、８画素に満たない
区画も含めた各区画について、ｎ番目の画素が第ｎ〜第
８のメモリの同一アドレスに書き込まれるように全区画
の画素を順次格納し、 画像データを画像メモリ（１）から読み出す時には、 各区画のｎ番目の画素が第ｎのメモリから読み出される
ように全区画の画素を順次読み出す、 ことにより、原画像データが８で割り切れるサイズに変
換されることを特徴とするＡＤＣＴのメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340592A JPH05244424A (ja) | 1992-02-28 | 1992-02-28 | Ａｄｃｔのメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340592A JPH05244424A (ja) | 1992-02-28 | 1992-02-28 | Ａｄｃｔのメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244424A true JPH05244424A (ja) | 1993-09-21 |
Family
ID=12662852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4340592A Withdrawn JPH05244424A (ja) | 1992-02-28 | 1992-02-28 | Ａｄｃｔのメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05244424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344747A (ja) * | 2001-05-16 | 2002-11-29 | Ricoh Co Ltd | 画像処理装置及び画像処理方法 |
-
1992
- 1992-02-28 JP JP4340592A patent/JPH05244424A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344747A (ja) * | 2001-05-16 | 2002-11-29 | Ricoh Co Ltd | 画像処理装置及び画像処理方法 |
| JP4681757B2 (ja) * | 2001-05-16 | 2011-05-11 | 株式会社リコー | 画像処理装置及び画像処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3188135B2 (ja) | 映像信号処理回路 | |
| CN115209145A (zh) | 一种视频压缩方法、***、装置及可读存储介质 | |
| US20020122198A1 (en) | Method and apparatus for image processing, and storage medium | |
| US5438376A (en) | Image processing apparatus and image reception apparatus using the same | |
| JPH05244424A (ja) | Ａｄｃｔのメモリ制御方式 | |
| US5856817A (en) | Display control method and display controller and display apparatus using the same | |
| JPH05268470A (ja) | 画像信号処理装置 | |
| CN113658049A (zh) | 一种图像转置的方法、设备和计算机可读存储介质 | |
| US4677432A (en) | Display apparatus | |
| JPH10341437A (ja) | 画像処理方法及び装置 | |
| JP2820048B2 (ja) | 画像処理システムとその記憶装置およびそのアクセス方法 | |
| JP3154741B2 (ja) | 画像処理装置及びその方式 | |
| US4707690A (en) | Video display control method and apparatus having video data storage | |
| JPH04204594A (ja) | 高精細表示装置 | |
| JP2858661B2 (ja) | 画像処理方式 | |
| JPH0563959A (ja) | 画像処理方法および装置 | |
| JPH08275181A (ja) | 動画像データの復号装置 | |
| JPH08147458A (ja) | メモリ制御装置 | |
| JPS58138163A (ja) | 画信号回転装置 | |
| JPS6141273A (ja) | 画像処理装置 | |
| JPH0296878A (ja) | 画像処理装置 | |
| JPS6085681A (ja) | 画像情報処理システム | |
| JPH08110943A (ja) | アドレス発生装置及び画像処理装置 | |
| JPS6045458B2 (ja) | 画像端末装置用外部メモリ制御方式 | |
| JPS62150484A (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |