JPH05243577A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05243577A JPH05243577A JP4039181A JP3918192A JPH05243577A JP H05243577 A JPH05243577 A JP H05243577A JP 4039181 A JP4039181 A JP 4039181A JP 3918192 A JP3918192 A JP 3918192A JP H05243577 A JPH05243577 A JP H05243577A
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- JP
- Japan
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- film
- thin film
- transistor
- silicon
- silicon thin
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Abstract
(57)【要約】
【目的】 本発明は、薄膜トランジスタのシリコン薄膜
層上に酸素プラズマ処理により形成された酸化膜を配置
することにより特性の優れたトランジスタを提供するこ
とを目的とする。 【構成】 薄膜トランジスタのシリコン膜上に酸素プラ
ズマ処理により形成された酸化膜を配置し、この酸化膜
を清浄なMOS界面を得るために、ゲート絶縁膜または
高耐圧の層間絶縁膜として用いる。
層上に酸素プラズマ処理により形成された酸化膜を配置
することにより特性の優れたトランジスタを提供するこ
とを目的とする。 【構成】 薄膜トランジスタのシリコン膜上に酸素プラ
ズマ処理により形成された酸化膜を配置し、この酸化膜
を清浄なMOS界面を得るために、ゲート絶縁膜または
高耐圧の層間絶縁膜として用いる。
Description
【0001】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関するものである。
方法に関するものである。
【0002】
【従来の技術】従来アクティブマトリックスを用いたデ
ィスプレイパネルはダイナミック方式に比しそのマトリ
ックスサイズを非常に大きくでき、大型かつドット数の
大きなパネルを実現可能な方式として注目を浴びてい
る。特に液晶のような受光形素子ではダイナミック方式
での駆動デューティは限界がありテレビ表示等にはアク
ティブマトリックスの応用が考えられている。
ィスプレイパネルはダイナミック方式に比しそのマトリ
ックスサイズを非常に大きくでき、大型かつドット数の
大きなパネルを実現可能な方式として注目を浴びてい
る。特に液晶のような受光形素子ではダイナミック方式
での駆動デューティは限界がありテレビ表示等にはアク
ティブマトリックスの応用が考えられている。
【0003】図1は、従来のアクティブマトリックスの
1セルを示している。アドレス線Xがトランジスタ2の
ゲートに入力されており、トランジスタをONさせてデ
ータ線Yの信号を保持用コンデンサ3に電荷として蓄積
させる。再びデータを書き込むまで、このコンデンサ3
により保持され、同時に液晶4を駆動する。ここでVC
は共通電極信号である。液晶のリークは非常に少ないの
で、短時間の電荷の保持には十分である。ここのトラン
ジスタとコンデンサ3の製造は通常のICのプロセスと
全く同じである。
1セルを示している。アドレス線Xがトランジスタ2の
ゲートに入力されており、トランジスタをONさせてデ
ータ線Yの信号を保持用コンデンサ3に電荷として蓄積
させる。再びデータを書き込むまで、このコンデンサ3
により保持され、同時に液晶4を駆動する。ここでVC
は共通電極信号である。液晶のリークは非常に少ないの
で、短時間の電荷の保持には十分である。ここのトラン
ジスタとコンデンサ3の製造は通常のICのプロセスと
全く同じである。
【0004】図2は図1のセルをシリコンゲートプロセ
スにより作成した例である。単結晶シリコンウエハ上に
トランジスタ10とコンデンサ11が構成される。アド
レス線Xとコンデンサの上電極11は多結晶シリコン
(ポリシリコン)で、又データ線Yと液晶駆動電極13
はAlでできており、コンタクトホール7,8,9によ
り、基板Al、ポリシリコンとAlが夫々接続される。
スにより作成した例である。単結晶シリコンウエハ上に
トランジスタ10とコンデンサ11が構成される。アド
レス線Xとコンデンサの上電極11は多結晶シリコン
(ポリシリコン)で、又データ線Yと液晶駆動電極13
はAlでできており、コンタクトホール7,8,9によ
り、基板Al、ポリシリコンとAlが夫々接続される。
【0005】
【発明が解決しようとする課題】通常のICプロセスに
従ったマトリックス基板は次の大きな欠点をもつ。
従ったマトリックス基板は次の大きな欠点をもつ。
【0006】1つはマトリックス基板の製造プロセスが
ICと同一のため、プロセスが複雑であり工程コストが
高いと同時に基板シリコンとの接合リークによる歩留低
下が発生し、総コストが高い。特にシリコン基板とソー
ス・ドレインとなる拡散層との接合部には、単結晶中の
結晶欠陥にかなり左右され通常のセルではこのリーク電
流を100PA以下にしなければならず、この構造で数
万個のセル全てのリークを押えることはむずかしい。こ
こで発生する接合リークはコンデンサ3に蓄積された電
荷を放電し、コントラストを低下させる。
ICと同一のため、プロセスが複雑であり工程コストが
高いと同時に基板シリコンとの接合リークによる歩留低
下が発生し、総コストが高い。特にシリコン基板とソー
ス・ドレインとなる拡散層との接合部には、単結晶中の
結晶欠陥にかなり左右され通常のセルではこのリーク電
流を100PA以下にしなければならず、この構造で数
万個のセル全てのリークを押えることはむずかしい。こ
こで発生する接合リークはコンデンサ3に蓄積された電
荷を放電し、コントラストを低下させる。
【0007】2つにはAl電極のすきまからシリコン基
板に入射した光は、電子−正孔対を生成し拡散して光電
流を生じてコンデンサ3の電荷を放電してしまいコント
ラストが低下する。
板に入射した光は、電子−正孔対を生成し拡散して光電
流を生じてコンデンサ3の電荷を放電してしまいコント
ラストが低下する。
【0008】
【課題を解決するための手段】本発明は、薄膜トランジ
スタの特性を向上するために、基板上に形成した薄膜ト
ランジスタのシリコン薄膜層上にプラズマにより形成さ
れた酸化膜が配置されることを特徴とする。
スタの特性を向上するために、基板上に形成した薄膜ト
ランジスタのシリコン薄膜層上にプラズマにより形成さ
れた酸化膜が配置されることを特徴とする。
【0009】
【実施例】本発明の構成はガラス、石英、又はシリコン
ウエハ上にシリコン薄膜をチャネルとする薄膜トランジ
スタを構成するものであって以下具体例にそって説明す
る。
ウエハ上にシリコン薄膜をチャネルとする薄膜トランジ
スタを構成するものであって以下具体例にそって説明す
る。
【0010】(実施例1)図3は、本発明に用いるマト
リックスセルを示すものであり、図1の従来との違い
は、容量18のGND配線を新たに設けること、又は後
述の如く電荷保持用の容量18とGND配線を省略した
ことにあり、基本的なデータの書込、保持は同じであ
る。この場合のGND電位は一定のバイアス電圧を意味
しバイアスレベル、又は信号レベルは問わない。又表示
データの入力をデータ線Yがサンブルーホールドする容
量として、データ線YとGNDラインの間の容量21、
又はアドレス線Xとの間の容量22を利用する。
リックスセルを示すものであり、図1の従来との違い
は、容量18のGND配線を新たに設けること、又は後
述の如く電荷保持用の容量18とGND配線を省略した
ことにあり、基本的なデータの書込、保持は同じであ
る。この場合のGND電位は一定のバイアス電圧を意味
しバイアスレベル、又は信号レベルは問わない。又表示
データの入力をデータ線Yがサンブルーホールドする容
量として、データ線YとGNDラインの間の容量21、
又はアドレス線Xとの間の容量22を利用する。
【0011】図4(a)のセルの平面図、(b)のA−
Bでの断面図をもとにセルの構造例を示す。透明基板3
3上にトランジスタのソース・ドレイン・チャネルを形
成する第1層目のシリコン薄膜28とトランジスタのゲ
ートとなるゲート線をなす第2層目のシリコン薄膜もし
くはそれと同等の配線層26とGNDライン27、更に
透明低抵抗材料、例えばSnO2 の如くネサ膜、厚さ数
100Å以下の金層等よりなるデータ線25と液晶駆動
電極31、及び層間の導通をとるコンタクトホール29
が形成されている。又GNDライン27と液晶駆動電極
の重なった部分が電荷保持用コンデンサ(図3−18)
となる。トランジスタのソース・ドレイン34、35に
はN+ 拡散(PチャネルならP+ )がなされゲート電極
38に下にはチャネル30がゲート絶縁膜36を介して
存在し、又ゲート電極周囲には更に酸化膜等の絶縁膜3
7が形成されている。
Bでの断面図をもとにセルの構造例を示す。透明基板3
3上にトランジスタのソース・ドレイン・チャネルを形
成する第1層目のシリコン薄膜28とトランジスタのゲ
ートとなるゲート線をなす第2層目のシリコン薄膜もし
くはそれと同等の配線層26とGNDライン27、更に
透明低抵抗材料、例えばSnO2 の如くネサ膜、厚さ数
100Å以下の金層等よりなるデータ線25と液晶駆動
電極31、及び層間の導通をとるコンタクトホール29
が形成されている。又GNDライン27と液晶駆動電極
の重なった部分が電荷保持用コンデンサ(図3−18)
となる。トランジスタのソース・ドレイン34、35に
はN+ 拡散(PチャネルならP+ )がなされゲート電極
38に下にはチャネル30がゲート絶縁膜36を介して
存在し、又ゲート電極周囲には更に酸化膜等の絶縁膜3
7が形成されている。
【0012】(実施例2)図5に図4に示すアクティブ
マトリックスセルの製造プロセスを示す。製造プロセス
は、基本的には低温プロセスと高温プロセスの二種類あ
り、夫々に特徴がある。低温プロセスでは透明基板とし
てガラスもしくはパイレックスやコーニングのような高
融点ガラスを用い、600℃以下の処理工程であって、
基板自体が安価であることが特徴である。
マトリックスセルの製造プロセスを示す。製造プロセス
は、基本的には低温プロセスと高温プロセスの二種類あ
り、夫々に特徴がある。低温プロセスでは透明基板とし
てガラスもしくはパイレックスやコーニングのような高
融点ガラスを用い、600℃以下の処理工程であって、
基板自体が安価であることが特徴である。
【0013】低温プロセスでは、まず基板33上にシリ
コン薄膜をプラズマCVD法や減圧CVD法等のCVA
法、スパッタ法等により形成し、必要な形状にフォトエ
ッチングによりする。その後O2 プラズマ雰囲気中で表
面酸化する。また、CVD法で同等の絶縁膜をデポジッ
トしてもよい。その結果シリコン薄膜40上にゲート絶
縁膜となる酸化膜41が形成される(図5(a))。そ
の後第2層目のシリコン薄膜を第1層目のシリコン薄膜
と同様の方法でデポジットしフォトエッチング後、更に
第2層目のシリコン薄膜45をマスクにして酸化膜41
をエッチングして、ゲート絶縁膜41を形成すると同時
に拡散の窓開けを行ない、イオン打込みにより拡散を行
なうとソース、ドレイン42,43が形成される(図5
(b))。
コン薄膜をプラズマCVD法や減圧CVD法等のCVA
法、スパッタ法等により形成し、必要な形状にフォトエ
ッチングによりする。その後O2 プラズマ雰囲気中で表
面酸化する。また、CVD法で同等の絶縁膜をデポジッ
トしてもよい。その結果シリコン薄膜40上にゲート絶
縁膜となる酸化膜41が形成される(図5(a))。そ
の後第2層目のシリコン薄膜を第1層目のシリコン薄膜
と同様の方法でデポジットしフォトエッチング後、更に
第2層目のシリコン薄膜45をマスクにして酸化膜41
をエッチングして、ゲート絶縁膜41を形成すると同時
に拡散の窓開けを行ない、イオン打込みにより拡散を行
なうとソース、ドレイン42,43が形成される(図5
(b))。
【0014】更にこの後に再度O2 雰囲気でプラズマ処
理し、表面にプラズマ酸化膜46を形成し、400℃〜
600℃でアニールを行なう(図5(c))。
理し、表面にプラズマ酸化膜46を形成し、400℃〜
600℃でアニールを行なう(図5(c))。
【0015】このプロセスの特徴はシリコン薄膜をプラ
ズマ処理による直接酸化を行なうことにあり、CVD法
の酸化膜に対して、トランジスタのゲート絶縁膜、コン
デンサ用の誘電体膜としては、移動度が改善され又信頼
性が向上する。
ズマ処理による直接酸化を行なうことにあり、CVD法
の酸化膜に対して、トランジスタのゲート絶縁膜、コン
デンサ用の誘電体膜としては、移動度が改善され又信頼
性が向上する。
【0016】(実施例3)高温プロセスは石英等の60
0℃以上の融点を有する透明基板を用い、製造プロセス
は600℃を越える工程があり、このプロセスの特徴は
高温アニール等の処理ができるので、トランジスタの移
動度や信頼性の改善ができる。トランジスタの構造は低
温プロセスと同じになるので再び図5を用いて説明す
る。
0℃以上の融点を有する透明基板を用い、製造プロセス
は600℃を越える工程があり、このプロセスの特徴は
高温アニール等の処理ができるので、トランジスタの移
動度や信頼性の改善ができる。トランジスタの構造は低
温プロセスと同じになるので再び図5を用いて説明す
る。
【0017】(a)まず、透明基板33上に減圧もしく
は常圧CVD法等により第1層目のシリコン薄膜を形成
し、パターニングして島部40を形成後、900℃〜1
100℃の間で熱酸化して酸化膜41を形成する。
は常圧CVD法等により第1層目のシリコン薄膜を形成
し、パターニングして島部40を形成後、900℃〜1
100℃の間で熱酸化して酸化膜41を形成する。
【0018】(b)その後、第2層目のシリコン薄膜を
第1層目と同様にデポジットして、ゲート電極45をパ
ターニングして、更にこれをマスクに絶縁膜41をエッ
チングして、N+ 又はP+ 不純物をプレデポジション又
は絶縁膜41はエッチングしないで不純物をイオン打込
を行ない、ソース・ドレイン42,43を形成する。
第1層目と同様にデポジットして、ゲート電極45をパ
ターニングして、更にこれをマスクに絶縁膜41をエッ
チングして、N+ 又はP+ 不純物をプレデポジション又
は絶縁膜41はエッチングしないで不純物をイオン打込
を行ない、ソース・ドレイン42,43を形成する。
【0019】(c)その後、保持用コンデンサの誘電体
膜となる熱酸化膜46をゲート絶縁膜と同様の方法で形
成する。
膜となる熱酸化膜46をゲート絶縁膜と同様の方法で形
成する。
【0020】図5(c)以降の工程は低温でも高温プロ
セスでもほぼ共通である。配線部と第1層目、第2層目
とのコンタンクトをとるためのコンタクトホールを開け
て配線と透明駆動電極を兼ねた材料、ネサ膜、厚さ数1
00Å以下の金属等をスパッタ又は蒸着によりつけて、
フォトエッチングする。又ネサ膜等シリコン薄膜に直接
コンタクトがむずかしい場合はAu,Ni−Cr等のコ
ンタクト専用材料をコンタクト部に付加する。
セスでもほぼ共通である。配線部と第1層目、第2層目
とのコンタンクトをとるためのコンタクトホールを開け
て配線と透明駆動電極を兼ねた材料、ネサ膜、厚さ数1
00Å以下の金属等をスパッタ又は蒸着によりつけて、
フォトエッチングする。又ネサ膜等シリコン薄膜に直接
コンタクトがむずかしい場合はAu,Ni−Cr等のコ
ンタクト専用材料をコンタクト部に付加する。
【0021】(実施例4)図4に示した構成例の特徴
は、まず、トランジスタのゲート絶縁膜は第1層目のシ
リコン薄膜を酸化又はシリコン薄膜上に形成することに
より、ゲートセルファラインになり、単結晶のバルクシ
リコン素子に対して移動度の低下と、スピードの劣化分
とを寄生容量をセルファライン化して低減することによ
り、スピードの劣化を防止することができることであ
る。
は、まず、トランジスタのゲート絶縁膜は第1層目のシ
リコン薄膜を酸化又はシリコン薄膜上に形成することに
より、ゲートセルファラインになり、単結晶のバルクシ
リコン素子に対して移動度の低下と、スピードの劣化分
とを寄生容量をセルファライン化して低減することによ
り、スピードの劣化を防止することができることであ
る。
【0022】もう1つは、電荷保持用の容量(図3−1
8)データ線のサンプルーホールド用の容量(図3−2
1,22)を形成する容量の誘電体膜として、第2層目
のシリコン薄膜の酸化膜又は、薄膜上の絶縁膜を用いる
ことにある。
8)データ線のサンプルーホールド用の容量(図3−2
1,22)を形成する容量の誘電体膜として、第2層目
のシリコン薄膜の酸化膜又は、薄膜上の絶縁膜を用いる
ことにある。
【0023】従来のバルクシリコンタイプ(図2)で
は、トランジスタのゲート絶縁膜及び電荷保持用の容量
は、全てバルクシリコンの熱酸化膜を用いていたが、不
純物のドーピングが図5(b)に示すゲートセルアライ
ン方式の場合は、容量の一電極をなす第2層目のシリコ
ン薄膜の下は、高濃度不純物が入らず、このままでは容
量として不安定となり使用がむずかしいので、使用する
にはバルクシリコンの如く、容量の下電極のみに高濃度
不純物をドープする余分な工程が必要になる。従って図
4の如く、保持用の容量を形成する誘電体膜を第2層目
のシリコン薄膜上に形成することにより、本発明の目的
である工程の簡略化及び、容量の安定化が可能となる。
は、トランジスタのゲート絶縁膜及び電荷保持用の容量
は、全てバルクシリコンの熱酸化膜を用いていたが、不
純物のドーピングが図5(b)に示すゲートセルアライ
ン方式の場合は、容量の一電極をなす第2層目のシリコ
ン薄膜の下は、高濃度不純物が入らず、このままでは容
量として不安定となり使用がむずかしいので、使用する
にはバルクシリコンの如く、容量の下電極のみに高濃度
不純物をドープする余分な工程が必要になる。従って図
4の如く、保持用の容量を形成する誘電体膜を第2層目
のシリコン薄膜上に形成することにより、本発明の目的
である工程の簡略化及び、容量の安定化が可能となる。
【0024】(実施例5)本発明の方式により形成され
るトランジスタはバルクシリコン上に形成されたトラン
ジスタに比べ、移動度が低く、又OFFリークも多いの
で使用上支障がないような工夫を要する。
るトランジスタはバルクシリコン上に形成されたトラン
ジスタに比べ、移動度が低く、又OFFリークも多いの
で使用上支障がないような工夫を要する。
【0025】図6の(A)は、第1層目のシリコン薄膜
を、デポジション温度を変えて減圧CVD装置で形成
し、高温プロセスにて形成したトランジスタの10Vに
おける移動度を表わしている。デポジション温度が60
0℃以下になると移動度が急激に改善されることを実験
により見出した。従って移動度を改善し応答を確実にす
るためには減圧CVD装置により600℃以下で第1層
目のシリコン薄膜を形成するとよい。
を、デポジション温度を変えて減圧CVD装置で形成
し、高温プロセスにて形成したトランジスタの10Vに
おける移動度を表わしている。デポジション温度が60
0℃以下になると移動度が急激に改善されることを実験
により見出した。従って移動度を改善し応答を確実にす
るためには減圧CVD装置により600℃以下で第1層
目のシリコン薄膜を形成するとよい。
【0026】図7は、トランジスタの10VにおけるO
FFリーク電流ILを第1層目のシリコン薄膜の膜厚を
変えてプロットしたものである。発明者は実験により、
3700Å以下の膜厚で、使用に問題ないリーク電流5
00PA以下になることがわかった。
FFリーク電流ILを第1層目のシリコン薄膜の膜厚を
変えてプロットしたものである。発明者は実験により、
3700Å以下の膜厚で、使用に問題ないリーク電流5
00PA以下になることがわかった。
【0027】(実施例6)高温プロセスのみでなく、特
に低温プロセスでは移動度の低下が激しい。このための
もう1つの改善手段としては、レーザや電子ビームによ
り基板に影響を与えないよう局部的に第1層目のシリコ
ン薄膜を高温アニールすることが考えられる。
に低温プロセスでは移動度の低下が激しい。このための
もう1つの改善手段としては、レーザや電子ビームによ
り基板に影響を与えないよう局部的に第1層目のシリコ
ン薄膜を高温アニールすることが考えられる。
【0028】図6の(B)は、前述の(A)と同様に形
成したシリコン薄膜に、更にパルス当り0.12mJの
Qスイッチによるレーザビームを照明して得られたトラ
ンジスタの移動度であり、更に改善されていることがわ
かる。又500℃〜540℃で高融点ガラスにデポジシ
ョンした後に同様の条件でレーザアニールして得られた
低温プロセスによるトランジスタの移動度は、図6の
(B)のカーブとほぼ一致した。このことから、レーザ
ビーム、電子ビーム等による局部アニールは、低温プロ
セスでも高温プロセスでも有効であることがわかる。
成したシリコン薄膜に、更にパルス当り0.12mJの
Qスイッチによるレーザビームを照明して得られたトラ
ンジスタの移動度であり、更に改善されていることがわ
かる。又500℃〜540℃で高融点ガラスにデポジシ
ョンした後に同様の条件でレーザアニールして得られた
低温プロセスによるトランジスタの移動度は、図6の
(B)のカーブとほぼ一致した。このことから、レーザ
ビーム、電子ビーム等による局部アニールは、低温プロ
セスでも高温プロセスでも有効であることがわかる。
【0029】(実施例7)図8にセルの他の構造例を示
す。(a)は平面図であってアドレス線50はデータ線
51、駆動電極及びコンデンサの電極52をソース・ド
レインとするトランジスタのチャネル54のゲートにな
っている。又GNDライン53はアドレス線50と同時
に構成され電極52との間に容量を構成している。
す。(a)は平面図であってアドレス線50はデータ線
51、駆動電極及びコンデンサの電極52をソース・ド
レインとするトランジスタのチャネル54のゲートにな
っている。又GNDライン53はアドレス線50と同時
に構成され電極52との間に容量を構成している。
【0030】図8(b)は、(a)のAB線での断面を
示すものであり、製造プロセスの一例をあげて高温プロ
セスとして説明すると、石英等の高融点ガラス基板57
にシリコン薄膜としてポリシリコンを約3000Å成長
させる。但し場合によっては密着性をよくするため、薄
いSiO2 をあらかじめ形成することもある。更にフォ
トエッチングによりゲート50とコンデンサ電極53を
形成した後に熱酸化により約1500ÅのSiO2 膜5
5をゲート絶縁膜及びコンデンサの誘電体膜として成長
させる。その後2層目のポリシリコンをつけてフォトエ
ッチングによりパターンを形成後レジストマスクにより
チャネル部54以外にPイオンを打ち込んでソースドレ
イン電極及びデータ線の配線部、コンデンサの電極を兼
ねた液晶の駆動電極を形成する。
示すものであり、製造プロセスの一例をあげて高温プロ
セスとして説明すると、石英等の高融点ガラス基板57
にシリコン薄膜としてポリシリコンを約3000Å成長
させる。但し場合によっては密着性をよくするため、薄
いSiO2 をあらかじめ形成することもある。更にフォ
トエッチングによりゲート50とコンデンサ電極53を
形成した後に熱酸化により約1500ÅのSiO2 膜5
5をゲート絶縁膜及びコンデンサの誘電体膜として成長
させる。その後2層目のポリシリコンをつけてフォトエ
ッチングによりパターンを形成後レジストマスクにより
チャネル部54以外にPイオンを打ち込んでソースドレ
イン電極及びデータ線の配線部、コンデンサの電極を兼
ねた液晶の駆動電極を形成する。
【0031】このままでトランジスタの性能(シキイ
値、コンダクタンス)が不十分であるので、特にチャネ
ル部54に局部的、又は基板全体を均一に、レーザーを
照射しポリシリコンを短時間のうちに溶接、凝固させて
グレインを成長することによって、性能の改良を行な
う。これはいわゆるレーザアニールと言われているもの
である。
値、コンダクタンス)が不十分であるので、特にチャネ
ル部54に局部的、又は基板全体を均一に、レーザーを
照射しポリシリコンを短時間のうちに溶接、凝固させて
グレインを成長することによって、性能の改良を行な
う。これはいわゆるレーザアニールと言われているもの
である。
【0032】(実施例8)図9は、本発明の他の例とし
て通常のガラス基板上にセルを構成した低温プロセスに
よる断面を示す。ガラス基板70上にスパッタ又はプラ
ズマCVD法等の低温での膜生成法によりシリコン膜を
作成し、全面にPイオン又はBイオンを打込む。次にフ
ォトエッチングによりゲート73とコンデンサ電極72
を形成する。更に絶縁膜74を形成する。これもやはり
低温成長によるSiO2 等を用いる。更にトランジスタ
のソースドレイン、コンデンサと駆動電極を兼ねるため
の2層目のシリコン膜をやはり低温で形成する。このポ
リシリコンは全くドープしないか、又はシキイ値をエン
ハンスメントにするだけに十分な量のBイオンを打込
む。その後レーザビームを局部的又は全体に照射しアニ
ールをする。
て通常のガラス基板上にセルを構成した低温プロセスに
よる断面を示す。ガラス基板70上にスパッタ又はプラ
ズマCVD法等の低温での膜生成法によりシリコン膜を
作成し、全面にPイオン又はBイオンを打込む。次にフ
ォトエッチングによりゲート73とコンデンサ電極72
を形成する。更に絶縁膜74を形成する。これもやはり
低温成長によるSiO2 等を用いる。更にトランジスタ
のソースドレイン、コンデンサと駆動電極を兼ねるため
の2層目のシリコン膜をやはり低温で形成する。このポ
リシリコンは全くドープしないか、又はシキイ値をエン
ハンスメントにするだけに十分な量のBイオンを打込
む。その後レーザビームを局部的又は全体に照射しアニ
ールをする。
【0033】レーザビームの一部は、1層目のシリコン
に吸収されるが、ガラス基板70は透過する。従って1
層目のシリコン中のイオン打込みされた不純物の活性
化、2層目のポリシリコンのグレインの成長(特にチャ
ネル部78)が行なわれるべく適当なビームりエネルギ
ー適当な時間(パルスレーザであればパルス間隔、CW
レーザでは走査スピードに依存)で処理とすると、ガラ
ス基板には影響が殆んどない範囲でアニールが可能であ
る。この方式の特徴はレーザアニールにより、従来の熱
アニールに対しガラス基板に与える影響を非常に少なく
できるのでコストの安いガラスを用いることができるこ
と、レーザのアニールは不純物の活性化と共に、チャネ
ル部のシリコン膜のグレインを成長させて、トランジス
タの特性(特に移動度)を改良することが同時にできる
ことにある。
に吸収されるが、ガラス基板70は透過する。従って1
層目のシリコン中のイオン打込みされた不純物の活性
化、2層目のポリシリコンのグレインの成長(特にチャ
ネル部78)が行なわれるべく適当なビームりエネルギ
ー適当な時間(パルスレーザであればパルス間隔、CW
レーザでは走査スピードに依存)で処理とすると、ガラ
ス基板には影響が殆んどない範囲でアニールが可能であ
る。この方式の特徴はレーザアニールにより、従来の熱
アニールに対しガラス基板に与える影響を非常に少なく
できるのでコストの安いガラスを用いることができるこ
と、レーザのアニールは不純物の活性化と共に、チャネ
ル部のシリコン膜のグレインを成長させて、トランジス
タの特性(特に移動度)を改良することが同時にできる
ことにある。
【0034】その後Alをつけてフォトエッチングして
ソースドレイン電極76,77を形成する。Alとシリ
コンはこのままではコンタクトがとれにくいのでこの後
多少熱処理をするか、弱いレーザービームを照射すれば
よい。
ソースドレイン電極76,77を形成する。Alとシリ
コンはこのままではコンタクトがとれにくいのでこの後
多少熱処理をするか、弱いレーザービームを照射すれば
よい。
【0035】(実施例9)図8に示した構造は、勿論低
温プロセスでも実現可能である。この構造の特徴は、図
4とは逆にトランジスタのゲートを第1層目のシリコン
薄膜、チャネルを第2層目のシリコン薄膜を用いている
ことにあり、この結果両方のシリコン薄膜に任意に高濃
度拡散が可能となり、第1層目のシリコン薄膜を酸化し
て得られるゲート酸化膜又は第1層目のシリコン膜上の
ゲート絶縁膜を、電荷保持用の容量を形成する誘電体膜
が使用でき、酸化膜を形成する工程が一工程で良いこと
である。
温プロセスでも実現可能である。この構造の特徴は、図
4とは逆にトランジスタのゲートを第1層目のシリコン
薄膜、チャネルを第2層目のシリコン薄膜を用いている
ことにあり、この結果両方のシリコン薄膜に任意に高濃
度拡散が可能となり、第1層目のシリコン薄膜を酸化し
て得られるゲート酸化膜又は第1層目のシリコン膜上の
ゲート絶縁膜を、電荷保持用の容量を形成する誘電体膜
が使用でき、酸化膜を形成する工程が一工程で良いこと
である。
【0036】もう一つの特徴は、図4の如くに配線材料
を新たに設けなくても、第1層目のシリコン膜がアドレ
ス線とGNDライン、第2層目のシリコン膜がデータ線
配線となり、図4の構成例に対し配線材料をデポジショ
ンし、フォトエッチングする工程が省略でき、更に工程
が簡単になる。又この方式は、液晶の透明駆動電極とし
てシリコン膜を用いるもので、シリコン膜も3000Å
以下になると十分透明に近いことから、効果が大きい。
を新たに設けなくても、第1層目のシリコン膜がアドレ
ス線とGNDライン、第2層目のシリコン膜がデータ線
配線となり、図4の構成例に対し配線材料をデポジショ
ンし、フォトエッチングする工程が省略でき、更に工程
が簡単になる。又この方式は、液晶の透明駆動電極とし
てシリコン膜を用いるもので、シリコン膜も3000Å
以下になると十分透明に近いことから、効果が大きい。
【0037】(実施例10)図10は本発明のマトリッ
クス基板を用いた液晶ディスプレイ装置の簡単な断面を
示す。透明駆動電極67をのせた透明基板65とネサ膜
よりなる共通電極69をのせたガラス66に液晶体68
をはさむ。更に偏光板62,63でサンドイッチした後
下側に反射板64をつける。こうすると上から入射した
光は電極67をほとんど経過し反射板64で反射し、人
体の目に感知される。
クス基板を用いた液晶ディスプレイ装置の簡単な断面を
示す。透明駆動電極67をのせた透明基板65とネサ膜
よりなる共通電極69をのせたガラス66に液晶体68
をはさむ。更に偏光板62,63でサンドイッチした後
下側に反射板64をつける。こうすると上から入射した
光は電極67をほとんど経過し反射板64で反射し、人
体の目に感知される。
【0038】この方式は通常のFEツイスト・ネマティ
ック(TN)方式タイプの液晶が使えるので、コントラ
ストが高く、同時に視覚も広い。図4,図8,図9で示
した具体例は透明基板上に透明な液晶駆動電極を用いる
が、この方式は図2に示す従来のバルクシリコンタイプ
では、基板の不透明性により液晶の中で最もコントラス
トの高いFEタイプ(TN方式)の液晶が使えない重大
な欠点があったが、本発明の具体例の方式によればバル
クシリコンタイプよりコントラストが飛躍的に向上する
という大きな利点がある。もっとも本発明の構造例にお
いて、不透明基板又は不透明駆動電極を用いても、従来
のバルクシリコンで使用されているG−Hタイプ、DS
Mタイプの液晶を使えばコントラストの向上は余りない
が、工程の簡略化、工程歩留りの向上、光入射によるリ
ークに起因する表示像の消滅を防ぐという目的は果たせ
る。
ック(TN)方式タイプの液晶が使えるので、コントラ
ストが高く、同時に視覚も広い。図4,図8,図9で示
した具体例は透明基板上に透明な液晶駆動電極を用いる
が、この方式は図2に示す従来のバルクシリコンタイプ
では、基板の不透明性により液晶の中で最もコントラス
トの高いFEタイプ(TN方式)の液晶が使えない重大
な欠点があったが、本発明の具体例の方式によればバル
クシリコンタイプよりコントラストが飛躍的に向上する
という大きな利点がある。もっとも本発明の構造例にお
いて、不透明基板又は不透明駆動電極を用いても、従来
のバルクシリコンで使用されているG−Hタイプ、DS
Mタイプの液晶を使えばコントラストの向上は余りない
が、工程の簡略化、工程歩留りの向上、光入射によるリ
ークに起因する表示像の消滅を防ぐという目的は果たせ
る。
【0039】本発明の如くガラスや石英等の基板を用い
ると、従来のバルクシリコンを液晶の片側電極としてい
たパネルの構造に対し、パネルの組立てが容易になる。
従来は、図10において透明基板65の代りにシリコン
ウエハを用いていた。シリコンウエハは単結晶であるの
で、組立て時の圧力に対してへき開面にそって簡単に割
れてしまう。又シリコンウエハは熱工程を通すとソリが
大きくなり、液晶体68の厚みが5μm〜15μmに対
し、ソリは10μm以上になることが多く、液晶体の厚
みを一定にするのは組立てがむずかしくなる。
ると、従来のバルクシリコンを液晶の片側電極としてい
たパネルの構造に対し、パネルの組立てが容易になる。
従来は、図10において透明基板65の代りにシリコン
ウエハを用いていた。シリコンウエハは単結晶であるの
で、組立て時の圧力に対してへき開面にそって簡単に割
れてしまう。又シリコンウエハは熱工程を通すとソリが
大きくなり、液晶体68の厚みが5μm〜15μmに対
し、ソリは10μm以上になることが多く、液晶体の厚
みを一定にするのは組立てがむずかしくなる。
【0040】又液晶体をシールする際高温がかかるが、
上のガラス66と熱膨張率が異なるので、シールが完全
にいかない。一方、下電極の基板として本発明の如くガ
ラス、もしくはガラスに近いものであるとこれらの問題
はことごとく解消し、通常の液晶パネルと同様、組立て
はスムーズに歩留りよく製造できる。
上のガラス66と熱膨張率が異なるので、シールが完全
にいかない。一方、下電極の基板として本発明の如くガ
ラス、もしくはガラスに近いものであるとこれらの問題
はことごとく解消し、通常の液晶パネルと同様、組立て
はスムーズに歩留りよく製造できる。
【0041】本発明におけるデータ保持容量はある一定
の期間そのセル部分の表示データを保持するのに用いら
れ、例えばテレビ画像の場合約16msecである。シリコ
ン薄膜トランジスタのリーク電流が10Vで100PA
以下ならば、この保持用コンデンサの容量は、0.5P
F〜1PF必要となる。
の期間そのセル部分の表示データを保持するのに用いら
れ、例えばテレビ画像の場合約16msecである。シリコ
ン薄膜トランジスタのリーク電流が10Vで100PA
以下ならば、この保持用コンデンサの容量は、0.5P
F〜1PF必要となる。
【0042】液晶体の比誘電率の高いもの特に10以上
のもので、液晶体の厚みを10μm以下にすると、液晶
体を誘電体とする容量が0.5PF以上となり、電荷保
持用コンデンサがいらなくなる。すると図3の上ではG
NDラインと容量18を省略でき、実効的な液晶駆動面
積が増加し、コントラストが改善できると共に、余分な
素子がなくなり歩留向上につながる。この時データ線Y
のサンプルホールド容量はデータ線とアドレス線の交叉
する部分の寄生容量22が主となる。
のもので、液晶体の厚みを10μm以下にすると、液晶
体を誘電体とする容量が0.5PF以上となり、電荷保
持用コンデンサがいらなくなる。すると図3の上ではG
NDラインと容量18を省略でき、実効的な液晶駆動面
積が増加し、コントラストが改善できると共に、余分な
素子がなくなり歩留向上につながる。この時データ線Y
のサンプルホールド容量はデータ線とアドレス線の交叉
する部分の寄生容量22が主となる。
【0043】(実施例11)本発明により構成されるト
ランジスタは、アクティブマトリックス用の外部駆動回
路、即ちシフトレジスタやサンプルホールド回路を同一
基板内に作り込むことを可能にする。
ランジスタは、アクティブマトリックス用の外部駆動回
路、即ちシフトレジスタやサンプルホールド回路を同一
基板内に作り込むことを可能にする。
【0044】図11は、本発明で用いるゲート線側の駆
動回路の一例である。シフトレジスタセル80は4つの
トランジスタ81〜84と1つのブートストラップ容量
85より構成される。クロックはφ1 とφ2 の相であり
スタートパルスSP入力により”1”電位が順次クロッ
クに同期して転送してゆく。各シフトレジスタの出力D
1 〜Dmがゲート線に入力されて、この結果図12に示
す如く、順次各ゲート線を選択してゆく。シフトレジス
タ入力には入力トランスファゲートトランジスタ81を
用いて、T1 〜TNに一旦蓄えてからブートストラップ
容量により、D1 〜Dmに”1”を書き込む。もしこの
トランスファーゲートを用いないと、D1 とT2 とT3
……と短絡され、ブートストスラップ容量をゲート線容
量CGiよりずっと大きくする必要があり、パターンが
大きくなって、歩留りを低下させる。又D1 〜Dmに書
き込まれた”1”を0”に放電するためにはトランジス
タ84にT3 を接続するのみでよいが、このシフトレジ
スタが低周波で動作する場合、わずかのリークに対して
も動作不良となるので、歩留りを向上させ、動作を安定
化させるために電位固定トランジスタ83を追加して、
クロックの半周期毎に”0”レベルにリフレッシュして
やる。
動回路の一例である。シフトレジスタセル80は4つの
トランジスタ81〜84と1つのブートストラップ容量
85より構成される。クロックはφ1 とφ2 の相であり
スタートパルスSP入力により”1”電位が順次クロッ
クに同期して転送してゆく。各シフトレジスタの出力D
1 〜Dmがゲート線に入力されて、この結果図12に示
す如く、順次各ゲート線を選択してゆく。シフトレジス
タ入力には入力トランスファゲートトランジスタ81を
用いて、T1 〜TNに一旦蓄えてからブートストラップ
容量により、D1 〜Dmに”1”を書き込む。もしこの
トランスファーゲートを用いないと、D1 とT2 とT3
……と短絡され、ブートストスラップ容量をゲート線容
量CGiよりずっと大きくする必要があり、パターンが
大きくなって、歩留りを低下させる。又D1 〜Dmに書
き込まれた”1”を0”に放電するためにはトランジス
タ84にT3 を接続するのみでよいが、このシフトレジ
スタが低周波で動作する場合、わずかのリークに対して
も動作不良となるので、歩留りを向上させ、動作を安定
化させるために電位固定トランジスタ83を追加して、
クロックの半周期毎に”0”レベルにリフレッシュして
やる。
【0045】(実施例12)図13は、本発明によるデ
ータ線側の駆動回路の一例である。シフトレジスタセル
86はブートストラップ容量88と動作に必要なトラン
ジスタ89,91と後述するシフトレジスタ選択のため
のリセットトランジスタ90により構成され、初段へは
入力ゲート87を介してスタートパルスSPを印加す
る。又各シフトレジスタ出力S1 〜Smはサンプルホー
ルドトランジスタH1 〜Hmに入力され、走査信号に同
期してビデオ入力V,S(映像信号又はデータ書き込み
信号)をデータ線に寄生する容量CD1 〜CDmにサン
プルホールドさせる。
ータ線側の駆動回路の一例である。シフトレジスタセル
86はブートストラップ容量88と動作に必要なトラン
ジスタ89,91と後述するシフトレジスタ選択のため
のリセットトランジスタ90により構成され、初段へは
入力ゲート87を介してスタートパルスSPを印加す
る。又各シフトレジスタ出力S1 〜Smはサンプルホー
ルドトランジスタH1 〜Hmに入力され、走査信号に同
期してビデオ入力V,S(映像信号又はデータ書き込み
信号)をデータ線に寄生する容量CD1 〜CDmにサン
プルホールドさせる。
【0046】データ線側駆動回路は一走査線内で全ての
処理を行うため高速であり、リーク電流の考慮は余りし
なくてよいが、逆に高速動作を確保することと、高速の
ために増大する消費電力を押えることを考慮する必要が
ある。
処理を行うため高速であり、リーク電流の考慮は余りし
なくてよいが、逆に高速動作を確保することと、高速の
ために増大する消費電力を押えることを考慮する必要が
ある。
【0047】このシフトレジスタはmビット中1ビット
しか”1”になっていないのでクロック以外での電力消
費は少ない。又サンプル・ホールドトランジスタH1 〜
Hmはかなりの高速スイッチングが要求されるが、その
ゲート入力にはブートストラップ動作により、図14に
示す如くクロック信号の2倍近い振幅で印加されるの
で、非常に高速でスイッチングできるという利点があ
る。
しか”1”になっていないのでクロック以外での電力消
費は少ない。又サンプル・ホールドトランジスタH1 〜
Hmはかなりの高速スイッチングが要求されるが、その
ゲート入力にはブートストラップ動作により、図14に
示す如くクロック信号の2倍近い振幅で印加されるの
で、非常に高速でスイッチングできるという利点があ
る。
【0048】(実施例13)図15はこれらを実際にア
クティブ・マトリックス基板に配置した場合を示してい
る。データ側シフトレジスタ90,91及び最終段の帰
還信号を形成するダミーセル94,95とサンプルホー
ルド用トランジスタH1 〜Hmがあり上下対照に配列さ
れる。又ゲート側シフトレジスタ92,93とダミー9
6,97は左右対照に配列される。本来周辺回路は両側
対照でなく、片方のみでよいが、歩留を考慮してシフト
レジスタ列を複数用意する。当然4列でも、8列でもよ
いが、ここでは2列の例を示す。
クティブ・マトリックス基板に配置した場合を示してい
る。データ側シフトレジスタ90,91及び最終段の帰
還信号を形成するダミーセル94,95とサンプルホー
ルド用トランジスタH1 〜Hmがあり上下対照に配列さ
れる。又ゲート側シフトレジスタ92,93とダミー9
6,97は左右対照に配列される。本来周辺回路は両側
対照でなく、片方のみでよいが、歩留を考慮してシフト
レジスタ列を複数用意する。当然4列でも、8列でもよ
いが、ここでは2列の例を示す。
【0049】図15に示した駆動回路を本発明の如くシ
リコン薄膜を用いたトランジスタで形成することにより
次の利点がある。まず特にデータ線側はクロック周波数
が数MHzと高いのでシフトレジスタの内部消費電力よ
りクロックラインの寄生容量で消費する分が大きい。特
にバルクシリコンではクロックラインの配線容量と、基
板との接合容量が100PF以上もありクロックのスピ
ードを低下させ、10mA以上の電力消費となる。とこ
ろが本発明の如く絶縁性基板上ではこの寄生容量が数P
Fであり、消費電力を極端に低減下できると共に、スピ
ードも向上する。次にバルクシリコンでは例えば図11
のトランジスタ82のソース電位が上がるとバックゲー
ト効果によりシキイ値が上昇してしまう。この結果必要
な信号電圧を得るためにはトランジスタ82のゲートT
1の電圧を高くする必要があり、結局クロックの信号レ
ベルを大きくするか、ブートストラップ容量85の面積
をかなり大きくする。ところが、本発明の構造ではトラ
ンジスタのサブストレートがフローテイングとなり、従
ってバックゲート効果はなく従って、クロック振幅は小
さくてよいので消費電力が下がる又ブートストラップ容
量は小さくてよい、小面積で実現できる。本発明の周辺
駆動回路におけるブートストラップ容量は電荷保持用の
コンデンサと異なり、基本的にはトランジスタを形成す
るゲートとチャネル間の絶縁膜を用いる。これはブート
ストラップ容量は上電極であるゲート電圧により電極間
容量が可変である必要があり、そのため容量の下電極は
低濃度、又はノンドープのシリコン膜とする。
リコン薄膜を用いたトランジスタで形成することにより
次の利点がある。まず特にデータ線側はクロック周波数
が数MHzと高いのでシフトレジスタの内部消費電力よ
りクロックラインの寄生容量で消費する分が大きい。特
にバルクシリコンではクロックラインの配線容量と、基
板との接合容量が100PF以上もありクロックのスピ
ードを低下させ、10mA以上の電力消費となる。とこ
ろが本発明の如く絶縁性基板上ではこの寄生容量が数P
Fであり、消費電力を極端に低減下できると共に、スピ
ードも向上する。次にバルクシリコンでは例えば図11
のトランジスタ82のソース電位が上がるとバックゲー
ト効果によりシキイ値が上昇してしまう。この結果必要
な信号電圧を得るためにはトランジスタ82のゲートT
1の電圧を高くする必要があり、結局クロックの信号レ
ベルを大きくするか、ブートストラップ容量85の面積
をかなり大きくする。ところが、本発明の構造ではトラ
ンジスタのサブストレートがフローテイングとなり、従
ってバックゲート効果はなく従って、クロック振幅は小
さくてよいので消費電力が下がる又ブートストラップ容
量は小さくてよい、小面積で実現できる。本発明の周辺
駆動回路におけるブートストラップ容量は電荷保持用の
コンデンサと異なり、基本的にはトランジスタを形成す
るゲートとチャネル間の絶縁膜を用いる。これはブート
ストラップ容量は上電極であるゲート電圧により電極間
容量が可変である必要があり、そのため容量の下電極は
低濃度、又はノンドープのシリコン膜とする。
【0050】このように絶縁性基板上にシリコン薄膜を
用いてアクティブマトリックスのセル部と、周辺駆動不
を同時に形成すると結線が楽になり、全体のコストが下
げられる。また周辺駆動回路は図11、図13の如く非
反転型のレインショレスーシフトレジスタで構成したこ
とと、寄生容量がずっと低くなること等を考慮すると、
全体の消費電力の低減化が可能であり、同時に歩留り向
上、コストの低減化が実現できる。
用いてアクティブマトリックスのセル部と、周辺駆動不
を同時に形成すると結線が楽になり、全体のコストが下
げられる。また周辺駆動回路は図11、図13の如く非
反転型のレインショレスーシフトレジスタで構成したこ
とと、寄生容量がずっと低くなること等を考慮すると、
全体の消費電力の低減化が可能であり、同時に歩留り向
上、コストの低減化が実現できる。
【0051】
【発明の効果】本発明は以上述べたように、基板上に形
成された薄膜トランジスタのシリコン薄膜層上に、酸素
プラズマにより形成された酸化膜が配置されるので次の
如く顕著な効果を有するものである。
成された薄膜トランジスタのシリコン薄膜層上に、酸素
プラズマにより形成された酸化膜が配置されるので次の
如く顕著な効果を有するものである。
【0052】a)酸素プラズマによる酸化膜をゲート絶
縁膜とすると、MOS界面がシリコン薄膜の内側に形成
されために、清浄なゲート絶縁膜とチャネル領域との界
面が得られ、界面でのトラップ密度が小さく薄膜トラン
ジスタのキャリアの移動度が向上する。また、トラップ
を介してのリーク電流も小さくすることが可能であり、
良好なオン・オフ比を有する薄膜トランジスタが得られ
る。
縁膜とすると、MOS界面がシリコン薄膜の内側に形成
されために、清浄なゲート絶縁膜とチャネル領域との界
面が得られ、界面でのトラップ密度が小さく薄膜トラン
ジスタのキャリアの移動度が向上する。また、トラップ
を介してのリーク電流も小さくすることが可能であり、
良好なオン・オフ比を有する薄膜トランジスタが得られ
る。
【0053】b)酸素プラズマによる酸化膜を層間絶縁
膜とすると完全に酸化されたSiO2膜が得られ、かつ
界面付近の不純物イオンの酸化を促進するので絶縁耐圧
の高い良質な酸化膜となるため、データ線とアドレス線
のショート等を大幅に削減できる。
膜とすると完全に酸化されたSiO2膜が得られ、かつ
界面付近の不純物イオンの酸化を促進するので絶縁耐圧
の高い良質な酸化膜となるため、データ線とアドレス線
のショート等を大幅に削減できる。
【図1】従来のアクティブマトリックスに用いたセルの
回路図。
回路図。
【図2】バルクシリコンを用いたセルの平面図。
【図3】本発明のセル図。
【図4】(a)(b)はその実現例の平面図、と断面
図。
図。
【図5】(a)(b)(c)はその製造工程図。
【図6】シリコン薄膜の特性を示す図。
【図7】シリコン薄膜の特性を示す図。
【図8】(a)(b)は本発明の他の実施例を示す図。
【図9】本発明の他の実施例を示す図。
【図10】本発明のアクティブマトリックスパネルに組
立てた際の断面図。
立てた際の断面図。
【図11】本発明に用いる周辺駆動回路の1例を示す
図。
図。
【図12】本発明の周辺駆動回路の動作波形図。
【図13】本発明に用いる周辺駆動回路の1例を示す
図。
図。
【図14】本発明の周辺駆動回路の動作波形図。
【図15】本発明に用いる周辺駆動回路の1例を示す
図。
図。
7、8、9 コンタクトホール 10 ポリシリコンゲート 11 コンデンサ3のポリシリコンの上部電極 13 Aiによる駆動電極 25、31 透明低抵抗体 26、45、50、52、75 2層目のシリコン薄膜 28、40、51、53、72、73 1層目のシリコ
ン薄膜 30、44、54、78 チャンネル 33、57、70 基板 36、41、55、74、 ゲート電極 37、46 容量用絶縁膜 62、63 偏光板 64 反射板 65、66 透明基板 67 ポリシリコン駆動電極 68 液晶体 69 ネサ膜 76、77 Al 85、88 ブートストラップ容量 89 アクティブマトリックス 90、91、92、93 シフトレジスタ
ン薄膜 30、44、54、78 チャンネル 33、57、70 基板 36、41、55、74、 ゲート電極 37、46 容量用絶縁膜 62、63 偏光板 64 反射板 65、66 透明基板 67 ポリシリコン駆動電極 68 液晶体 69 ネサ膜 76、77 Al 85、88 ブートストラップ容量 89 アクティブマトリックス 90、91、92、93 シフトレジスタ
Claims (1)
- 【請求項1】 基板上に形成された薄膜トランジスタの
シリコン薄膜層上には、酸素プラズマにより形成された
酸化膜が配置されることを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4039181A JPH05243577A (ja) | 1992-02-26 | 1992-02-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4039181A JPH05243577A (ja) | 1992-02-26 | 1992-02-26 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1185892A Division JPH0793440B2 (ja) | 1992-01-27 | 1992-01-27 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20077395A Division JP2568990B2 (ja) | 1995-08-07 | 1995-08-07 | 液晶表示装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05243577A true JPH05243577A (ja) | 1993-09-21 |
Family
ID=12545947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4039181A Pending JPH05243577A (ja) | 1992-02-26 | 1992-02-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05243577A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0846206A (ja) * | 1994-07-29 | 1996-02-16 | Hitachi Ltd | 液晶表示装置 |
US7167154B2 (en) | 2002-01-08 | 2007-01-23 | Hitachi, Ltd. | Display device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5093293A (ja) * | 1973-12-22 | 1975-07-25 | ||
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