JPH05243492A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05243492A JPH05243492A JP4239487A JP23948792A JPH05243492A JP H05243492 A JPH05243492 A JP H05243492A JP 4239487 A JP4239487 A JP 4239487A JP 23948792 A JP23948792 A JP 23948792A JP H05243492 A JPH05243492 A JP H05243492A
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- data bus
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- bonding pad
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- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05554—Shape in top view being square
-
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48091—Arched
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Abstract
(57)【要約】
【目的】半導体チップ上のパッドとデータバスとの間の
配線の長さを短かくかつ均一にし、これらパッドを通し
て伝達されるデータの伝達時間を短縮する。 【構成】半導体半導体チップ２上に、半導体基板２０の
互いに相対する一対の辺の各々の近傍にそれぞれ形成さ
れビットパラレルにデータを中継する複数のデータ入出
力パッド（ＰＩＯ１〜ＰＩＯ４／ＰＩＯ５〜ＰＩＯ８）
から成る第１および第２のパッド列と、上記第１および
第２のパッド列の間の各々の対応パッド列寄りに形成さ
れ伝達されたデータに対して所定の処理を施す第１およ
び第２の内部回路領域２１ａ，２１ｂと、上記第１およ
び第２のパッド列の対応内部回路とそれぞれ接続しこれ
ら対応内部回路に対するデータをビットパラレルに伝達
する第１および第２のデータバス２２ａ，２２ｂと、こ
れら第１および第２のデータバス２２ａ，２２ｂと各々
の対応パッド列の複数のパッドとを対応接続する配線２
３とを設ける。
配線の長さを短かくかつ均一にし、これらパッドを通し
て伝達されるデータの伝達時間を短縮する。 【構成】半導体半導体チップ２上に、半導体基板２０の
互いに相対する一対の辺の各々の近傍にそれぞれ形成さ
れビットパラレルにデータを中継する複数のデータ入出
力パッド（ＰＩＯ１〜ＰＩＯ４／ＰＩＯ５〜ＰＩＯ８）
から成る第１および第２のパッド列と、上記第１および
第２のパッド列の間の各々の対応パッド列寄りに形成さ
れ伝達されたデータに対して所定の処理を施す第１およ
び第２の内部回路領域２１ａ，２１ｂと、上記第１およ
び第２のパッド列の対応内部回路とそれぞれ接続しこれ
ら対応内部回路に対するデータをビットパラレルに伝達
する第１および第２のデータバス２２ａ，２２ｂと、こ
れら第１および第２のデータバス２２ａ，２２ｂと各々
の対応パッド列の複数のパッドとを対応接続する配線２
３とを設ける。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に複数ビットのデータを並列に入力／出力する手
段を備えた半導体集積回路装置に関する。
し、特に複数ビットのデータを並列に入力／出力する手
段を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置のパッケージには、
Ｄｕａｌ ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ（以下、Ｄ
ＩＰ），Ｓｍａｌｌ Ｏｕｔ−ｌｉｎｅ Ｐａｃｋａｇ
ｅ（以下、ＳＯＰ），Ｓｍａｌｌ Ｏｕｔ−ｌｉｎｅ
Ｊ−ｌｅａｄ以下、ＳＯＪ），Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ（以下、ＱＦＰ），Ｐｉｎ Ｇｒｉｄ Ａ
ｒｒａｙなど多くの種類があるが一般には、ＤＩＰ，Ｓ
ＯＰ，ＳＯＪなどのように、互いに相対る一対の辺に端
子列を備えたタイプ（以下、ＤＩＰと総称）のパッケー
ジが使用される。
Ｄｕａｌ ｉｎ−ｌｉｎｅ Ｐａｃｋａｇｅ（以下、Ｄ
ＩＰ），Ｓｍａｌｌ Ｏｕｔ−ｌｉｎｅ Ｐａｃｋａｇ
ｅ（以下、ＳＯＰ），Ｓｍａｌｌ Ｏｕｔ−ｌｉｎｅ
Ｊ−ｌｅａｄ以下、ＳＯＪ），Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ（以下、ＱＦＰ），Ｐｉｎ Ｇｒｉｄ Ａ
ｒｒａｙなど多くの種類があるが一般には、ＤＩＰ，Ｓ
ＯＰ，ＳＯＪなどのように、互いに相対る一対の辺に端
子列を備えたタイプ（以下、ＤＩＰと総称）のパッケー
ジが使用される。
【０００３】メモリ装置やマイクロプロセッサなどの半
導体集積回路装置（以下、ＩＣ）に入力／出力されるデ
ータやアドレス信号は通常、複数ビット（例えば、４，
８，１６ビット等）のビットパラレル信号である。一
方、ＤＩＰ型のパッケージのＩＣでは、これらビットパ
ラレル信号の入力／出力のための端子は、制御信号源お
よび電源との接続のためにも必要であるので、上記一対
の辺の一方の端子列だけでは収容できない。そこで、こ
れらビットパラレル信号のための端子を上記一対の辺の
両方の端子列で構成するのが一般的である。
導体集積回路装置（以下、ＩＣ）に入力／出力されるデ
ータやアドレス信号は通常、複数ビット（例えば、４，
８，１６ビット等）のビットパラレル信号である。一
方、ＤＩＰ型のパッケージのＩＣでは、これらビットパ
ラレル信号の入力／出力のための端子は、制御信号源お
よび電源との接続のためにも必要であるので、上記一対
の辺の一方の端子列だけでは収容できない。そこで、こ
れらビットパラレル信号のための端子を上記一対の辺の
両方の端子列で構成するのが一般的である。
【０００４】一方、パッケージ内部に封入される半導体
チップ上には、上記一対の辺にそれぞれ対応する二つの
辺に沿って、上記端子列の端子の各々の近傍にパッドが
形成され、それらパッドは対応する端子にボンディング
線によってそれぞれ接続される。
チップ上には、上記一対の辺にそれぞれ対応する二つの
辺に沿って、上記端子列の端子の各々の近傍にパッドが
形成され、それらパッドは対応する端子にボンディング
線によってそれぞれ接続される。
【０００５】上記半導体チップがメモリチップである場
合は、そのチップ表面には、上記複数の端子およびパッ
ドを通して入力／出力される上記ビットパラレル信号に
応答して指定アドレスでのデータの読出し／書込みを行
うメモリセルアレイ部と、この指定アドレスへのビット
パラレルのデータの授受を行う選択・データ転送制御部
とが形成される。
合は、そのチップ表面には、上記複数の端子およびパッ
ドを通して入力／出力される上記ビットパラレル信号に
応答して指定アドレスでのデータの読出し／書込みを行
うメモリセルアレイ部と、この指定アドレスへのビット
パラレルのデータの授受を行う選択・データ転送制御部
とが形成される。
【０００６】同様に、上記半導体チップがマイクロプロ
セッサである場合は、上記複数の端子およびパッドを通
して入力／出力されるビットパラレルのデータそのも
の、そのデータ処理の中間結果および最終結果を一時保
持するデータ保持部と、このデータ保持部からのデータ
に対して所定の処理を施して上記データ保持部に戻すデ
ータ処理部とを含むデータ処理回路と、データの種類や
処理内容に応答して上記複数のパッド、データ保持部お
よび処理部の間のデータの転送制御を行う選択・データ
転送制御部とがチップ表面に形成される。
セッサである場合は、上記複数の端子およびパッドを通
して入力／出力されるビットパラレルのデータそのも
の、そのデータ処理の中間結果および最終結果を一時保
持するデータ保持部と、このデータ保持部からのデータ
に対して所定の処理を施して上記データ保持部に戻すデ
ータ処理部とを含むデータ処理回路と、データの種類や
処理内容に応答して上記複数のパッド、データ保持部お
よび処理部の間のデータの転送制御を行う選択・データ
転送制御部とがチップ表面に形成される。
【０００７】これら半導体チップの表面に形成される各
回路は、機能ごとにブロックにまとめて配置・形成する
のが有利であるので、上記メモリセルアレイ部、データ
処理回路および選択・データ転送制御部などは、とくに
必要がない限り、半導体チップ上で分割することなくそ
れぞれ一つのブロックとして配置され形成される。
回路は、機能ごとにブロックにまとめて配置・形成する
のが有利であるので、上記メモリセルアレイ部、データ
処理回路および選択・データ転送制御部などは、とくに
必要がない限り、半導体チップ上で分割することなくそ
れぞれ一つのブロックとして配置され形成される。
【０００８】すなわち、メモリの場合は、上記一対の辺
に沿って複数のパッドが形成され、一対のパッド列の間
の領域に、メモリセルアレイ部および選択・データ転送
制御部がそれぞれ形成される。
に沿って複数のパッドが形成され、一対のパッド列の間
の領域に、メモリセルアレイ部および選択・データ転送
制御部がそれぞれ形成される。
【０００９】同様に、マイクロプロセッサの場合も、一
対のパッド列の間の領域に、データ処理回路と、選択・
データ転送制御部とが上記一対の辺に沿って配置・形成
される。
対のパッド列の間の領域に、データ処理回路と、選択・
データ転送制御部とが上記一対の辺に沿って配置・形成
される。
【００１０】これら半導体チップ上で選択・データ転送
制御部を形成する領域上には、上記一対のパッド列と上
記指定アドレスとの間、同パット列とデータ保持部との
間、およびこれらデータ保持部とデータ処理部との間の
データ転送をビットパラレルに行うためのデータバスが
形成され、このデータバスは上記一対のパッド列のパッ
ドにそれぞれ接続される。
制御部を形成する領域上には、上記一対のパッド列と上
記指定アドレスとの間、同パット列とデータ保持部との
間、およびこれらデータ保持部とデータ処理部との間の
データ転送をビットパラレルに行うためのデータバスが
形成され、このデータバスは上記一対のパッド列のパッ
ドにそれぞれ接続される。
【００１１】半導体チップ上に上述のとおり配置・形成
された選択・データ転送制御部およびデータバスは、こ
のチップの上記二つのパッド列の一方に必然的に偏るの
で、一方のパッド列の複数のパッドと上記データバスと
の間の配線が、他方のパッド列の複数のパッドと上記デ
ータバスとの間の配線よりも短くなる。
された選択・データ転送制御部およびデータバスは、こ
のチップの上記二つのパッド列の一方に必然的に偏るの
で、一方のパッド列の複数のパッドと上記データバスと
の間の配線が、他方のパッド列の複数のパッドと上記デ
ータバスとの間の配線よりも短くなる。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置（ＩＣ）では、半導体チップ上に配置・形
成された選択・データ転送制御部およびデータバスが、
このチップの上記二つのパッド列の一方に必然的に偏る
ので、一方のパッド列の複数のパッドと上記データバス
との間の配線が、他方のパッド列の複数のパッドと上記
データバスとの間の配線よりも短くなり、したがって、
これら配線の抵抗および配線容量によっていずれか一方
のデータの伝達時間が長くなる。ビットパラレル信号の
伝達時間はその信号を構成する複数のパラレルビットの
うちの伝達に最も長い時間を要するビットの伝達時間で
定まるので、この半導体集積回路装置の全体としてのデ
ータ転送時間は長くなり動作速度が遅くなるという問題
点があった。
集積回路装置（ＩＣ）では、半導体チップ上に配置・形
成された選択・データ転送制御部およびデータバスが、
このチップの上記二つのパッド列の一方に必然的に偏る
ので、一方のパッド列の複数のパッドと上記データバス
との間の配線が、他方のパッド列の複数のパッドと上記
データバスとの間の配線よりも短くなり、したがって、
これら配線の抵抗および配線容量によっていずれか一方
のデータの伝達時間が長くなる。ビットパラレル信号の
伝達時間はその信号を構成する複数のパラレルビットの
うちの伝達に最も長い時間を要するビットの伝達時間で
定まるので、この半導体集積回路装置の全体としてのデ
ータ転送時間は長くなり動作速度が遅くなるという問題
点があった。
【００１３】したがって本発明の目的は、ビットパラレ
ルに入力／出力されるデータの半導体チップ内における
伝達時間を短縮した半導体集積回路装置を提供すること
にある。
ルに入力／出力されるデータの半導体チップ内における
伝達時間を短縮した半導体集積回路装置を提供すること
にある。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、実質的に方形の半導体基板の互いに相対する一
対の辺の各々の近傍に所定の間隔でそれぞれ形成された
複数個のボンディングパッドから成る第１および第２の
ボンディングパッド列と、前記半導体基板の表面の前記
第１および第２のボンディングパッド列の間の対応ボン
ディングパッド列寄りの領域にそれぞれ形成された第１
および第２の内部回路と、これら第１および第２の内部
回路にそれぞれ対応接続され各々対応ボンディングパッ
ド列にそれぞれ平行に配置形成された第１および第２の
データバスと、これら第１および第２のデータバスとの
対応ボンディングパッド列の複数のボンディングパッド
との間を等しい長さで接続する個別接続手段とを含む半
導体チップと、前記複数個のボンディングパッドにそれ
ぞれ接続された複数個の外部接続端子から成り前記第１
および第２のボンディングパッド列の各々とそれぞれ実
質的に平行に配置され外部利用装置との間で並列複数ビ
ットのディジタル信号の授受を行う第１および第２の外
部接続端子列を含み前記半導体チップを気密的に固定収
容するハウジング手段とを有している。
装置は、実質的に方形の半導体基板の互いに相対する一
対の辺の各々の近傍に所定の間隔でそれぞれ形成された
複数個のボンディングパッドから成る第１および第２の
ボンディングパッド列と、前記半導体基板の表面の前記
第１および第２のボンディングパッド列の間の対応ボン
ディングパッド列寄りの領域にそれぞれ形成された第１
および第２の内部回路と、これら第１および第２の内部
回路にそれぞれ対応接続され各々対応ボンディングパッ
ド列にそれぞれ平行に配置形成された第１および第２の
データバスと、これら第１および第２のデータバスとの
対応ボンディングパッド列の複数のボンディングパッド
との間を等しい長さで接続する個別接続手段とを含む半
導体チップと、前記複数個のボンディングパッドにそれ
ぞれ接続された複数個の外部接続端子から成り前記第１
および第２のボンディングパッド列の各々とそれぞれ実
質的に平行に配置され外部利用装置との間で並列複数ビ
ットのディジタル信号の授受を行う第１および第２の外
部接続端子列を含み前記半導体チップを気密的に固定収
容するハウジング手段とを有している。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の第１の実施例の一部切り欠
き平面図である。
き平面図である。
【００１７】この実施例は、外部回路との間でビットパ
ラレルにデータの授受を行う複数のデータ入出力端子Ｉ
Ｏ１〜ＩＯ４，電源端子Ｖｃｃ１および接地端子ＧＮＤ
１を第１の辺（左辺）に、データ入出力端子ＩＯ５〜Ｉ
Ｏ８，電源端子Ｖｃｃ２および接地端子ＧＮＤ２を上記
第１の辺と相対向する第２の辺（右辺）にそれぞれ配列
したパッケージ１と、半導体基板２０上の左辺側および
右辺側に線対称的に配置・形成された内部回路領域２１
ａ／２１ｂ，データバス２２ａ／２２ｂ，データ入出力
パッドＰＩＯ１〜ＰＩＯ４／ＰＩＯ５〜ＰＩＯ８，デー
タバッファ回路ＢＩＯ１〜ＢＩＯ４／ＢＩＯ５〜ＢＩＯ
８および配線２３を含みパッケージ１内に収納された半
導体チップ２と、データ入出力端子ＩＯ１〜ＩＯ８とデ
ータ入出力パッドＰＩＯ１〜ＩＯ０８、電源端子Ｖｃｃ
１／Ｖｃｃ２と電源用パッドＰＰ１／ＰＰ２、接地端子
ＧＮＤ１／ＧＮＤ２と接地用パッドＰＧ１／ＰＧ２とを
それぞれ対応接続するボンディング線３とを備える。
ラレルにデータの授受を行う複数のデータ入出力端子Ｉ
Ｏ１〜ＩＯ４，電源端子Ｖｃｃ１および接地端子ＧＮＤ
１を第１の辺（左辺）に、データ入出力端子ＩＯ５〜Ｉ
Ｏ８，電源端子Ｖｃｃ２および接地端子ＧＮＤ２を上記
第１の辺と相対向する第２の辺（右辺）にそれぞれ配列
したパッケージ１と、半導体基板２０上の左辺側および
右辺側に線対称的に配置・形成された内部回路領域２１
ａ／２１ｂ，データバス２２ａ／２２ｂ，データ入出力
パッドＰＩＯ１〜ＰＩＯ４／ＰＩＯ５〜ＰＩＯ８，デー
タバッファ回路ＢＩＯ１〜ＢＩＯ４／ＢＩＯ５〜ＢＩＯ
８および配線２３を含みパッケージ１内に収納された半
導体チップ２と、データ入出力端子ＩＯ１〜ＩＯ８とデ
ータ入出力パッドＰＩＯ１〜ＩＯ０８、電源端子Ｖｃｃ
１／Ｖｃｃ２と電源用パッドＰＰ１／ＰＰ２、接地端子
ＧＮＤ１／ＧＮＤ２と接地用パッドＰＧ１／ＰＧ２とを
それぞれ対応接続するボンディング線３とを備える。
【００１８】半導体チップ２について更に詳述すると、
メモリ装置を構成するこの半導体チップ２は、半導体基
板２０の左辺および右辺と平行な中心線２０Ａの左側で
上記中心線２０Ａの隣接領域にメモリセルアレイ部２１
１ａとその外側領域に列選択・データ転送回路２１２ａ
とを含む上記内部回路領域２１ａと、左辺に最も近接し
た領域の上記データ入出力端子ＩＯ１〜ＩＯ４，電源端
子Ｖｃｃ１および接地端子ＧＮＤ１にそれぞれ対応しか
つ近接した位置に形成されたデータ入出力パッドＰＩＯ
１〜ＰＩＯ４，電源用パッドＰＰ１および接地用パッド
ＰＧ１と、列選択・データ転送回路２１２ａの左辺側外
縁とデータ入出力パッドＰＩＯ１〜ＰＩＯ４との間の領
域に形成されたデータバッファ回路ＢＩＯ１〜ＢＩＯ４
と、列選択・データ転送回路２１２ａの左辺側外縁に沿
って形成されデータバッファ回路ＢＩＯ１〜ＢＩＯ４お
よび列選択・データ転送回路２１２ａ間のデータをビッ
トパラレルに伝達するデータバス２２ａと、データバッ
ファ回路ＢＩＯ１〜ＢＩＯ４とデータ入出力パッドＰＩ
Ｏ１〜ＰＩＯ４およびデータバス２２ａとの間に形成さ
れこれらを対応ビットごとに接続する配線２３とを備え
る。なお、電源用パッドＰＰ１および接地用パッドＧＮ
Ｄ１とメモリセルアレイ部２１１ａ，列選択・データ転
送回路２１２ａおよびデータバッファ回路ＢＩＯ１〜Ｂ
ＩＯ４との間にも配線２３が形成されているが、これら
配線はＦＩＧ．１には示されていない。また、上記中心
線２０Ａの右側には、この中心線２０Ａについて対称
に、メモリセルアレイ部２１１ｂおよび列選択・データ
転送回路２１２ａを含む内部回路領域２１ｂと、データ
入出力パッドＰＩＯ５〜ＰＩＯ８，電源用パッドＰＰ２
および接地用パッドＰＧ２と、データバッファ回路ＢＩ
Ｏ５〜ＢＩＯ８と、データバス２２ｂと、配線２３とを
備える。
メモリ装置を構成するこの半導体チップ２は、半導体基
板２０の左辺および右辺と平行な中心線２０Ａの左側で
上記中心線２０Ａの隣接領域にメモリセルアレイ部２１
１ａとその外側領域に列選択・データ転送回路２１２ａ
とを含む上記内部回路領域２１ａと、左辺に最も近接し
た領域の上記データ入出力端子ＩＯ１〜ＩＯ４，電源端
子Ｖｃｃ１および接地端子ＧＮＤ１にそれぞれ対応しか
つ近接した位置に形成されたデータ入出力パッドＰＩＯ
１〜ＰＩＯ４，電源用パッドＰＰ１および接地用パッド
ＰＧ１と、列選択・データ転送回路２１２ａの左辺側外
縁とデータ入出力パッドＰＩＯ１〜ＰＩＯ４との間の領
域に形成されたデータバッファ回路ＢＩＯ１〜ＢＩＯ４
と、列選択・データ転送回路２１２ａの左辺側外縁に沿
って形成されデータバッファ回路ＢＩＯ１〜ＢＩＯ４お
よび列選択・データ転送回路２１２ａ間のデータをビッ
トパラレルに伝達するデータバス２２ａと、データバッ
ファ回路ＢＩＯ１〜ＢＩＯ４とデータ入出力パッドＰＩ
Ｏ１〜ＰＩＯ４およびデータバス２２ａとの間に形成さ
れこれらを対応ビットごとに接続する配線２３とを備え
る。なお、電源用パッドＰＰ１および接地用パッドＧＮ
Ｄ１とメモリセルアレイ部２１１ａ，列選択・データ転
送回路２１２ａおよびデータバッファ回路ＢＩＯ１〜Ｂ
ＩＯ４との間にも配線２３が形成されているが、これら
配線はＦＩＧ．１には示されていない。また、上記中心
線２０Ａの右側には、この中心線２０Ａについて対称
に、メモリセルアレイ部２１１ｂおよび列選択・データ
転送回路２１２ａを含む内部回路領域２１ｂと、データ
入出力パッドＰＩＯ５〜ＰＩＯ８，電源用パッドＰＰ２
および接地用パッドＰＧ２と、データバッファ回路ＢＩ
Ｏ５〜ＢＩＯ８と、データバス２２ｂと、配線２３とを
備える。
【００１９】外部回路からパッケージ１の左辺および右
辺のデータ入出力端子ＩＯ１〜ＩＯ４／ＩＯ５〜ＩＯ８
にビットパラレルに供給されたデータは、これら端子に
近接して形成されたデータ入出力パッドＰＩＯ１〜ＰＩ
Ｏ４／ＰＩＯ５〜ＰＩＯ８およびデータバッファ回路Ｂ
ＩＯ１〜ＢＩＯ４／ＢＩＯ５〜ＢＩＯ８を通して左辺側
および右辺側のデータバス２２ａ／２２ｂにそれぞれ伝
達される。列選択・データ転送回路２１２ａ／２１２ｂ
は、列アドレス信号（図１には表示されていない）に応
答して選択したメモリセルアレイ部２１１ａ／２１１ｂ
の列に、データバス２２ａ／２２ｂに伝達されたデータ
を転送する。メモリセルアレイ部２１１ａ／２１１ｂ
は、上記列の行アドレス信号（図１には表示されていな
い）に応答して選択した行のメモリセルに転送された上
記データを書込む。列アドレス信号および行アドレス信
号により選択されたメモリセルの記憶データの読出し
は、上述の逆の経路で行われる。
辺のデータ入出力端子ＩＯ１〜ＩＯ４／ＩＯ５〜ＩＯ８
にビットパラレルに供給されたデータは、これら端子に
近接して形成されたデータ入出力パッドＰＩＯ１〜ＰＩ
Ｏ４／ＰＩＯ５〜ＰＩＯ８およびデータバッファ回路Ｂ
ＩＯ１〜ＢＩＯ４／ＢＩＯ５〜ＢＩＯ８を通して左辺側
および右辺側のデータバス２２ａ／２２ｂにそれぞれ伝
達される。列選択・データ転送回路２１２ａ／２１２ｂ
は、列アドレス信号（図１には表示されていない）に応
答して選択したメモリセルアレイ部２１１ａ／２１１ｂ
の列に、データバス２２ａ／２２ｂに伝達されたデータ
を転送する。メモリセルアレイ部２１１ａ／２１１ｂ
は、上記列の行アドレス信号（図１には表示されていな
い）に応答して選択した行のメモリセルに転送された上
記データを書込む。列アドレス信号および行アドレス信
号により選択されたメモリセルの記憶データの読出し
は、上述の逆の経路で行われる。
【００２０】従来の半導体集積回路装置は、前述のとお
り、データ入出力端子およびデータ入出力パッドをパッ
ケージおよび半導体チップの左辺および右辺にそれぞれ
分割して配置・形成しているのに対し、その内部回路
は、同一機能のものを一つのブロックにまとめて配置・
形成している。すなわち、上述の図１と対応する従来の
半導体集積回路装置では、半導体チップ上には、メモリ
セルアレイ部および列選択・データ転送回路がそれぞれ
一つ、これに伴うデータバスも一つ形成されているだけ
である。このような場合、列選択・データ転送回路およ
びこの回路に付随するデータバスは半導体チップの左辺
側または右辺側に偏らざるを得ない。したがって、左辺
および右辺に形成されたデータ入出力パッドとデータバ
スとの間の配線の長さが均一でなくなり、したがってそ
れぞれの配線により伝達されるデータの伝達時間に差が
生ずる。上述のとおり、ビットパラレル信号の伝達時間
は構成ビットのうち伝達に最長の時間を要するビットの
伝達時間によって定まるので、上述の従来の半導体集積
回路装置の内部におけるデータ伝達時間は必然的に長く
なる。
り、データ入出力端子およびデータ入出力パッドをパッ
ケージおよび半導体チップの左辺および右辺にそれぞれ
分割して配置・形成しているのに対し、その内部回路
は、同一機能のものを一つのブロックにまとめて配置・
形成している。すなわち、上述の図１と対応する従来の
半導体集積回路装置では、半導体チップ上には、メモリ
セルアレイ部および列選択・データ転送回路がそれぞれ
一つ、これに伴うデータバスも一つ形成されているだけ
である。このような場合、列選択・データ転送回路およ
びこの回路に付随するデータバスは半導体チップの左辺
側または右辺側に偏らざるを得ない。したがって、左辺
および右辺に形成されたデータ入出力パッドとデータバ
スとの間の配線の長さが均一でなくなり、したがってそ
れぞれの配線により伝達されるデータの伝達時間に差が
生ずる。上述のとおり、ビットパラレル信号の伝達時間
は構成ビットのうち伝達に最長の時間を要するビットの
伝達時間によって定まるので、上述の従来の半導体集積
回路装置の内部におけるデータ伝達時間は必然的に長く
なる。
【００２１】これに対し本発明による半導体集積回路装
置は、上記左辺および右辺に形成されたデータ入出力パ
ッドＰＩＯ１〜ＰＩＯ４／ＰＩＯ５〜ＰＩＯ８のそれぞ
れに対し、列選択・データ転送回路２１２ａ／２１２ｂ
およびデータバス２２ａ／２２ｂを近接配置しているの
で、これらパッドとデータバスとの間の距離が均一かつ
短かくなり、上記のデータ伝達時間が短縮される。
置は、上記左辺および右辺に形成されたデータ入出力パ
ッドＰＩＯ１〜ＰＩＯ４／ＰＩＯ５〜ＰＩＯ８のそれぞ
れに対し、列選択・データ転送回路２１２ａ／２１２ｂ
およびデータバス２２ａ／２２ｂを近接配置しているの
で、これらパッドとデータバスとの間の距離が均一かつ
短かくなり、上記のデータ伝達時間が短縮される。
【００２２】図２は本発明の第２の実施例の一部切り欠
き平面図である。
き平面図である。
【００２３】この第２の実施例における半導体チップ２
ａは、半導体基板２０の左辺および右辺のデータ入出力
パッド列ＰＩＯ１〜ＰＩＯ４およびＰＩＯ５〜ＰＩＯ８
の各々を互いに隣接する２つの短列に分け（図２の実施
例では、データ入出力パッド対ＰＩＯ１・ＰＩＯ２／Ｐ
ＩＯ３・ＰＩＯ４／ＰＩＯ５・ＰＩＯ６／ＰＩＯ７・Ｐ
ＩＯ８の４つの短列）、これら短列の各々にメモリセル
アレイ部および列選択・データ転送回路を含む内部回路
領域並びにデータバスを対応させて配置（２１ｃ，２２
ｃ／２１ｄ，２２ｄ／２１ｅ，２２ｅ／２１ｆ，２２
ｆ）すると共に、データ入出力バッファ回路ＢＩＯ１〜
ＢＩＯ８も同様に上記短列にそれぞれ対応させて配置
（ＢＩＯ１・ＢＩＯ２／ＢＩＯ３・ＢＩＯ４／ＢＩＯ５
・ＢＩＯ６／ＢＩＯ７・ＢＩＯ８）する。構成要素を上
述のとおり配置することにより、この実施例はデータ入
出力パッドの上記短列対応のビットパラレルコードワー
ド単位でデータの書込み／読出しを行う。
ａは、半導体基板２０の左辺および右辺のデータ入出力
パッド列ＰＩＯ１〜ＰＩＯ４およびＰＩＯ５〜ＰＩＯ８
の各々を互いに隣接する２つの短列に分け（図２の実施
例では、データ入出力パッド対ＰＩＯ１・ＰＩＯ２／Ｐ
ＩＯ３・ＰＩＯ４／ＰＩＯ５・ＰＩＯ６／ＰＩＯ７・Ｐ
ＩＯ８の４つの短列）、これら短列の各々にメモリセル
アレイ部および列選択・データ転送回路を含む内部回路
領域並びにデータバスを対応させて配置（２１ｃ，２２
ｃ／２１ｄ，２２ｄ／２１ｅ，２２ｅ／２１ｆ，２２
ｆ）すると共に、データ入出力バッファ回路ＢＩＯ１〜
ＢＩＯ８も同様に上記短列にそれぞれ対応させて配置
（ＢＩＯ１・ＢＩＯ２／ＢＩＯ３・ＢＩＯ４／ＢＩＯ５
・ＢＩＯ６／ＢＩＯ７・ＢＩＯ８）する。構成要素を上
述のとおり配置することにより、この実施例はデータ入
出力パッドの上記短列対応のビットパラレルコードワー
ド単位でデータの書込み／読出しを行う。
【００２４】この第２の実施例においては、データバス
２２ｃ〜２２ｆも第１の実施例よりも短くなっているの
で、データの伝達時間はさらに短縮される。
２２ｃ〜２２ｆも第１の実施例よりも短くなっているの
で、データの伝達時間はさらに短縮される。
【００２５】なお、上述の２つの実施例においては、デ
ータ入出力パッド，データバスおよび内部回路領域等の
配置が、中心線について左右対称となっているが、これ
らパッドおよび回路等の配置は必ずしも左右対称とする
必要はない。例えば、制御信号源および電源の接続位置
や周辺回路との位置関係を考慮して、上記パッドおよび
回路等を最適に配置する。
ータ入出力パッド，データバスおよび内部回路領域等の
配置が、中心線について左右対称となっているが、これ
らパッドおよび回路等の配置は必ずしも左右対称とする
必要はない。例えば、制御信号源および電源の接続位置
や周辺回路との位置関係を考慮して、上記パッドおよび
回路等を最適に配置する。
【００２６】上述の２つの実施例のメモリに示される本
発明の技術的思想はマイクロプロセッサにもそのまま適
用できる。その場合は、上述の内部回路２１ａ／２１ｂ
／２１ｃ／２１ｄ対応の内部回路は、データバス経由の
データの一時記憶のためのデータ保持部と、それらデー
タに対して所定の処理を施し上記データバスに出力する
データ処理部と、これらデータ保持部およびデータ処理
部と複数のデータ入出力パッドとの間のデータ転送を上
記データバスを通して選択的に行う選択・データ転送制
御部とを含む。
発明の技術的思想はマイクロプロセッサにもそのまま適
用できる。その場合は、上述の内部回路２１ａ／２１ｂ
／２１ｃ／２１ｄ対応の内部回路は、データバス経由の
データの一時記憶のためのデータ保持部と、それらデー
タに対して所定の処理を施し上記データバスに出力する
データ処理部と、これらデータ保持部およびデータ処理
部と複数のデータ入出力パッドとの間のデータ転送を上
記データバスを通して選択的に行う選択・データ転送制
御部とを含む。
【００２７】
【発明の効果】以上説明したように本発明は、半導体チ
ップを、半導体基板上の互いに相対する第１および第２
の辺に沿って形成されこれら２辺と対応のパッケージの
２辺の複数の端子にそれぞれ対応接続された複数のパッ
ドから成る第１および第２のパッド列と、上記第１およ
び第２のパッド列間の対応パッド列寄りにそれぞれ形成
され伝達されたデータに所定の処理を施す第１および第
２の内部回路と、これら内部回路とそれぞれ接続され対
応内部回路に対するデータの伝達をビットパラレルに行
う第１および第２のデータバスと、これらデータバスと
上記複数のパッドとを接続する配線とを含む構成とした
ので、 各々のパッドと対応データバスとの間の配線長
を均一かつ短かくできるので、データの伝達時間を短縮
することができる効果がある。
ップを、半導体基板上の互いに相対する第１および第２
の辺に沿って形成されこれら２辺と対応のパッケージの
２辺の複数の端子にそれぞれ対応接続された複数のパッ
ドから成る第１および第２のパッド列と、上記第１およ
び第２のパッド列間の対応パッド列寄りにそれぞれ形成
され伝達されたデータに所定の処理を施す第１および第
２の内部回路と、これら内部回路とそれぞれ接続され対
応内部回路に対するデータの伝達をビットパラレルに行
う第１および第２のデータバスと、これらデータバスと
上記複数のパッドとを接続する配線とを含む構成とした
ので、 各々のパッドと対応データバスとの間の配線長
を均一かつ短かくできるので、データの伝達時間を短縮
することができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の一部切り欠き平面図で
ある。
ある。
【図２】本発明の第２の実施例の一部切り欠き平面図で
ある。
ある。
１ パッケージ ２ 半導体チップ ３ ボンディング線 ２０ 半導体基板 ２１ａ〜２１ｆ 内部回路領域 ２２ａ〜２２ｆ データバス ２３ 配線 ２１１ａ〜２１１ｆ メモリセルアレイ部 ２１２ａ〜２１２ｆ 列選択・データ転送回路 ＢＩＯ１〜ＢＩＯ８ データバッファ回路 ＩＯ１〜ＩＯ８ データ入出力端子 ＰＩＯ１〜ＰＩＯ８ データ入出力
Claims (5)
- 【請求項１】 実質的に方形の半導体基板の互いに相対
する一対の辺の各々の近傍に所定の間隔でそれぞれ形成
された複数個のボンディングパッドから成る第１および
第２のボンディングパッド列と、前記半導体基板の表面
の前記第１および第２のボンディングパッド列の間の対
応ボンディングパッド列寄りの領域にそれぞれ形成され
た第１および第２の内部回路と、これら第１および第２
の内部回路にそれぞれ対応接続され各々対応ボンディン
グパッド列にそれぞれ平行に配置形成された第１および
第２のデータバスと、これら第１および第２のデータバ
スとの対応ボンディングパッド列の複数のボンディング
パッドとの間を等しい長さで接続する個別接続手段とを
含む半導体チップと、前記複数個のボンディングパッド
にそれぞれ接続された複数個の外部接続端子から成り前
記第１および第２のボンディングパッド列の各々とそれ
ぞれ実質的に平行に配置され外部利用装置との間で並列
複数ビットのディジタル信号の授受を行う第１および第
２の外部接続端子列を含み前記半導体チップを気密的に
固定収容するハウジング手段とを有することを特徴とす
る半導体集積回路装置。 - 【請求項２】 前記第１および第２のボンディングパッ
ド列の複数のボンディングパッドをそれぞれ少なくとも
２つの短列にかつ同一短列内では互いに隣接するように
分け、これら短列の各々に前記内部回路およびデータバ
スをそれぞれに対応させて配置しこれら短列ごとに前記
ディジタル信号の授受を行う請求項１記載の半導体集積
回路装置。 - 【請求項３】 前記内部回路が、複数のメモリセル列を
備えこれらメモリセル列ごとにデータの書込み／読出し
を行うメモリセルアレイ部と、前記半導体基板上の第１
および第２のデータバスの各々にそれぞれ近接して形成
され前記複数のメモリセル列のうちの所定のメモリセル
列を選択してこの選択されたメモリセル列と前記データ
バスとの間のデータ転送制御を行う列選択・データ転送
回路とを含む請求項１記載の半導体集積回路装置。 - 【請求項４】 前記内部回路が、前記データバスを通し
て伝達されたデータを一時記憶し前記データバスに出力
するデータ保持部と、前記データバスを通して伝達され
たデータに対して所定の処理を施し前記データバスに出
力するデータ処理部と、前記データ保持部，データ処理
部および複数のパッドの三者間のデータ転送を前記デー
タバスを通して選択的に行う選択・転送制御部とを含む
請求項１記載の半導体集積回路装置。 - 【請求項５】 前記第１および第２のボンディングパッ
ド列の複数のボンディングパッドのうちの予め定められ
たものと対応データバスとの間に前記個別接続手段によ
り接続された複数のデータ入出力バッファ回路が設けら
れた請求項１記載の半導体集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24869591 | 1991-09-27 | ||
| JP3-248695 | 1991-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243492A true JPH05243492A (ja) | 1993-09-21 |
| JP2817533B2 JP2817533B2 (ja) | 1998-10-30 |
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ID=17181963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239487A Expired - Fee Related JP2817533B2 (ja) | 1991-09-27 | 1992-09-08 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5463560A (ja) |
| JP (1) | JP2817533B2 (ja) |
| KR (1) | KR960002999B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767583A (en) * | 1995-05-01 | 1998-06-16 | Hyundai Electronics Industries, Inc. | Semiconductor chip I/O and power pin arrangement |
| US6127207A (en) * | 1996-06-26 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and fabrication method therefor |
| JP2008176699A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | マルチプロセッサ装置 |
| JP2016143793A (ja) * | 2015-02-03 | 2016-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0677842B2 (en) | 1993-10-29 | 2001-01-10 | Kabushiki Kaisha Toshiba | Multi-scene recording medium, reproduction method and reproduction apparatus |
| US6417695B1 (en) | 2001-03-15 | 2002-07-09 | Micron Technology, Inc. | Antifuse reroute of dies |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4459496A (en) * | 1980-04-04 | 1984-07-10 | Matsushita Electric Industrial Company, Limited | Semiconductor integrated circuit having stacked integrated injection logic circuits |
| JPS61227289A (ja) * | 1985-03-30 | 1986-10-09 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0346192A (ja) * | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体装置及び半導体メモリ装置 |
-
1992
- 1992-09-08 JP JP4239487A patent/JP2817533B2/ja not_active Expired - Fee Related
- 1992-09-26 KR KR1019920017597A patent/KR960002999B1/ko not_active IP Right Cessation
- 1992-09-28 US US07/952,690 patent/US5463560A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767583A (en) * | 1995-05-01 | 1998-06-16 | Hyundai Electronics Industries, Inc. | Semiconductor chip I/O and power pin arrangement |
| US6127207A (en) * | 1996-06-26 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and fabrication method therefor |
| JP2008176699A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | マルチプロセッサ装置 |
| US8200878B2 (en) | 2007-01-22 | 2012-06-12 | Renesas Electronics Corporation | Multi-processor device with groups of processors consisting of respective separate external bus interfaces |
| US8621127B2 (en) | 2007-01-22 | 2013-12-31 | Renesas Electronics Corporation | Multi-processor device with groups of processors and respective separate external bus interfaces |
| US10372654B2 (en) | 2007-01-22 | 2019-08-06 | Renesas Electronics Corporation | Multi-processor device |
| JP2016143793A (ja) * | 2015-02-03 | 2016-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN105845651A (zh) * | 2015-02-03 | 2016-08-10 | 瑞萨电子株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006893A (ko) | 1993-04-22 |
| KR960002999B1 (ko) | 1996-03-02 |
| US5463560A (en) | 1995-10-31 |
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