JPH05243412A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH05243412A JPH05243412A JP4078939A JP7893992A JPH05243412A JP H05243412 A JPH05243412 A JP H05243412A JP 4078939 A JP4078939 A JP 4078939A JP 7893992 A JP7893992 A JP 7893992A JP H05243412 A JPH05243412 A JP H05243412A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【目的】 Ｉ／Ｏ回路自体及び周辺から発生する電磁波
を積極的に吸収して漏洩を防止でき、外部からの電磁波
の侵入も防止でき、かついずれの形態のデバイスにも容
易に適用できる構成からなる半導体パッケージの提供。 【構成】 ヒートスプレッダ１０を囲むように着設した
Ｎｉ−Ｚｎ系焼結フェライトからなる支持枠１１には所
定のスルーホールが設けてあり、これを通してリードフ
レーム１３が支持枠１１の表裏面に所要パターンで露出
し、フェライト製支持枠１１の上面側のインナーリード
部とヒートスプレッダ１０上に搭載したＬＳＩチップ１
２とをワイヤーボンディグしたのち、これらを被覆する
ように、Ｎｉ−Ｚｎ系焼結フェライトからなるキャップ
１５を絶縁材１６にて封着してある。 【効果】 ＬＳＩやインナーリードから発生する電磁波
がキャップなどの軟磁性材料に吸収されて、外部への漏
洩が著しく減少する。
を積極的に吸収して漏洩を防止でき、外部からの電磁波
の侵入も防止でき、かついずれの形態のデバイスにも容
易に適用できる構成からなる半導体パッケージの提供。 【構成】 ヒートスプレッダ１０を囲むように着設した
Ｎｉ−Ｚｎ系焼結フェライトからなる支持枠１１には所
定のスルーホールが設けてあり、これを通してリードフ
レーム１３が支持枠１１の表裏面に所要パターンで露出
し、フェライト製支持枠１１の上面側のインナーリード
部とヒートスプレッダ１０上に搭載したＬＳＩチップ１
２とをワイヤーボンディグしたのち、これらを被覆する
ように、Ｎｉ−Ｚｎ系焼結フェライトからなるキャップ
１５を絶縁材１６にて封着してある。 【効果】 ＬＳＩやインナーリードから発生する電磁波
がキャップなどの軟磁性材料に吸収されて、外部への漏
洩が著しく減少する。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等を搭載した
半導体パッケージの改良に係り、軟磁性材料にて被覆封
着して高速化、デジタル化したＬＳＩ等から発生する電
磁波を防止あるいは外部からの電磁波の影響を排除した
半導体パッケージに関する。
半導体パッケージの改良に係り、軟磁性材料にて被覆封
着して高速化、デジタル化したＬＳＩ等から発生する電
磁波を防止あるいは外部からの電磁波の影響を排除した
半導体パッケージに関する。
【０００２】
【従来の技術】今日、情報信号処理の高密度化、高速化
の要求にともない、各種半導体デバイスはＩＣからＬＳ
Ｉ、さらに超ＬＳＩへと高集積化され、クロック使用周
波数も１６ＭＨｚから３２ＭＨｚ，、さらに５０ＭＨｚ
と高速化されつつあり、また信号処理もアナログ処理か
ら数十〜数百ＭＨｚのデジタル処理へと急速に進行して
きた。
の要求にともない、各種半導体デバイスはＩＣからＬＳ
Ｉ、さらに超ＬＳＩへと高集積化され、クロック使用周
波数も１６ＭＨｚから３２ＭＨｚ，、さらに５０ＭＨｚ
と高速化されつつあり、また信号処理もアナログ処理か
ら数十〜数百ＭＨｚのデジタル処理へと急速に進行して
きた。
【０００３】この半導体デバイスにおける高速化ならび
にデジタル化は、搭載したチップと外部電気回路との接
続用リードなどから電磁波を発生するようになり、半導
体デバイスのピン間、周辺回路、他デバイスや機器に電
磁波障害が発生する問題があるため、その解決が求めら
れている。特に、３０〜５００ＭＨｚの周波数駆動によ
る発生電磁波は、ＴＶを初め通信用周波数帯域に該当
し、世界的に規制の対象となる。
にデジタル化は、搭載したチップと外部電気回路との接
続用リードなどから電磁波を発生するようになり、半導
体デバイスのピン間、周辺回路、他デバイスや機器に電
磁波障害が発生する問題があるため、その解決が求めら
れている。特に、３０〜５００ＭＨｚの周波数駆動によ
る発生電磁波は、ＴＶを初め通信用周波数帯域に該当
し、世界的に規制の対象となる。
【０００４】かかる半導体デバイスにおける電磁波障害
の防止策としては、次の手段等がある。 １）クロックラインを短くする。 ２）Ｉ／Ｏ（ｉｎｐｕｔ−ｏｕｔｐｕｔ）回路にフェラ
イトビーズを入れる。 ３）回路をマイクロストリップラインにしてインピーダ
ンスを一定にし、同値の抵抗で終端する。 ４）金属躯体で電波シールドする。
の防止策としては、次の手段等がある。 １）クロックラインを短くする。 ２）Ｉ／Ｏ（ｉｎｐｕｔ−ｏｕｔｐｕｔ）回路にフェラ
イトビーズを入れる。 ３）回路をマイクロストリップラインにしてインピーダ
ンスを一定にし、同値の抵抗で終端する。 ４）金属躯体で電波シールドする。
【０００５】
【発明が解決しようとする課題】上記の如く、電気回路
的な改良のみでは電磁波の発生を大幅に低減することが
できず、たとえ低減できたとしても、外部からの電磁波
の侵入を防止することができない。また金属シールドを
用いる場合は、外部からの電磁波の侵入、ならびに内部
から漏洩をある程度防止できるが、内部では漏洩しない
ように金属躯体で反射しているだけで、内部での電磁波
障害を根本的に解決できるわけではない。
的な改良のみでは電磁波の発生を大幅に低減することが
できず、たとえ低減できたとしても、外部からの電磁波
の侵入を防止することができない。また金属シールドを
用いる場合は、外部からの電磁波の侵入、ならびに内部
から漏洩をある程度防止できるが、内部では漏洩しない
ように金属躯体で反射しているだけで、内部での電磁波
障害を根本的に解決できるわけではない。
【０００６】また、従来の解決策は、電磁波障害の低減
効果が十分でなく、またあらゆる半導体デバイスや電子
デバイスを対象に適用できるものでなく、技術上あるい
はコストの点など種々の面で十分とは言い難いものであ
った。
効果が十分でなく、またあらゆる半導体デバイスや電子
デバイスを対象に適用できるものでなく、技術上あるい
はコストの点など種々の面で十分とは言い難いものであ
った。
【０００７】この発明は、半導体デバイスにおける電磁
波障害の現状に鑑み、Ｉ／Ｏ回路自体及び周辺から発生
する電磁波を積極的に吸収して、電磁波の発生及び漏洩
を防止でき、また、外部からの電磁波の侵入も防止でき
る構成からなり、いずれの形態のデバイスにも容易に適
用できる構成からなる半導体パッケージの提供を目的と
している。
波障害の現状に鑑み、Ｉ／Ｏ回路自体及び周辺から発生
する電磁波を積極的に吸収して、電磁波の発生及び漏洩
を防止でき、また、外部からの電磁波の侵入も防止でき
る構成からなり、いずれの形態のデバイスにも容易に適
用できる構成からなる半導体パッケージの提供を目的と
している。
【０００８】
【課題を解決するための手段】この発明は、半導体チッ
プあるいはさらに他電子デバイスを搭載してこれを封着
する半導体パッケージにおいて、搭載した半導体チップ
あるいはさらに他電子デバイスを封着するためのキャッ
プ、半導体チップあるいはさらに他電子デバイスを搭載
する部材、また所要の部材や部位のいずれかあるいは全
てが軟磁性材料であることを特徴とする半導体パッケー
ジである。
プあるいはさらに他電子デバイスを搭載してこれを封着
する半導体パッケージにおいて、搭載した半導体チップ
あるいはさらに他電子デバイスを封着するためのキャッ
プ、半導体チップあるいはさらに他電子デバイスを搭載
する部材、また所要の部材や部位のいずれかあるいは全
てが軟磁性材料であることを特徴とする半導体パッケー
ジである。
【０００９】また、この発明は、半導体チップあるいは
さらに他電子デバイスを搭載してこれを封着する半導体
パッケージにおいて、搭載した半導体チップあるいはさ
らに他電子デバイスを軟磁性材料にて被覆封着したこと
を特徴とする半導体パッケージである。ここで被覆封着
とは、半導体チップの全体あるいは所要部を覆い封着す
ることのほか所謂封着部をも含む。
さらに他電子デバイスを搭載してこれを封着する半導体
パッケージにおいて、搭載した半導体チップあるいはさ
らに他電子デバイスを軟磁性材料にて被覆封着したこと
を特徴とする半導体パッケージである。ここで被覆封着
とは、半導体チップの全体あるいは所要部を覆い封着す
ることのほか所謂封着部をも含む。
【００１０】また、この発明は、上記の構成において、
封着する軟磁性材料の内部および／または表面にリード
パターンが形成されていることを特徴とする半導体パッ
ケージである。
封着する軟磁性材料の内部および／または表面にリード
パターンが形成されていることを特徴とする半導体パッ
ケージである。
【００１１】また、この発明は、上記の構成において、
封着する軟磁性材料が軟磁性材料粉末を樹脂またはゴム
またはガラスに分散、個化した構成であることを特徴と
する半導体パッケージである。
封着する軟磁性材料が軟磁性材料粉末を樹脂またはゴム
またはガラスに分散、個化した構成であることを特徴と
する半導体パッケージである。
【００１２】また、この発明は、上記の構成において、
軟磁性材料が異材質との積層構造からなることを特徴と
する半導体パッケージである。
軟磁性材料が異材質との積層構造からなることを特徴と
する半導体パッケージである。
【００１３】この発明において、軟磁性材料は、軟磁性
でかつ固有電気抵抗の大ききな材料が好ましく、Ｍｎフ
ェライト、Ｃｕ−Ｚｎ−Ｍｇフェライト等のスピネル系
フェライト、さらにはＹＩＧ等のガーネット系フェライ
ト、Ｂａ−Ｃｏなどの六方晶プレーナ型系フェライトな
どデバイス形態、用途や電波吸収特性等に応じて適宜選
定できる。例えば、高周波用としてはＭｎフェライト粉
を後述の樹脂等に分散させたものが適しており、ガーネ
ット系またはプレーナ型の場合は樹脂等に分散させるほ
か、バルクのまま利用することができるまた、所謂パー
マロイ、センダスト、アルフェノール、パーメンジュー
ル、窒化鉄、その他のＦｅ、Ｃｏ、Ｎｉ基合金などの軟
磁性合金を利用でき、樹脂などと複合して絶縁体化して
もよい。
でかつ固有電気抵抗の大ききな材料が好ましく、Ｍｎフ
ェライト、Ｃｕ−Ｚｎ−Ｍｇフェライト等のスピネル系
フェライト、さらにはＹＩＧ等のガーネット系フェライ
ト、Ｂａ−Ｃｏなどの六方晶プレーナ型系フェライトな
どデバイス形態、用途や電波吸収特性等に応じて適宜選
定できる。例えば、高周波用としてはＭｎフェライト粉
を後述の樹脂等に分散させたものが適しており、ガーネ
ット系またはプレーナ型の場合は樹脂等に分散させるほ
か、バルクのまま利用することができるまた、所謂パー
マロイ、センダスト、アルフェノール、パーメンジュー
ル、窒化鉄、その他のＦｅ、Ｃｏ、Ｎｉ基合金などの軟
磁性合金を利用でき、樹脂などと複合して絶縁体化して
もよい。
【００１４】また、軟磁性材料には、上記各種系の樹脂
フェライトまたはゴムフェライトさらにはガラスフェラ
イトを使用でき、フェライトと樹脂またはゴムまたはガ
ラスの含有比率を適宜選定することによりインピーダン
スなどの特性を任意に選定できる。フェライト粉を分散
させる樹脂には、樹脂封着用レジン、ポリプロピレン、
６−ナイロン、エポキシ系、ＵＶ系、ウレタン系、ポリ
アミド系等を用いることができる。ゴムには、クロロプ
レンゴム、シリコンゴム等の不純物ガスを発生しないゴ
ムを用いることができる。また、ガラスには封着用ガラ
スなど公知の各種ガラスを使用することができる、パッ
ケージ化のための所謂封着には、接合部の材質の組合せ
に応じて各種ガラスや接着剤などの絶縁材を適宜選定で
きる。
フェライトまたはゴムフェライトさらにはガラスフェラ
イトを使用でき、フェライトと樹脂またはゴムまたはガ
ラスの含有比率を適宜選定することによりインピーダン
スなどの特性を任意に選定できる。フェライト粉を分散
させる樹脂には、樹脂封着用レジン、ポリプロピレン、
６−ナイロン、エポキシ系、ＵＶ系、ウレタン系、ポリ
アミド系等を用いることができる。ゴムには、クロロプ
レンゴム、シリコンゴム等の不純物ガスを発生しないゴ
ムを用いることができる。また、ガラスには封着用ガラ
スなど公知の各種ガラスを使用することができる、パッ
ケージ化のための所謂封着には、接合部の材質の組合せ
に応じて各種ガラスや接着剤などの絶縁材を適宜選定で
きる。
【００１５】さらにこの発明において、軟磁性材料に
は、上記の組成の単板のみならず、焼結フェライトと樹
脂フェライトまたはゴムフェライトとの積層材、あるい
は樹脂フェライトと軟磁性金属板、ゴムフェライトとＡ
ｌ板など、異材質の軟磁性材料同士の積層構造や軟磁性
材料と他材質材との積層構造とすることができる。
は、上記の組成の単板のみならず、焼結フェライトと樹
脂フェライトまたはゴムフェライトとの積層材、あるい
は樹脂フェライトと軟磁性金属板、ゴムフェライトとＡ
ｌ板など、異材質の軟磁性材料同士の積層構造や軟磁性
材料と他材質材との積層構造とすることができる。
【００１６】
【作用】この発明は、半導体チップあるいはさらに他電
子デバイスを搭載してこれを封着する半導体パッケージ
において、封着するためのキャップ、チップ搭載用のダ
イパッドやヒートスプレッダなどの部材、あるいは被覆
封着用材料の全てが軟磁性材料であることを特徴とし、
Ｎｉ−Ｚｎ系フェライトなどの軟磁性材料を用いたこと
により、例えばＬＳＩやインナーリードから発生する電
磁波がキャップやダイパッドあるいは封着用材料にて積
極的に吸収されて、外部への漏洩が著しく減少し、ま
た、外部からの電磁波も同様に吸収されて内部のＬＳＩ
などに障害を与えることがない。またこの発明は、封着
する軟磁性材料の内部および／または表面にリードパタ
ーンを形成して表面実装型の半導体パッケージとなすこ
とにより、アウターリードから発生する電磁波も軟磁性
材料からなる封着用材料にて積極的に吸収されて、他デ
バイスなどへの漏洩が著しく減少する。
子デバイスを搭載してこれを封着する半導体パッケージ
において、封着するためのキャップ、チップ搭載用のダ
イパッドやヒートスプレッダなどの部材、あるいは被覆
封着用材料の全てが軟磁性材料であることを特徴とし、
Ｎｉ−Ｚｎ系フェライトなどの軟磁性材料を用いたこと
により、例えばＬＳＩやインナーリードから発生する電
磁波がキャップやダイパッドあるいは封着用材料にて積
極的に吸収されて、外部への漏洩が著しく減少し、ま
た、外部からの電磁波も同様に吸収されて内部のＬＳＩ
などに障害を与えることがない。またこの発明は、封着
する軟磁性材料の内部および／または表面にリードパタ
ーンを形成して表面実装型の半導体パッケージとなすこ
とにより、アウターリードから発生する電磁波も軟磁性
材料からなる封着用材料にて積極的に吸収されて、他デ
バイスなどへの漏洩が著しく減少する。
【００１７】さらにこの発明は、使用する軟磁性材料を
種々材料の単層材とするほか、異材質の軟磁性材料同士
の積層構造や軟磁性材料と他材質材との積層構造とする
ことができるため、種々の形態の電子デバイスに適用で
き、例えば、ヒートスプレッダをフェライトとＣｕやＡ
ｌなどの高熱伝導材料との積層材として放熱性を確保し
ながら電磁波を積極的に吸収させることができる。
種々材料の単層材とするほか、異材質の軟磁性材料同士
の積層構造や軟磁性材料と他材質材との積層構造とする
ことができるため、種々の形態の電子デバイスに適用で
き、例えば、ヒートスプレッダをフェライトとＣｕやＡ
ｌなどの高熱伝導材料との積層材として放熱性を確保し
ながら電磁波を積極的に吸収させることができる。
【００１８】
【実施例】実施例１ 図１に示す半導体パッケージは、Ｃｕ製のヒートスプレ
ッダ１上には絶縁フィルムまたは低融点ガラスからなる
絶縁材２を介して所要パターンのリードフレーム３を固
着してあり、ヒートスプレッダ１の中央にＬＳＩチップ
４をダイ付けし、リードフレーム３とＬＳＩチップ４と
の間をワイヤーボンディグした後、ヒートスプレッダ１
上のＬＳＩチップ４とインナーリードとなるリードフレ
ーム３を被覆するように、Ｎｉ−Ｚｎ系焼結フェライト
からなるキャップ５を絶縁材６にて封着してある。
ッダ１上には絶縁フィルムまたは低融点ガラスからなる
絶縁材２を介して所要パターンのリードフレーム３を固
着してあり、ヒートスプレッダ１の中央にＬＳＩチップ
４をダイ付けし、リードフレーム３とＬＳＩチップ４と
の間をワイヤーボンディグした後、ヒートスプレッダ１
上のＬＳＩチップ４とインナーリードとなるリードフレ
ーム３を被覆するように、Ｎｉ−Ｚｎ系焼結フェライト
からなるキャップ５を絶縁材６にて封着してある。
【００１９】実施例２ 図２の半導体パッケージは図１に示すものと同等構成に
おいて、ヒートスプレッダ１にＡｌの金属部１ａとＮｉ
−Ｚｎ系フェライトを７５ｗｔ％含有するＳｉゴムフェ
ライト１ｂとの積層構造を用いて、放熱性と電波吸収性
を兼ね備えた構成としている。
おいて、ヒートスプレッダ１にＡｌの金属部１ａとＮｉ
−Ｚｎ系フェライトを７５ｗｔ％含有するＳｉゴムフェ
ライト１ｂとの積層構造を用いて、放熱性と電波吸収性
を兼ね備えた構成としている。
【００２０】実施例３ 図３に示す半導体パッケージは、Ａｌ製のヒートスプレ
ッダ１０を囲むように着設したＮｉ−Ｚｎ系焼結フェラ
イトからなる支持枠１１には所定のスルーホールが設け
てあり、スルーホールを通してリードフレーム１３が支
持枠１１の表裏面に所要パターンで露出するように配置
してあり、フェライト製支持枠１１の上面側のインナー
リード部とヒートスプレッダ１０上に搭載したＬＳＩチ
ップ１２とをワイヤーボンディグしたのち、ヒートスプ
レッダ１０上のＬＳＩチップ１２とインナーリードを被
覆するように、Ｎｉ−Ｚｎ系焼結フェライトからなるキ
ャップ１５を絶縁材１６にて封着してある。
ッダ１０を囲むように着設したＮｉ−Ｚｎ系焼結フェラ
イトからなる支持枠１１には所定のスルーホールが設け
てあり、スルーホールを通してリードフレーム１３が支
持枠１１の表裏面に所要パターンで露出するように配置
してあり、フェライト製支持枠１１の上面側のインナー
リード部とヒートスプレッダ１０上に搭載したＬＳＩチ
ップ１２とをワイヤーボンディグしたのち、ヒートスプ
レッダ１０上のＬＳＩチップ１２とインナーリードを被
覆するように、Ｎｉ−Ｚｎ系焼結フェライトからなるキ
ャップ１５を絶縁材１６にて封着してある。
【００２１】実施例４ 図４に示す半導体パッケージは放熱フィン２０を用いた
例で、放熱フィン２０の裏面にＬＳＩチップ２１をダイ
付けした構成からなり、Ｎｉ−Ｚｎ系焼結フェライトか
らなるキャップ２２は外周厚肉部と内側の薄肉封止部２
４とからなり、リードフレーム２５がその外周厚肉部の
表裏面に所要パターンで露出するように配置され、外周
厚肉部２３を絶縁材２６にて放熱フィン２０に着設後、
インナーリードとＬＳＩチップ２１がワイヤーボンディ
グされ、さらに薄肉封止部２４にて封止されている。
例で、放熱フィン２０の裏面にＬＳＩチップ２１をダイ
付けした構成からなり、Ｎｉ−Ｚｎ系焼結フェライトか
らなるキャップ２２は外周厚肉部と内側の薄肉封止部２
４とからなり、リードフレーム２５がその外周厚肉部の
表裏面に所要パターンで露出するように配置され、外周
厚肉部２３を絶縁材２６にて放熱フィン２０に着設後、
インナーリードとＬＳＩチップ２１がワイヤーボンディ
グされ、さらに薄肉封止部２４にて封止されている。
【００２２】実施例５ 図５に示す半導体パッケージはプラスチックＱＦＰの例
であり、ヒートスプレッダ３０上に絶縁フィルム３１に
てＬＳＩチップ３２やリードフレーム３３が積層された
多層リードフレーム構造からなり、Ｎｉ−Ｃｕ−Ｚｎ系
フェライト粉を含有するレジンからなる軟磁性プラスチ
ック３４にて、これら全体を封止した構成からなる。
であり、ヒートスプレッダ３０上に絶縁フィルム３１に
てＬＳＩチップ３２やリードフレーム３３が積層された
多層リードフレーム構造からなり、Ｎｉ−Ｃｕ−Ｚｎ系
フェライト粉を含有するレジンからなる軟磁性プラスチ
ック３４にて、これら全体を封止した構成からなる。
【００２３】
【発明の効果】この発明は、半導体パッケージにおい
て、封着するためのキャップ、チップ搭載用のダイパッ
ドやヒートスプレッダなどの部材、あるいは被覆封着用
材料の全てにＮｉ−Ｚｎ系フェライトなどの軟磁性材料
を用いたことにより、例えばＬＳＩやインナーリードか
ら発生する電磁波がキャップやダイパッドあるいは封着
用材料にて積極的に吸収されて、外部への漏洩が著しく
減少しかつ外部からの電磁波も同様に吸収されて内部の
ＬＳＩ、周辺デバイスなどに電磁波障害を与えることが
ない。また、実施例に明らかなように、焼結フェライト
であっても、所謂グリーンシート時に種々成形を加える
ことができ、さらに金属材とのハイブリット構造を採用
でき、種々構成の半導体パッケージに容易に適用できる
利点がある。
て、封着するためのキャップ、チップ搭載用のダイパッ
ドやヒートスプレッダなどの部材、あるいは被覆封着用
材料の全てにＮｉ−Ｚｎ系フェライトなどの軟磁性材料
を用いたことにより、例えばＬＳＩやインナーリードか
ら発生する電磁波がキャップやダイパッドあるいは封着
用材料にて積極的に吸収されて、外部への漏洩が著しく
減少しかつ外部からの電磁波も同様に吸収されて内部の
ＬＳＩ、周辺デバイスなどに電磁波障害を与えることが
ない。また、実施例に明らかなように、焼結フェライト
であっても、所謂グリーンシート時に種々成形を加える
ことができ、さらに金属材とのハイブリット構造を採用
でき、種々構成の半導体パッケージに容易に適用できる
利点がある。
【図１】金属製ヒートスプレッダを有するこの発明によ
る半導体パッケージの縦断説明図である。
る半導体パッケージの縦断説明図である。
【図２】積層型ヒートスプレッダを有するこの発明によ
る半導体パッケージの縦断説明図である。
る半導体パッケージの縦断説明図である。
【図３】金属製ヒートスプレッダを有するこの発明によ
る他の構成の半導体パッケージの縦断説明図である。
る他の構成の半導体パッケージの縦断説明図である。
【図４】放熱フィンを有するこの発明による半導体パッ
ケージの縦断説明図である。
ケージの縦断説明図である。
【図５】この発明によるプラスチックＱＦＰの縦断説明
図である。
図である。
１，１０，３０ ヒートスプレッダ ２，６，１６，２６ 絶縁材 ３，１３，２５，３３ リードフレーム ４，１２，２１，３２ ＬＳＩチップ ５，１５，２２ キャップ １１ 支持枠 ２０ 放熱フィン ２３ 外周厚肉部 ２４ 薄肉封止部 ３１ 絶縁フィルム ３４ 軟磁性プラスチック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平野 健治 大阪府吹田市南吹田２丁目19−１ 住友特 殊金属株式会社吹田製作所内
Claims (6)
- 【請求項１】 半導体チップあるいはさらに他電子デバ
イスを搭載してこれを封着する半導体パッケージにおい
て、搭載した半導体チップあるいはさらに他電子デバイ
スを封着するためのキャップが軟磁性材料であることを
特徴とする半導体パッケージ。 - 【請求項２】 半導体チップあるいはさらに他電子デバ
イスを搭載してこれを封着する半導体パッケージにおい
て、半導体チップあるいはさらに他電子デバイスを搭載
する部材が軟磁性材料であることを特徴とする半導体パ
ッケージ。 - 【請求項３】 半導体チップあるいはさらに他電子デバ
イスを搭載してこれを封着する半導体パッケージにおい
て、搭載した半導体チップあるいはさらに他電子デバイ
スを軟磁性材料にて被覆封着したことを特徴とする半導
体パッケージ。 - 【請求項４】 軟磁性材料の内部および／または表面に
リードパターンが形成されていることを特徴とする請求
項１、請求項２または請求項３記載の半導体パッケー
ジ。 - 【請求項５】 軟磁性材料が軟磁性材料粉末を樹脂また
はゴムまたはガラスに分散、個化した構成であることを
特徴とする請求項１、請求項２、請求項３または請求項
４記載の半導体パッケージ。 - 【請求項６】 軟磁性材料が異材質との積層構造からな
ることを特徴とする請求項１、請求項２、請求項３、請
求項４または請求項５記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078939A JPH05243412A (ja) | 1992-02-28 | 1992-02-28 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078939A JPH05243412A (ja) | 1992-02-28 | 1992-02-28 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243412A true JPH05243412A (ja) | 1993-09-21 |
Family
ID=13675857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078939A Pending JPH05243412A (ja) | 1992-02-28 | 1992-02-28 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243412A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208023B1 (en) * | 1997-07-31 | 2001-03-27 | Matsushita Electronics Corporation | Lead frame for use with an RF powered semiconductor |
| JP2003017610A (ja) * | 2001-07-02 | 2003-01-17 | Kyocera Corp | 半導体素子収納用パッケージ |
| JP2014175409A (ja) * | 2013-03-07 | 2014-09-22 | Toshiba Corp | 高周波半導体用パッケージ |
| WO2017065922A1 (en) * | 2015-10-16 | 2017-04-20 | Laird Technologies, Inc. | Thermally-conductive electromagnetic interference (emi) absorbers positioned or positionable between board level shields and heat sinks |
| JP2017118479A (ja) * | 2015-12-18 | 2017-06-29 | ソフトバンク株式会社 | 電波試験システム、電波試験方法及び電波試験用梱包用具 |
| CN116313853A (zh) * | 2023-02-14 | 2023-06-23 | 纳宇半导体材料(宁波)有限责任公司 | 用于芯片粘结和封装互连的防氧化治具及封装互连的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753644B2 (ja) * | 1980-06-24 | 1982-11-13 | ||
| JPS6359337B2 (ja) * | 1980-06-20 | 1988-11-18 | ||
| JPS6441248A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Hermetically sealed type semiconductor device |
| JPH03131054A (ja) * | 1989-10-17 | 1991-06-04 | Mitsubishi Electric Corp | 半導体封止材料 |
| JPH03253062A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 集積回路装置 |
-
1992
- 1992-02-28 JP JP4078939A patent/JPH05243412A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359337B2 (ja) * | 1980-06-20 | 1988-11-18 | ||
| JPS5753644B2 (ja) * | 1980-06-24 | 1982-11-13 | ||
| JPS6441248A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Hermetically sealed type semiconductor device |
| JPH03131054A (ja) * | 1989-10-17 | 1991-06-04 | Mitsubishi Electric Corp | 半導体封止材料 |
| JPH03253062A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 集積回路装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208023B1 (en) * | 1997-07-31 | 2001-03-27 | Matsushita Electronics Corporation | Lead frame for use with an RF powered semiconductor |
| EP0895287A3 (en) * | 1997-07-31 | 2006-04-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and lead frame for the same |
| JP2003017610A (ja) * | 2001-07-02 | 2003-01-17 | Kyocera Corp | 半導体素子収納用パッケージ |
| JP4605946B2 (ja) * | 2001-07-02 | 2011-01-05 | 京セラ株式会社 | 半導体素子収納用パッケージ |
| JP2014175409A (ja) * | 2013-03-07 | 2014-09-22 | Toshiba Corp | 高周波半導体用パッケージ |
| WO2017065922A1 (en) * | 2015-10-16 | 2017-04-20 | Laird Technologies, Inc. | Thermally-conductive electromagnetic interference (emi) absorbers positioned or positionable between board level shields and heat sinks |
| US10477739B2 (en) | 2015-10-16 | 2019-11-12 | Laird Technologies, Inc. | Thermally-conductive electromagnetic interference (EMI) absorbers positioned or positionable between board level shields and heat sinks |
| JP2017118479A (ja) * | 2015-12-18 | 2017-06-29 | ソフトバンク株式会社 | 電波試験システム、電波試験方法及び電波試験用梱包用具 |
| CN116313853A (zh) * | 2023-02-14 | 2023-06-23 | 纳宇半导体材料(宁波)有限责任公司 | 用于芯片粘结和封装互连的防氧化治具及封装互连的方法 |
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