JPH05242056A - ユニット制御方式 - Google Patents
ユニット制御方式Info
- Publication number
- JPH05242056A JPH05242056A JP4167492A JP4167492A JPH05242056A JP H05242056 A JPH05242056 A JP H05242056A JP 4167492 A JP4167492 A JP 4167492A JP 4167492 A JP4167492 A JP 4167492A JP H05242056 A JPH05242056 A JP H05242056A
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- JP
- Japan
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- unit
- control
- cpu
- information
- controlled
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- Pending
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Abstract
(57)【要約】
【目的】 制御ユニットより被制御ユニットを制御する
際に、被制御ユニットの情報管理の繁雑さを軽減すると
ともに、被制御ユニットの回路規模を削減する。 【構成】 被制御ユニット20内の第1CPU6と、第
2CPU7を共有RAM7を介して接続することによ
り、制御ユニット1からの被制御ユニット20に対する
制御を第1CPU6側にだけ行うようにした。これによ
り、制御ユニット1は、被制御ユニット20に対する制
御手順を1回で済ませることができ、被制御ユニット2
0についての情報管理の繁雑さを軽減されている。
際に、被制御ユニットの情報管理の繁雑さを軽減すると
ともに、被制御ユニットの回路規模を削減する。 【構成】 被制御ユニット20内の第1CPU6と、第
2CPU7を共有RAM7を介して接続することによ
り、制御ユニット1からの被制御ユニット20に対する
制御を第1CPU6側にだけ行うようにした。これによ
り、制御ユニット1は、被制御ユニット20に対する制
御手順を1回で済ませることができ、被制御ユニット2
0についての情報管理の繁雑さを軽減されている。
Description
【0001】
【産業上の利用分野】本発明は、制御ユニットと複数の
被制御ユニットを有する装置に関し、特に複数のCPU
を有する被制御ユニットの制御方式に関する。
被制御ユニットを有する装置に関し、特に複数のCPU
を有する被制御ユニットの制御方式に関する。
【0002】
【従来の技術】従来、制御ユニットより被制御ユニット
を制御する方式において、被制御ユニットが第1CPU
と第2CPUとを有する場合、CPU毎にシリアルイン
タフェース、アドレス生成部、RAMとを備え、CPU
毎に制御を行っている。
を制御する方式において、被制御ユニットが第1CPU
と第2CPUとを有する場合、CPU毎にシリアルイン
タフェース、アドレス生成部、RAMとを備え、CPU
毎に制御を行っている。
【0003】このような従来の制御ユニット方式を、図
2を参照して説明する。
2を参照して説明する。
【0004】1つの制御ユニット1が制御バス2を介し
て、複数の被制御ユニット3に接続されている。制御バ
ス2は、制御ユニット1のシリアル信号を被制御ユニッ
ト3に伝達する。各被制御ユニット3は、制御ユニット
1と、制御バス2を介して接続する第1シリアルインタ
フェース部10及び第2シリアルインタフェース部13
と、第1シリアルインタフェース部10及び第2シリア
ルインタフェース部13にアドレスを与える第1アドレ
ス生成部11及び第2アドレス生成部14と、第1シリ
アルインタフェース部10及び第2シリアルインタフェ
ース部13を介して、制御ユニット1と接続する第1C
PU6及び第2CPU7と、第1CPU6と接続する第
1RAM12と、第2CPU7と接続する第2RAM1
5と、第1CPU6と第2CPU7へODD/EVEN
選択信号を与えるODD/EVEN選択部9とを有して
いる。
て、複数の被制御ユニット3に接続されている。制御バ
ス2は、制御ユニット1のシリアル信号を被制御ユニッ
ト3に伝達する。各被制御ユニット3は、制御ユニット
1と、制御バス2を介して接続する第1シリアルインタ
フェース部10及び第2シリアルインタフェース部13
と、第1シリアルインタフェース部10及び第2シリア
ルインタフェース部13にアドレスを与える第1アドレ
ス生成部11及び第2アドレス生成部14と、第1シリ
アルインタフェース部10及び第2シリアルインタフェ
ース部13を介して、制御ユニット1と接続する第1C
PU6及び第2CPU7と、第1CPU6と接続する第
1RAM12と、第2CPU7と接続する第2RAM1
5と、第1CPU6と第2CPU7へODD/EVEN
選択信号を与えるODD/EVEN選択部9とを有して
いる。
【0005】制御ユニット1は、制御バス2を介して、
被制御ユニット3へ制御情報を伝達し、被制御ユニット
3は、制御ユニット1からの制御情報に従った応答情報
を、制御バス2を介して、制御ユニット1へ伝達する。
制御ユニット1からの制御情報の中には、特定の被制御
ユニット3を指定するアドレスと、被制御ユニット3内
部の第1CPU6側か第2CPU7側かを指定するアド
レスの2種類のアドレス情報が含まれる。制御ユニット
1は、1つの被制御ユニット3に対する制御を、第1C
PU6側及び第2CPU7に対して繰り返して行なう制
御方式となっている。
被制御ユニット3へ制御情報を伝達し、被制御ユニット
3は、制御ユニット1からの制御情報に従った応答情報
を、制御バス2を介して、制御ユニット1へ伝達する。
制御ユニット1からの制御情報の中には、特定の被制御
ユニット3を指定するアドレスと、被制御ユニット3内
部の第1CPU6側か第2CPU7側かを指定するアド
レスの2種類のアドレス情報が含まれる。制御ユニット
1は、1つの被制御ユニット3に対する制御を、第1C
PU6側及び第2CPU7に対して繰り返して行なう制
御方式となっている。
【0006】
【発明が解決しようとする課題】この従来のユニット制
御方式では、被制御ユニットに対する制御を第1CP
U、第2CPUに対して別々に行う必要があるため、1
つの被制御ユニットに対して、2回の制御手順を実行し
なくてはいけないという問題点があった。その上、制御
ユニットが1つの被制御ユニットの情報を管理する上に
おいても、被制御ユニットのCPU毎に情報を管理しな
くてはいけないため、制御ユニットの情報管理が繁雑に
なるという問題点があった。
御方式では、被制御ユニットに対する制御を第1CP
U、第2CPUに対して別々に行う必要があるため、1
つの被制御ユニットに対して、2回の制御手順を実行し
なくてはいけないという問題点があった。その上、制御
ユニットが1つの被制御ユニットの情報を管理する上に
おいても、被制御ユニットのCPU毎に情報を管理しな
くてはいけないため、制御ユニットの情報管理が繁雑に
なるという問題点があった。
【0007】また、被制御ユニットにおいても、シリア
ルインタフェース部、アドレス生成部及びRAMをCP
U毎に別々に用意する必要があるため、回路規模が大き
くなるという問題点があった。
ルインタフェース部、アドレス生成部及びRAMをCP
U毎に別々に用意する必要があるため、回路規模が大き
くなるという問題点があった。
【0008】本発明の目的は、これら問題点を解決した
ユニット制御方式を提供することにある。
ユニット制御方式を提供することにある。
【0009】
【課題を解決するための手段】本発明は、制御ユニット
と、前記制御ユニットのシリアル信号を伝達する制御バ
スを介して前記制御ユニットに接続された複数の被制御
ユニットとを備えるユニット制御方式において、各被制
御ユニットが、前記制御ユニットと前記制御バスを介し
て接続するシリアルインタフェース部と、前記シリアル
インタフェース部にアドレスを与えるアドレス生成部
と、前記シリアルインタフェース部を介して前記制御ユ
ニットと接続する第1CPUと、前記第1CPUと接続
する共有RAMと、前記共有RAMを介して前記第1C
PUと接続する第2CPUと、前記第1CPUと前記第
2CPUへODD/EVEN選択信号を与えるODD/
EVEN選択部とを有することを特徴とする。
と、前記制御ユニットのシリアル信号を伝達する制御バ
スを介して前記制御ユニットに接続された複数の被制御
ユニットとを備えるユニット制御方式において、各被制
御ユニットが、前記制御ユニットと前記制御バスを介し
て接続するシリアルインタフェース部と、前記シリアル
インタフェース部にアドレスを与えるアドレス生成部
と、前記シリアルインタフェース部を介して前記制御ユ
ニットと接続する第1CPUと、前記第1CPUと接続
する共有RAMと、前記共有RAMを介して前記第1C
PUと接続する第2CPUと、前記第1CPUと前記第
2CPUへODD/EVEN選択信号を与えるODD/
EVEN選択部とを有することを特徴とする。
【0010】また本発明によれば、前記制御ユニット
は、前記制御バスを介して前記被制御ユニットへ制御情
報を伝達し、前記被制御ユニットは、前記制御ユニット
からの制御情報に従った応答情報を前記制御バスを介し
て前記制御ユニットへ伝達し、前記制御ユニットからの
制御情報の中には、特定の被制御ユニットを指定する1
種類のアドレス情報を含み、前記制御ユニットは1つの
被制御ユニットに対する制御を第1CPU側に対しての
み行うことを特徴とする。
は、前記制御バスを介して前記被制御ユニットへ制御情
報を伝達し、前記被制御ユニットは、前記制御ユニット
からの制御情報に従った応答情報を前記制御バスを介し
て前記制御ユニットへ伝達し、前記制御ユニットからの
制御情報の中には、特定の被制御ユニットを指定する1
種類のアドレス情報を含み、前記制御ユニットは1つの
被制御ユニットに対する制御を第1CPU側に対しての
み行うことを特徴とする。
【0011】また本発明によれば、前記第2CPU側の
制御情報は、前記第1CPU側により前記シリアルイン
タフェース部より取り込み、前記共有RAMを介して前
記第2CPUへ伝達し、前記第2CPU側からの応答情
報は、共有RAMを介して、前記第1CPUへ伝達し、
前記第1CPUで第1CPU側の応答情報と混成し、1
つの被制御ユニットの応答情報として前記ユニットへ送
信することを特徴とする。
制御情報は、前記第1CPU側により前記シリアルイン
タフェース部より取り込み、前記共有RAMを介して前
記第2CPUへ伝達し、前記第2CPU側からの応答情
報は、共有RAMを介して、前記第1CPUへ伝達し、
前記第1CPUで第1CPU側の応答情報と混成し、1
つの被制御ユニットの応答情報として前記ユニットへ送
信することを特徴とする。
【0012】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0013】図1は、本発明の一実施例を示すブロック
図である。
図である。
【0014】本実施例のユニット制御方式は、制御ユニ
ット1と、前記制御ユニット1のシリアル信号を伝達す
る制御バス2と、制御バスに接続された複数の被制御ユ
ニット20を備え、各被制御ユニット20は制御ユニッ
ト1と、制御バス2を介して接続するシリアルインタフ
ェース部4と、シリアルインタフェース部4にアドレス
を与えるアドレス生成部5と、シリアルインタフェース
部4を介して制御ユニット1と接続する第1CPU6
と、第1CPU6と接続する共有RAM8と、共有RA
M8を介して第1CPU6と接続する第2CPU7と、
第1CPU6と第2CPU7へODD/EVEN選択信
号を与えるODD/EVEN選択部9とを有している。
ット1と、前記制御ユニット1のシリアル信号を伝達す
る制御バス2と、制御バスに接続された複数の被制御ユ
ニット20を備え、各被制御ユニット20は制御ユニッ
ト1と、制御バス2を介して接続するシリアルインタフ
ェース部4と、シリアルインタフェース部4にアドレス
を与えるアドレス生成部5と、シリアルインタフェース
部4を介して制御ユニット1と接続する第1CPU6
と、第1CPU6と接続する共有RAM8と、共有RA
M8を介して第1CPU6と接続する第2CPU7と、
第1CPU6と第2CPU7へODD/EVEN選択信
号を与えるODD/EVEN選択部9とを有している。
【0015】次に、本実施例の動作について説明する。
【0016】制御ユニット1は、制御バス2を介して被
制御ユニット3へ制御情報を伝達し、被制御ユニット3
は、制御ユニット1からの制御情報に従った応答情報を
制御バス2を介して制御ユニット1へ伝達する。制御ユ
ニット1からの制御情報の中には、特定の被制御ユニッ
ト3を指定する1種類のアドレス情報が含まれており、
制御ユニット1は、1つの被制御ユニット3に対する制
御を第1CPU6側に対してのみ行う制御方式となって
いる。
制御ユニット3へ制御情報を伝達し、被制御ユニット3
は、制御ユニット1からの制御情報に従った応答情報を
制御バス2を介して制御ユニット1へ伝達する。制御ユ
ニット1からの制御情報の中には、特定の被制御ユニッ
ト3を指定する1種類のアドレス情報が含まれており、
制御ユニット1は、1つの被制御ユニット3に対する制
御を第1CPU6側に対してのみ行う制御方式となって
いる。
【0017】第2CPU7側の制御情報は、第1CPU
6側によりシリアルインタフェース部4より取り込ま
れ、共有RAM8を介して第2CPU7へ伝達される。
また、第2CPU7側からの応答情報は、共有RAM8
を介して、第1CPU6へ伝達され、第1CPU6で第
1CPU6側の応答情報と混成され、1つの被制御ユニ
ット3の応答情報として、制御ユニット1へ送信され
る。
6側によりシリアルインタフェース部4より取り込ま
れ、共有RAM8を介して第2CPU7へ伝達される。
また、第2CPU7側からの応答情報は、共有RAM8
を介して、第1CPU6へ伝達され、第1CPU6で第
1CPU6側の応答情報と混成され、1つの被制御ユニ
ット3の応答情報として、制御ユニット1へ送信され
る。
【0018】
【発明の効果】本発明のユニット制御方式によれば、1
つの被制御ユニットに対する制御手順を1回で完了させ
ることができ、さらに、制御ユニットは、被制御ユニッ
トの情報管理を、被制御ユニット内のCPU毎に行う必
要がなく、情報管理を簡略化できるという効果がある。
つの被制御ユニットに対する制御手順を1回で完了させ
ることができ、さらに、制御ユニットは、被制御ユニッ
トの情報管理を、被制御ユニット内のCPU毎に行う必
要がなく、情報管理を簡略化できるという効果がある。
【0019】また、被制御ユニットにおいても、シリア
ルインタフェース部、アドレス生成部、及びRAMを被
制御ユニット内のCPU毎に持つ必要がなくなるので、
回路規模を大幅に削減できるという効果がある。
ルインタフェース部、アドレス生成部、及びRAMを被
制御ユニット内のCPU毎に持つ必要がなくなるので、
回路規模を大幅に削減できるという効果がある。
【図1】本発明の一実施例のブロック図である。
【図2】従来のユニット制御方式のブロック図である。
1 制御ユニット 2 制御バス 3,20 被制御ユニット 4 シリアルインタフェース部 5 アドレス生成部 6 第1CPU 7 第2CPU 8 共有RAM 9 ODD/EVEN選択部 10 第1シリアルインタフェース部 11 第1アドレス生成部 12 第1RAM 13 第2シリアルインタフェース部 14 第2アドレス生成部 15 第2RAM
Claims (3)
- 【請求項1】制御ユニットと、前記制御ユニットのシリ
アル信号を伝達する制御バスを介して前記制御ユニット
に接続された複数の被制御ユニットとを備えるユニット
制御方式において、各被制御ユニットが、 前記制御ユニットと前記制御バスを介して接続するシリ
アルインタフェース部と、 前記シリアルインタフェース部にアドレスを与えるアド
レス生成部と、 前記シリアルインタフェース部を介して前記制御ユニッ
トと接続する第1CPUと、 前記第1CPUと接続する共有RAMと、 前記共有RAMを介して前記第1CPUと接続する第2
CPUと、 前記第1CPUと前記第2CPUへODD/EVEN選
択信号を与えるODD/EVEN選択部とを有すること
を特徴とするユニット制御方式。 - 【請求項2】請求項1記載のユニット制御方式におい
て、 前記制御ユニットは、前記制御バスを介して前記被制御
ユニットへ制御情報を伝達し、前記被制御ユニットは、
前記制御ユニットからの制御情報に従った応答情報を前
記制御バスを介して前記制御ユニットへ伝達し、前記制
御ユニットからの制御情報の中には、特定の被制御ユニ
ットを指定する1種類のアドレス情報を含み、前記制御
ユニットは1つの被制御ユニットに対する制御を第1C
PU側に対してのみ行うことを特徴とするユニット制御
方式。 - 【請求項3】請求項2記載のユニット制御方式におい
て、 前記第2CPU側の制御情報は、前記第1CPU側によ
り前記シリアルインタフェース部より取り込み、前記共
有RAMを介して前記第2CPUへ伝達し、前記第2C
PU側からの応答情報は、共有RAMを介して、前記第
1CPUへ伝達し、前記第1CPUで第1CPU側の応
答情報と混成し、1つの被制御ユニットの応答情報とし
て前記制御ユニットへ送信することを特徴とするユニッ
ト制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4167492A JPH05242056A (ja) | 1992-02-27 | 1992-02-27 | ユニット制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4167492A JPH05242056A (ja) | 1992-02-27 | 1992-02-27 | ユニット制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05242056A true JPH05242056A (ja) | 1993-09-21 |
Family
ID=12614961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4167492A Pending JPH05242056A (ja) | 1992-02-27 | 1992-02-27 | ユニット制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05242056A (ja) |
-
1992
- 1992-02-27 JP JP4167492A patent/JPH05242056A/ja active Pending
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