JPH05242056A - ユニット制御方式 - Google Patents
ユニット制御方式Info
- Publication number
- JPH05242056A JPH05242056A JP4167492A JP4167492A JPH05242056A JP H05242056 A JPH05242056 A JP H05242056A JP 4167492 A JP4167492 A JP 4167492A JP 4167492 A JP4167492 A JP 4167492A JP H05242056 A JPH05242056 A JP H05242056A
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- JP
- Japan
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- unit
- control
- cpu
- information
- controlled
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- Pending
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Abstract
(57)【要約】
【目的】 制御ユニットより被制御ユニットを制御する
際に、被制御ユニットの情報管理の繁雑さを軽減すると
ともに、被制御ユニットの回路規模を削減する。 【構成】 被制御ユニット２０内の第１ＣＰＵ６と、第
２ＣＰＵ７を共有ＲＡＭ７を介して接続することによ
り、制御ユニット１からの被制御ユニット２０に対する
制御を第１ＣＰＵ６側にだけ行うようにした。これによ
り、制御ユニット１は、被制御ユニット２０に対する制
御手順を１回で済ませることができ、被制御ユニット２
０についての情報管理の繁雑さを軽減されている。
際に、被制御ユニットの情報管理の繁雑さを軽減すると
ともに、被制御ユニットの回路規模を削減する。 【構成】 被制御ユニット２０内の第１ＣＰＵ６と、第
２ＣＰＵ７を共有ＲＡＭ７を介して接続することによ
り、制御ユニット１からの被制御ユニット２０に対する
制御を第１ＣＰＵ６側にだけ行うようにした。これによ
り、制御ユニット１は、被制御ユニット２０に対する制
御手順を１回で済ませることができ、被制御ユニット２
０についての情報管理の繁雑さを軽減されている。
Description
【０００１】
【産業上の利用分野】本発明は、制御ユニットと複数の
被制御ユニットを有する装置に関し、特に複数のＣＰＵ
を有する被制御ユニットの制御方式に関する。
被制御ユニットを有する装置に関し、特に複数のＣＰＵ
を有する被制御ユニットの制御方式に関する。
【０００２】
【従来の技術】従来、制御ユニットより被制御ユニット
を制御する方式において、被制御ユニットが第１ＣＰＵ
と第２ＣＰＵとを有する場合、ＣＰＵ毎にシリアルイン
タフェース、アドレス生成部、ＲＡＭとを備え、ＣＰＵ
毎に制御を行っている。
を制御する方式において、被制御ユニットが第１ＣＰＵ
と第２ＣＰＵとを有する場合、ＣＰＵ毎にシリアルイン
タフェース、アドレス生成部、ＲＡＭとを備え、ＣＰＵ
毎に制御を行っている。
【０００３】このような従来の制御ユニット方式を、図
２を参照して説明する。
２を参照して説明する。
【０００４】１つの制御ユニット１が制御バス２を介し
て、複数の被制御ユニット３に接続されている。制御バ
ス２は、制御ユニット１のシリアル信号を被制御ユニッ
ト３に伝達する。各被制御ユニット３は、制御ユニット
１と、制御バス２を介して接続する第１シリアルインタ
フェース部１０及び第２シリアルインタフェース部１３
と、第１シリアルインタフェース部１０及び第２シリア
ルインタフェース部１３にアドレスを与える第１アドレ
ス生成部１１及び第２アドレス生成部１４と、第１シリ
アルインタフェース部１０及び第２シリアルインタフェ
ース部１３を介して、制御ユニット１と接続する第１Ｃ
ＰＵ６及び第２ＣＰＵ７と、第１ＣＰＵ６と接続する第
１ＲＡＭ１２と、第２ＣＰＵ７と接続する第２ＲＡＭ１
５と、第１ＣＰＵ６と第２ＣＰＵ７へＯＤＤ／ＥＶＥＮ
選択信号を与えるＯＤＤ／ＥＶＥＮ選択部９とを有して
いる。
て、複数の被制御ユニット３に接続されている。制御バ
ス２は、制御ユニット１のシリアル信号を被制御ユニッ
ト３に伝達する。各被制御ユニット３は、制御ユニット
１と、制御バス２を介して接続する第１シリアルインタ
フェース部１０及び第２シリアルインタフェース部１３
と、第１シリアルインタフェース部１０及び第２シリア
ルインタフェース部１３にアドレスを与える第１アドレ
ス生成部１１及び第２アドレス生成部１４と、第１シリ
アルインタフェース部１０及び第２シリアルインタフェ
ース部１３を介して、制御ユニット１と接続する第１Ｃ
ＰＵ６及び第２ＣＰＵ７と、第１ＣＰＵ６と接続する第
１ＲＡＭ１２と、第２ＣＰＵ７と接続する第２ＲＡＭ１
５と、第１ＣＰＵ６と第２ＣＰＵ７へＯＤＤ／ＥＶＥＮ
選択信号を与えるＯＤＤ／ＥＶＥＮ選択部９とを有して
いる。
【０００５】制御ユニット１は、制御バス２を介して、
被制御ユニット３へ制御情報を伝達し、被制御ユニット
３は、制御ユニット１からの制御情報に従った応答情報
を、制御バス２を介して、制御ユニット１へ伝達する。
制御ユニット１からの制御情報の中には、特定の被制御
ユニット３を指定するアドレスと、被制御ユニット３内
部の第１ＣＰＵ６側か第２ＣＰＵ７側かを指定するアド
レスの２種類のアドレス情報が含まれる。制御ユニット
１は、１つの被制御ユニット３に対する制御を、第１Ｃ
ＰＵ６側及び第２ＣＰＵ７に対して繰り返して行なう制
御方式となっている。
被制御ユニット３へ制御情報を伝達し、被制御ユニット
３は、制御ユニット１からの制御情報に従った応答情報
を、制御バス２を介して、制御ユニット１へ伝達する。
制御ユニット１からの制御情報の中には、特定の被制御
ユニット３を指定するアドレスと、被制御ユニット３内
部の第１ＣＰＵ６側か第２ＣＰＵ７側かを指定するアド
レスの２種類のアドレス情報が含まれる。制御ユニット
１は、１つの被制御ユニット３に対する制御を、第１Ｃ
ＰＵ６側及び第２ＣＰＵ７に対して繰り返して行なう制
御方式となっている。
【０００６】
【発明が解決しようとする課題】この従来のユニット制
御方式では、被制御ユニットに対する制御を第１ＣＰ
Ｕ、第２ＣＰＵに対して別々に行う必要があるため、１
つの被制御ユニットに対して、２回の制御手順を実行し
なくてはいけないという問題点があった。その上、制御
ユニットが１つの被制御ユニットの情報を管理する上に
おいても、被制御ユニットのＣＰＵ毎に情報を管理しな
くてはいけないため、制御ユニットの情報管理が繁雑に
なるという問題点があった。
御方式では、被制御ユニットに対する制御を第１ＣＰ
Ｕ、第２ＣＰＵに対して別々に行う必要があるため、１
つの被制御ユニットに対して、２回の制御手順を実行し
なくてはいけないという問題点があった。その上、制御
ユニットが１つの被制御ユニットの情報を管理する上に
おいても、被制御ユニットのＣＰＵ毎に情報を管理しな
くてはいけないため、制御ユニットの情報管理が繁雑に
なるという問題点があった。
【０００７】また、被制御ユニットにおいても、シリア
ルインタフェース部、アドレス生成部及びＲＡＭをＣＰ
Ｕ毎に別々に用意する必要があるため、回路規模が大き
くなるという問題点があった。
ルインタフェース部、アドレス生成部及びＲＡＭをＣＰ
Ｕ毎に別々に用意する必要があるため、回路規模が大き
くなるという問題点があった。
【０００８】本発明の目的は、これら問題点を解決した
ユニット制御方式を提供することにある。
ユニット制御方式を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、制御ユニット
と、前記制御ユニットのシリアル信号を伝達する制御バ
スを介して前記制御ユニットに接続された複数の被制御
ユニットとを備えるユニット制御方式において、各被制
御ユニットが、前記制御ユニットと前記制御バスを介し
て接続するシリアルインタフェース部と、前記シリアル
インタフェース部にアドレスを与えるアドレス生成部
と、前記シリアルインタフェース部を介して前記制御ユ
ニットと接続する第１ＣＰＵと、前記第１ＣＰＵと接続
する共有ＲＡＭと、前記共有ＲＡＭを介して前記第１Ｃ
ＰＵと接続する第２ＣＰＵと、前記第１ＣＰＵと前記第
２ＣＰＵへＯＤＤ／ＥＶＥＮ選択信号を与えるＯＤＤ／
ＥＶＥＮ選択部とを有することを特徴とする。
と、前記制御ユニットのシリアル信号を伝達する制御バ
スを介して前記制御ユニットに接続された複数の被制御
ユニットとを備えるユニット制御方式において、各被制
御ユニットが、前記制御ユニットと前記制御バスを介し
て接続するシリアルインタフェース部と、前記シリアル
インタフェース部にアドレスを与えるアドレス生成部
と、前記シリアルインタフェース部を介して前記制御ユ
ニットと接続する第１ＣＰＵと、前記第１ＣＰＵと接続
する共有ＲＡＭと、前記共有ＲＡＭを介して前記第１Ｃ
ＰＵと接続する第２ＣＰＵと、前記第１ＣＰＵと前記第
２ＣＰＵへＯＤＤ／ＥＶＥＮ選択信号を与えるＯＤＤ／
ＥＶＥＮ選択部とを有することを特徴とする。
【００１０】また本発明によれば、前記制御ユニット
は、前記制御バスを介して前記被制御ユニットへ制御情
報を伝達し、前記被制御ユニットは、前記制御ユニット
からの制御情報に従った応答情報を前記制御バスを介し
て前記制御ユニットへ伝達し、前記制御ユニットからの
制御情報の中には、特定の被制御ユニットを指定する１
種類のアドレス情報を含み、前記制御ユニットは１つの
被制御ユニットに対する制御を第１ＣＰＵ側に対しての
み行うことを特徴とする。
は、前記制御バスを介して前記被制御ユニットへ制御情
報を伝達し、前記被制御ユニットは、前記制御ユニット
からの制御情報に従った応答情報を前記制御バスを介し
て前記制御ユニットへ伝達し、前記制御ユニットからの
制御情報の中には、特定の被制御ユニットを指定する１
種類のアドレス情報を含み、前記制御ユニットは１つの
被制御ユニットに対する制御を第１ＣＰＵ側に対しての
み行うことを特徴とする。
【００１１】また本発明によれば、前記第２ＣＰＵ側の
制御情報は、前記第１ＣＰＵ側により前記シリアルイン
タフェース部より取り込み、前記共有ＲＡＭを介して前
記第２ＣＰＵへ伝達し、前記第２ＣＰＵ側からの応答情
報は、共有ＲＡＭを介して、前記第１ＣＰＵへ伝達し、
前記第１ＣＰＵで第１ＣＰＵ側の応答情報と混成し、１
つの被制御ユニットの応答情報として前記ユニットへ送
信することを特徴とする。
制御情報は、前記第１ＣＰＵ側により前記シリアルイン
タフェース部より取り込み、前記共有ＲＡＭを介して前
記第２ＣＰＵへ伝達し、前記第２ＣＰＵ側からの応答情
報は、共有ＲＡＭを介して、前記第１ＣＰＵへ伝達し、
前記第１ＣＰＵで第１ＣＰＵ側の応答情報と混成し、１
つの被制御ユニットの応答情報として前記ユニットへ送
信することを特徴とする。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は、本発明の一実施例を示すブロック
図である。
図である。
【００１４】本実施例のユニット制御方式は、制御ユニ
ット１と、前記制御ユニット１のシリアル信号を伝達す
る制御バス２と、制御バスに接続された複数の被制御ユ
ニット２０を備え、各被制御ユニット２０は制御ユニッ
ト１と、制御バス２を介して接続するシリアルインタフ
ェース部４と、シリアルインタフェース部４にアドレス
を与えるアドレス生成部５と、シリアルインタフェース
部４を介して制御ユニット１と接続する第１ＣＰＵ６
と、第１ＣＰＵ６と接続する共有ＲＡＭ８と、共有ＲＡ
Ｍ８を介して第１ＣＰＵ６と接続する第２ＣＰＵ７と、
第１ＣＰＵ６と第２ＣＰＵ７へＯＤＤ／ＥＶＥＮ選択信
号を与えるＯＤＤ／ＥＶＥＮ選択部９とを有している。
ット１と、前記制御ユニット１のシリアル信号を伝達す
る制御バス２と、制御バスに接続された複数の被制御ユ
ニット２０を備え、各被制御ユニット２０は制御ユニッ
ト１と、制御バス２を介して接続するシリアルインタフ
ェース部４と、シリアルインタフェース部４にアドレス
を与えるアドレス生成部５と、シリアルインタフェース
部４を介して制御ユニット１と接続する第１ＣＰＵ６
と、第１ＣＰＵ６と接続する共有ＲＡＭ８と、共有ＲＡ
Ｍ８を介して第１ＣＰＵ６と接続する第２ＣＰＵ７と、
第１ＣＰＵ６と第２ＣＰＵ７へＯＤＤ／ＥＶＥＮ選択信
号を与えるＯＤＤ／ＥＶＥＮ選択部９とを有している。
【００１５】次に、本実施例の動作について説明する。
【００１６】制御ユニット１は、制御バス２を介して被
制御ユニット３へ制御情報を伝達し、被制御ユニット３
は、制御ユニット１からの制御情報に従った応答情報を
制御バス２を介して制御ユニット１へ伝達する。制御ユ
ニット１からの制御情報の中には、特定の被制御ユニッ
ト３を指定する１種類のアドレス情報が含まれており、
制御ユニット１は、１つの被制御ユニット３に対する制
御を第１ＣＰＵ６側に対してのみ行う制御方式となって
いる。
制御ユニット３へ制御情報を伝達し、被制御ユニット３
は、制御ユニット１からの制御情報に従った応答情報を
制御バス２を介して制御ユニット１へ伝達する。制御ユ
ニット１からの制御情報の中には、特定の被制御ユニッ
ト３を指定する１種類のアドレス情報が含まれており、
制御ユニット１は、１つの被制御ユニット３に対する制
御を第１ＣＰＵ６側に対してのみ行う制御方式となって
いる。
【００１７】第２ＣＰＵ７側の制御情報は、第１ＣＰＵ
６側によりシリアルインタフェース部４より取り込ま
れ、共有ＲＡＭ８を介して第２ＣＰＵ７へ伝達される。
また、第２ＣＰＵ７側からの応答情報は、共有ＲＡＭ８
を介して、第１ＣＰＵ６へ伝達され、第１ＣＰＵ６で第
１ＣＰＵ６側の応答情報と混成され、１つの被制御ユニ
ット３の応答情報として、制御ユニット１へ送信され
る。
６側によりシリアルインタフェース部４より取り込ま
れ、共有ＲＡＭ８を介して第２ＣＰＵ７へ伝達される。
また、第２ＣＰＵ７側からの応答情報は、共有ＲＡＭ８
を介して、第１ＣＰＵ６へ伝達され、第１ＣＰＵ６で第
１ＣＰＵ６側の応答情報と混成され、１つの被制御ユニ
ット３の応答情報として、制御ユニット１へ送信され
る。
【００１８】
【発明の効果】本発明のユニット制御方式によれば、１
つの被制御ユニットに対する制御手順を１回で完了させ
ることができ、さらに、制御ユニットは、被制御ユニッ
トの情報管理を、被制御ユニット内のＣＰＵ毎に行う必
要がなく、情報管理を簡略化できるという効果がある。
つの被制御ユニットに対する制御手順を１回で完了させ
ることができ、さらに、制御ユニットは、被制御ユニッ
トの情報管理を、被制御ユニット内のＣＰＵ毎に行う必
要がなく、情報管理を簡略化できるという効果がある。
【００１９】また、被制御ユニットにおいても、シリア
ルインタフェース部、アドレス生成部、及びＲＡＭを被
制御ユニット内のＣＰＵ毎に持つ必要がなくなるので、
回路規模を大幅に削減できるという効果がある。
ルインタフェース部、アドレス生成部、及びＲＡＭを被
制御ユニット内のＣＰＵ毎に持つ必要がなくなるので、
回路規模を大幅に削減できるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来のユニット制御方式のブロック図である。
１ 制御ユニット ２ 制御バス ３，２０ 被制御ユニット ４ シリアルインタフェース部 ５ アドレス生成部 ６ 第１ＣＰＵ ７ 第２ＣＰＵ ８ 共有ＲＡＭ ９ ＯＤＤ／ＥＶＥＮ選択部 １０ 第１シリアルインタフェース部 １１ 第１アドレス生成部 １２ 第１ＲＡＭ １３ 第２シリアルインタフェース部 １４ 第２アドレス生成部 １５ 第２ＲＡＭ
Claims (3)
- 【請求項１】制御ユニットと、前記制御ユニットのシリ
アル信号を伝達する制御バスを介して前記制御ユニット
に接続された複数の被制御ユニットとを備えるユニット
制御方式において、各被制御ユニットが、 前記制御ユニットと前記制御バスを介して接続するシリ
アルインタフェース部と、 前記シリアルインタフェース部にアドレスを与えるアド
レス生成部と、 前記シリアルインタフェース部を介して前記制御ユニッ
トと接続する第１ＣＰＵと、 前記第１ＣＰＵと接続する共有ＲＡＭと、 前記共有ＲＡＭを介して前記第１ＣＰＵと接続する第２
ＣＰＵと、 前記第１ＣＰＵと前記第２ＣＰＵへＯＤＤ／ＥＶＥＮ選
択信号を与えるＯＤＤ／ＥＶＥＮ選択部とを有すること
を特徴とするユニット制御方式。 - 【請求項２】請求項１記載のユニット制御方式におい
て、 前記制御ユニットは、前記制御バスを介して前記被制御
ユニットへ制御情報を伝達し、前記被制御ユニットは、
前記制御ユニットからの制御情報に従った応答情報を前
記制御バスを介して前記制御ユニットへ伝達し、前記制
御ユニットからの制御情報の中には、特定の被制御ユニ
ットを指定する１種類のアドレス情報を含み、前記制御
ユニットは１つの被制御ユニットに対する制御を第１Ｃ
ＰＵ側に対してのみ行うことを特徴とするユニット制御
方式。 - 【請求項３】請求項２記載のユニット制御方式におい
て、 前記第２ＣＰＵ側の制御情報は、前記第１ＣＰＵ側によ
り前記シリアルインタフェース部より取り込み、前記共
有ＲＡＭを介して前記第２ＣＰＵへ伝達し、前記第２Ｃ
ＰＵ側からの応答情報は、共有ＲＡＭを介して、前記第
１ＣＰＵへ伝達し、前記第１ＣＰＵで第１ＣＰＵ側の応
答情報と混成し、１つの被制御ユニットの応答情報とし
て前記制御ユニットへ送信することを特徴とするユニッ
ト制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167492A JPH05242056A (ja) | 1992-02-27 | 1992-02-27 | ユニット制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167492A JPH05242056A (ja) | 1992-02-27 | 1992-02-27 | ユニット制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242056A true JPH05242056A (ja) | 1993-09-21 |
Family
ID=12614961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167492A Pending JPH05242056A (ja) | 1992-02-27 | 1992-02-27 | ユニット制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242056A (ja) |
-
1992
- 1992-02-27 JP JP4167492A patent/JPH05242056A/ja active Pending
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