JPH05241613A - Integrated circuit for vss control - Google Patents

Abstract

PURPOSE:To provide an integrated circuit for VSS control enabling VSS control at the speed of pratical use. CONSTITUTION:The circuit is provided with a sensor interface part 3 for inputting a sensor value (d) in the change of a controlled system, host interface part 4 for inputting a target value S in the change of the controlled system 2, and arithmetic execution part 5 for calculating a controlled variable C of the controlled system 2 based on the sensor value (d) inputted from the sensor interface part 3 and the target value S inputted from the host interface part 4 while using VSS algorithm. Then, a DA output control part 6 for outputting the controlled variable C calculated by the arithmetic execution part 5 to the outside and a DA timing control part 7 for controlling the output timing of the controlled variable C to be outputted from the DA output control part 6 or the like are respectively composed of a single chip. Thus, VSS control can be executed at the speed of pratical use.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＶＳＳ制御用集積回路に
係り，詳しくは多リンクマニピュレータ等の制御に適用
可能なＶＳＳ制御用集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a VSS control integrated circuit, and more particularly to a VSS control integrated circuit applicable to control of a multi-link manipulator and the like.

【０００２】[0002]

【従来の技術】近年，多種多様な電力機器等の制御用に
高度な制御アルゴリズムが処理可能でかつメンテナンス
フリーであるディジタル制御理論が盛んに導入されてき
た。この制御理論を実現するためには精度の高いモデル
を作る必要がある。しかし，現実のシステムでは上記理
論を適用するためにモデルを簡略化するための不確かさ
やパラメータの変動などのため，完全なモデルを作るこ
とは不可能である。そのため，モデルの不確かさを許容
する頑強（ロバスト）な制御法の一つであるＶＳＳ（Ｖ
ａｒｉａｂｌｅ Ｓｔｒｕｃｔｕｒｅ Ｓｙｓｔｅｍ：
可変構造システム）制御が最近非常に注目されている。
ＶＳＳ制御とは，制御対象システムに望ましい特性を持
たせるために複数の制御器を用意し，それらをある選択
則によって切り替えることにより個々の制御器では実現
できない新しい特性を上記システムに持たせようとする
ものである。ＶＳＳ制御のアルゴリズムは，例えば２次
の制御対象システムに対しては次の演算式で表される。 Ｕ＝−（Ｋ１＋Ｋ２｜ｅ｜＋Ｋ３｜ｅ′｜）ｓｉｇｎ（Ｚ）＋Ｃ …（１） ここに， ｅ＝Ｘ−Ｘｄ，ｅ′＝Ｘ′−Ｘｄ′ ｚ＝Ｔｅ＋ｅ′ Ｘ，Ｘ′：センサ入力の位置，速度 Ｘｄ，Ｘｄ′：目標位置，目標速度 Ｔ，Ｋ１，Ｋ２，Ｋ３，Ｃ：定数 このＶＳＳ制御を用いれば，多リンクマニピュレータ等
の複雑な変化の制御を行うことが理論上可能である。そ
こでこの理論を実行するため，従来より汎用性があり多
種多様な制御アルゴリズムに対応可能な汎用ＣＰＵやＤ
ＳＰが多く用いられてきた。2. Description of the Related Art In recent years, digital control theory has been actively introduced for control of a wide variety of electric power equipment and the like, which is capable of processing advanced control algorithms and maintenance-free. In order to realize this control theory, it is necessary to make a highly accurate model. However, in a real system, it is impossible to make a perfect model because of uncertainty and simplification of parameters for simplifying the model to apply the above theory. Therefore, VSS (V which is one of the robust control methods that allows the uncertainty of the model)
arriable Structure System:
Variable structure system) control has received much attention recently.
The VSS control is to prepare a plurality of controllers for giving a desired characteristic to a controlled system, and to switch them according to a certain selection rule to give the system a new characteristic that cannot be realized by each controller. To do. The VSS control algorithm is expressed by the following arithmetic expression for a secondary control target system, for example. U =-(K1 + K2 | e | + K3 | e '|) sign (Z) + C (1) where, e = X-Xd, e' = X'-Xd 'z = Te + e' X, X ': sensor Input position and speed Xd, Xd ': Target position, target speed T, K1, K2, K3, C: Constant Using this VSS control, it is theoretically possible to control complicated changes such as multi-link manipulators. Is. Therefore, in order to carry out this theory, a general-purpose CPU or D that is more versatile than before and can support a wide variety of control algorithms.
SP has been widely used.

【０００３】[0003]

【発明が解決しようとする課題】しかし，汎用ＣＰＵや
ＤＳＰを用いた従来の技術では，以下の問題点があり，
ＶＳＳ制御を実現するにいたらなかった。 汎用ＣＰＵやＤＳＰを使用して制御を実行した場合，
多種多様な制御アルゴリズムが実現できるというメリッ
トはあるが，演算速度に限界がある。このため，非常に
高速な制御周期を必要とするＶＳＳ制御アルゴリズムを
実現するのは難しい。 汎用ＣＰＵやＤＳＰを用いると専用の周辺回路が増加
し，消費電力の増大や耐ノイズ性が悪くなる。 本発明は，このような従来の技術における課題を解決す
るためになされたものであり，その目的はＶＳＳ制御を
実用的な速さで実行し得るＶＳＳ制御用集積回路を提供
することである。However, the conventional technique using a general-purpose CPU or DSP has the following problems.
I didn't realize VSS control. When control is executed using a general-purpose CPU or DSP,
There is a merit that a wide variety of control algorithms can be realized, but the calculation speed is limited. Therefore, it is difficult to realize a VSS control algorithm that requires a very high-speed control cycle. When a general-purpose CPU or DSP is used, the number of dedicated peripheral circuits increases, which increases power consumption and deteriorates noise resistance. The present invention has been made to solve the above problems in the conventional technique, and an object thereof is to provide an integrated circuit for VSS control capable of executing VSS control at a practical speed.

【０００４】[0004]

【課題を解決するための手段】上記目的を達成するため
に本発明は，制御対象の変化の検出データを入力する検
出データ入力部と，上記制御対象の変化の目標データを
入力する目標データ入力部と，上記検出データ入力部に
より入力された検出データと上記目標データ入力部によ
り入力された目標データとに基づいて上記制御対象の制
御データをＶＳＳ制御アルゴリズムを用いて演算する演
算部と，上記演算部により演算された制御データを出力
する制御データ出力部と，上記制御データ出力部により
出力される制御データの出力タイミングを制御する制御
部とを１チップ化してなるＶＳＳ制御用集積回路として
構成される。In order to achieve the above object, the present invention provides a detection data input section for inputting detection data of changes in a controlled object, and a target data input for inputting target data of changes in the controlled object. A calculation unit for calculating control data of the controlled object using a VSS control algorithm based on the detection data input by the detection data input unit and the target data input by the target data input unit; A control data output unit for outputting the control data calculated by the calculation unit and a control unit for controlling the output timing of the control data output by the control data output unit are configured as a single chip for VSS control. To be done.

【０００５】[0005]

【作用】本発明によれば，制御対象の変化の検出データ
を検出データ入力部により入力し，上記制御対象の変化
の目標データを目標データ入力部により入力することに
より，上記検出データ入力部により入力された検出デー
タと上記目標データ入力部により入力された目標データ
とに基づいて上記制御対象の制御データが演算部により
ＶＳＳ制御アルゴリズムを用いて演算される。上記演算
部により演算された制御データは制御データ出力部によ
り出力され，その出力タイミングは制御部により制御さ
れる。また，上記検出データ入力部，目標データ入力
部，演算部，制御データ出力部及び制御部の全てが１チ
ップ化される。その結果，ＶＳＳ制御を実用的な速さで
実行し得るＶＳＳ制御用集積回路を得ることができる。According to the present invention, the detection data input section inputs the detection data of the change of the controlled object and the target data input section inputs the target data of the change of the controlled object. Based on the input detection data and the target data input by the target data input unit, the control unit control data is calculated by the calculation unit using the VSS control algorithm. The control data calculated by the calculation unit is output by the control data output unit, and its output timing is controlled by the control unit. Further, all of the detection data input unit, the target data input unit, the arithmetic unit, the control data output unit and the control unit are integrated into one chip. As a result, it is possible to obtain the VSS control integrated circuit capable of executing the VSS control at a practical speed.

【０００６】[0006]

【実施例】以下，添付図面を参照して本発明を具体化し
た実施例につき説明し，本発明の理解に供する。尚，以
下の実施例は，本発明を具体化した一例であって，本発
明の技術的範囲を限定する性格のものではない。ここ
に，図１は本発明の一実施例に係るＶＳＳ制御用集積回
路の概略構造を示すブロック図，図２はＶＳＳ制御用集
積回路による演算手順及び状態出力を示すフローチャー
ト，図３はＶＳＳ制御の制御周期の影響を示すシミュレ
ーションチャートである。図１に示す如く，本実施例の
ＶＳＳ制御用集積回路（ＡｐｐｌｉｃａｔｉｏｎＳｐｅ
ｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）
（以下ＡＳＩＣ１と略す）では，図示しない制御対象２
の変化のセンサ値ｄ（検出データに相当）を入力するセ
ンサインタフェース部３（検出データ入力部に相当）
と，制御対象２の変化の目標値Ｓ（目標データに相当）
を入力するホストインタフェース部４（目標データ入力
部に相当）と，センサインタフェース部３から入力され
たセンサ値ｄ及びホストインタフェース部４から入力さ
れた目標値Ｓに基づいて制御対象２の制御量Ｃ（制御デ
ータに相当）を前述のＶＳＳ制御アルゴリズムを用いて
演算する演算実行部５（演算部に相当）と，演算実行部
５により演算された制御量Ｃを外部出力するＤＡ出力制
御部６（制御データ出力部に相当）と，ＤＡ出力制御部
６から出力される制御量Ｃの出力タイミング（すなわ
ち，制御周期）を制御するＤＡタイミング制御部７（制
御部に相当）と，センサインタフェース部３，ホストイ
ンタフェース部４等の制御を行う演算状態制御部８とが
１チップで構成されている。また，センサインタフェー
ス部３により図示しない外部センサとの制御信号をも入
出力され，ホストインタフェース部４により図示しない
ホストコンピュータからＡＳＩＣ１の初期値Ｐ（ＤＡタ
イミング制御部７の出力タイミングを設定するための制
御周期Ｓａや演算実行部５での演算に用いられるＶＳＳ
演算係数Ｓｂ，コマンドＳｃ等）をも入力される。初期
値Ｐの内の制御周期Ｓａは厳密に言えばホストコンピュ
ータから任意に制御できるＡＳＩＣ１に内蔵されたプロ
グラマブルカウンタにより設定される。このように，演
算実行部５とは独立した演算値設定用の多数の専用レジ
スタ群を設け，任意の時間に目標値Ｓ，ＶＳＳ演算係数
Ｓｂ等を設定できるようにしている。これにより，ホス
トコンピュータとのアクセス時間（むだ時間）は，制御
周期とは無関係となり，制御周期Ｓａはほぼセンサ値ｄ
の取得時間と演算時間とに依存するのみとなる。その結
果，制御周期Ｓａを大幅に短縮できる。Embodiments of the present invention will be described below with reference to the accompanying drawings for the understanding of the present invention. The following embodiments are examples of embodying the present invention and are not of the nature to limit the technical scope of the present invention. 1 is a block diagram showing a schematic structure of a VSS control integrated circuit according to an embodiment of the present invention, FIG. 2 is a flow chart showing a calculation procedure and a state output by the VSS control integrated circuit, and FIG. 3 is a VSS control. 5 is a simulation chart showing the influence of the control cycle of FIG. As shown in FIG. 1, the VSS control integrated circuit (ApplicationSpeech) of the present embodiment.
CIFIC INTEGRATED CIRCUIT)
(Hereinafter abbreviated as ASIC1), a control target 2 (not shown)
Sensor interface section 3 (corresponding to the detection data input section) for inputting the sensor value d (corresponding to the detection data) of the change
And the target value S of the change of the controlled object 2 (corresponding to the target data)
A host interface unit 4 (corresponding to a target data input unit) for inputting a sensor value d input from the sensor interface unit 3 and a target value S input from the host interface unit 4; A calculation execution unit 5 (corresponding to a calculation unit) that calculates (corresponding to control data) using the above-mentioned VSS control algorithm, and a DA output control unit 6 (which outputs the control amount C calculated by the calculation execution unit 5 to the outside. A control data output unit), a DA timing control unit 7 (corresponding to a control unit) that controls the output timing (that is, a control cycle) of the control amount C output from the DA output control unit 6, and a sensor interface unit 3 , The operation state control unit 8 for controlling the host interface unit 4 and the like are configured by one chip. Further, the sensor interface unit 3 also inputs / outputs a control signal to / from an external sensor (not shown), and the host interface unit 4 sets an initial value P (output timing of the DA timing control unit 7) of the ASIC 1 from a host computer (not shown). VSS used for calculation in the control cycle Sa and the calculation execution unit 5
The calculation coefficient Sb, the command Sc, etc.) are also input. Strictly speaking, the control cycle Sa of the initial value P is set by a programmable counter built in the ASIC 1 which can be arbitrarily controlled by the host computer. In this way, a large number of dedicated register groups for setting the calculation values independent of the calculation executing section 5 are provided so that the target value S, the VSS calculation coefficient Sb, etc. can be set at any time. As a result, the access time (dead time) with the host computer becomes independent of the control cycle, and the control cycle Sa is almost equal to the sensor value d.
It only depends on the acquisition time and the calculation time. As a result, the control cycle Sa can be significantly shortened.

【０００７】次に，ＡＳＩＣ１による制御手順について
図２を参照してステップＳ１，Ｓ２，…の順に以下説明
する。まず，電源をたちあげてリセット信号を入れる
と，ＡＳＩＣ１の各レジスタは所定の値Ｐに初期化され
る（Ｓ１）。その後，ホストコンピュータから，ＤＡタ
イミング（制御周期Ｓａ），ＶＳＳ演算係数Ｓｂ，目標
値Ｓが転送され（Ｓ２），ＡＳＩＣ１は，制御動作の準
備が完了する。制御動作を開始すると（Ｓ３），外部セ
ンサからセンサ値ｄが位置データ，速度データの順に入
力される（Ｓ４，Ｓ５）。センサ値ｄの入力後，直ちに
演算が開始され，制御量ＣがＶＳＳ制御アルゴリズムを
用いて演算される（Ｓ６）。演算結果（制御量Ｃ）はエ
ラーチェックされ（Ｓ７），エラーがなければ（Ｓ
８），既設定の初期値Ｐに含まれる制御周期Ｓａにて出
力される（Ｓ１２）。演算結果にエラーがあれば，エラ
ー状態がラツチされ（Ｓ９），制御停止となる（Ｓ１
０，Ｓ１１）。ＡＳＩＣ１によるＶＳＳ制御のシュミュ
レーション結果を図３に示す。図３はロボットマニピュ
レータを制御対象とした例であり，ここでは制御周期Ｓ
ａを１００μｓｅｃと１０μｓｅｃの場合について示し
ている。これによると１００μｓｅｃの場合は位置誤差
が大きい。これに対し，１０μｓｅｃの場合は位置誤差
が小さく目標値近傍にほぼ収束している。従って，制御
周期Ｓａを１０μｓｅｃ程度迄短縮することにより実用
的な制御特性が得られることがわかる。以上のように，
ＶＳＳ制御アルゴリズムをＡＳＩＣ化することにより，
制御周期Ｓａを大幅に短縮できるため，ＶＳＳ制御の実
用的な速さでの実行が可能となる。その結果，複雑な変
化をする制御対象に対しても充分な制御効果を奏する。
また，レジスタ群や専用のＩ／Ｏ用ハードウエアまでを
含めてすべての機能を１チップ化することにより， 省スペース 省エネルギ 高速処理 周辺回路の削減 プログラム開発の削減 制御アルゴリズムの秘匿化 耐ノイズ性の向上 等をも図ることができる。このＡＳＩＣ１を用いれば，
同等の制御アルゴリズムを処理するのに，従来の汎用Ｃ
ＰＵやＤＳＰを用いたシステムよりはるかに速い制御が
可能となる。例えばＶＳＳ制御を汎用ＣＰＵ又はＤＳＰ
で実行した場合，それぞれ次に示す程度の制御実行時間
（サンプリング時間）が限界である。 ８０３８６＋数値演算プロセッサ８０３８７を用いた
システム 約０．７ｍｓｅｃ ＤＳＰ（ＴＭＳ３２０Ｃ２５）を用いたシステム 約８０μｓｅｃ これに対して，ＡＳＩＣ１を用いれば，同等の処理が２
〜３μｓｅｃで実行できるため上記ＶＳＳ制御の効果を
高めることができる。更に，ＡＳＩＣ１では制御アルゴ
リズムとしてＶＳＳを取り上げたが，これは比較的アル
ゴリズムが簡単でかつ制御周期Ｓａが速いほど効果があ
るという特性があり，ＡＳＩＣ化に適しているからであ
る。従って，実使用に際しては他のアルゴリズムを用い
ても良い。以下に他のアルゴリズムを併用した例を示
す。即ち，ＶＳＳ制御アルゴリズムを用いた演算式は前
述（１）式で与えられているが，一般的なモータ制御等
に用いられるＰＤ制御も上記（１）式と非常によく似た
以下の演算式（２）で表される。従って，ＶＳＳ制御に
用いる演算ハードウエアをＰＤ演算にも使うことができ
る。即ち，ハードウエアの共通部分を共有させることに
より，ＶＳＳ制御とＰＤ演算との２機能を持たせること
ができる。この場合，２機能を独立して構成した場合に
比べて，ゲート数を大巾に削減できる。 Ｕ＝Ｋ２ｅ＋Ｋ３ｅ′＋Ｃ …（２） 更に，ＡＳＩＣ１は制御用モジュールとしての機能を有
している。即ち，１台のホストコンピュータから複数の
ＡＳＩＣ１をそれぞれ独立にコントロールすることがで
きる。これによって，制御周期Ｓａを下げることなし
に，多リンクマニュピュレータ等のＶＳＳ制御が実現可
能となる。Next, the control procedure by the ASIC 1 will be described below in the order of steps S1, S2, ... With reference to FIG. First, when the power is turned on and a reset signal is input, each register of the ASIC1 is initialized to a predetermined value P (S1). Thereafter, the DA timing (control cycle Sa), the VSS calculation coefficient Sb, and the target value S are transferred from the host computer (S2), and the ASIC 1 completes the preparation for the control operation. When the control operation is started (S3), the sensor value d is input from the external sensor in the order of position data and speed data (S4, S5). The calculation is started immediately after the sensor value d is input, and the control amount C is calculated using the VSS control algorithm (S6). The calculation result (control amount C) is checked for errors (S7), and if there is no error (S7)
8), the control period Sa included in the preset initial value P is output (S12). If there is an error in the calculation result, the error state is latched (S9) and the control is stopped (S1).
0, S11). The simulation result of VSS control by ASIC1 is shown in FIG. FIG. 3 shows an example in which the robot manipulator is controlled, and here the control cycle S
It shows the case where a is 100 μsec and 10 μsec. According to this, in the case of 100 μsec, the position error is large. On the other hand, in the case of 10 μsec, the position error is small and it converges near the target value. Therefore, it is understood that practical control characteristics can be obtained by shortening the control cycle Sa to about 10 μsec. As mentioned above,
By converting the VSS control algorithm into ASIC,
Since the control cycle Sa can be significantly shortened, the VSS control can be executed at a practical speed. As a result, a sufficient control effect is achieved even for a control target that undergoes complicated changes.
In addition, by consolidating all functions including registers and dedicated I / O hardware into one chip, space saving, energy saving, high speed processing, reduction of peripheral circuits, reduction of program development, concealment of control algorithm, noise resistance Can also be improved. With this ASIC1,
Conventional general-purpose C for processing equivalent control algorithms
It enables much faster control than a system using a PU or DSP. For example, VSS control for general-purpose CPU or DSP
When the above is executed, the control execution time (sampling time) shown below is the limit. 80386+ system using numerical processor 80387 about 0.7 msec system using DSP (TMS320C25) about 80 μsec On the other hand, if ASIC1 is used, equivalent processing is
Since it can be executed in about 3 μsec, the effect of the VSS control can be enhanced. Furthermore, VSS is taken up as the control algorithm in the ASIC 1, because it has a characteristic that the algorithm is relatively simple and the control cycle Sa is more effective, and is suitable for ASIC implementation. Therefore, other algorithms may be used in actual use. An example in which other algorithms are used together is shown below. That is, although the arithmetic expression using the VSS control algorithm is given by the above-mentioned equation (1), the PD control used for general motor control and the like is very similar to the above-mentioned equation (1) and the following arithmetic expression is used. It is represented by (2). Therefore, the operation hardware used for VSS control can also be used for PD operation. That is, by sharing the common part of the hardware, it is possible to have two functions of VSS control and PD calculation. In this case, the number of gates can be greatly reduced compared to the case where the two functions are independently configured. U = K2e + K3e '+ C (2) Further, the ASIC 1 has a function as a control module. That is, a plurality of ASICs 1 can be independently controlled from one host computer. As a result, VSS control of a multi-link manipulator or the like can be realized without reducing the control cycle Sa.

【０００８】[0008]

【発明の効果】本発明に係るＶＳＳ制御用集積回路は，
上記したように構成されているため，ＶＳＳ制御アルゴ
リズムをＡＳＩＣ化することにより制御周期を大巾に短
縮でき，ＶＳＳ制御の実用的な速さでの実行が可能とな
る。その結果，複雑な変化をする制御対象に対しても充
分な制御効果を奏する。また，レジスタ群や専用のＩ／
Ｏ用ハードウエアまでを含めてすべての機能を１チップ
化することにより，省スペース，省エネルギ，高速処
理，周辺回路の削減，制御アルゴリズムの秘匿化及び耐
久ノイズ性の向上等をも図ることができる。その結果，
従来の汎用ＣＰＵやＤＳＰを用いたシステムよりはるか
に速い制御が可能となり，上記ＶＳＳ制御の効果を実用
的なレベルまで高めることができる。更に，ＶＳＳ以外
のアルゴリズムを併用することもできる。この場合，ハ
ードウエアの構成要素を共有させることにより，構成要
素数の増加を抑えつつ多機能を持たせることができる。
更に，複数のＶＳＳ制御用集積回路を制御用モジュール
として１台のホストコンピュータに連結して用いること
により，制御周期を下げることなく多リンクマニピュレ
ータ等のＶＳＳ制御を実現することができる。The integrated circuit for VSS control according to the present invention comprises:
With the above-described configuration, the control cycle can be greatly shortened by implementing the VSS control algorithm in ASIC, and the VSS control can be executed at a practical speed. As a result, a sufficient control effect is achieved even for a control target that undergoes complicated changes. In addition, register groups and dedicated I /
By integrating all functions including O hardware into one chip, space saving, energy saving, high-speed processing, reduction of peripheral circuits, concealment of control algorithm, and improvement of durability noise can be achieved. it can. as a result,
Much faster control is possible than the conventional system using a general-purpose CPU or DSP, and the effect of the VSS control can be increased to a practical level. Furthermore, algorithms other than VSS can be used together. In this case, by sharing the hardware components, it is possible to provide multiple functions while suppressing an increase in the number of components.
Furthermore, by using a plurality of VSS control integrated circuits as a control module in connection with one host computer, VSS control of a multi-link manipulator or the like can be realized without reducing the control cycle.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の一実施例に係るＶＳＳ制御用集積回
路の概略構成を示すブロック図。FIG. 1 is a block diagram showing a schematic configuration of a VSS control integrated circuit according to an embodiment of the present invention.

【図２】 ＶＳＳ制御用集積回路による演算手順及び状
態出力を示すフローチャート。FIG. 2 is a flowchart showing a calculation procedure and a status output by the VSS control integrated circuit.

【図３】 ＶＳＳ制御の制御周期の影響を示すシミュレ
ーションチャート。FIG. 3 is a simulation chart showing the influence of the control cycle of VSS control.

【符号の説明】[Explanation of symbols]

１…ＡＳＩＣ（ＶＳＳ制御用集積回路） ２…制御対象 ３…センサインタフェース部（検出データ入力部に相
当） ４…ホストインタフェース部（目標データ入力部に相
当） ５…演算実行部（演算部に相当） ６…ＤＡ出力制御部（制御データ出力部に相当） ７…ＤＡタイミング制御部（制御部に相当） ｄ…センサ値（検出データに相当） Ｓ…目標値（目標データに相当） Ｃ…制御量（制御データに相当）1 ... ASIC (VSS control integrated circuit) 2 ... Control object 3 ... Sensor interface unit (corresponding to detection data input unit) 4 ... Host interface unit (corresponding to target data input unit) 5 ... Calculation execution unit (corresponding to calculation unit) ) 6 ... DA output control unit (corresponding to control data output unit) 7 ... DA timing control unit (corresponding to control unit) d ... Sensor value (corresponding to detection data) S ... Target value (corresponding to target data) C ... Control Amount (equivalent to control data)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鹿児島 昌之 神戸市西区美賀多台１丁目４−１ (72)発明者 北村 章 神戸市西区糀台３丁目35−119 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masayuki Kagoshima, 4-1-1, Migatadai, Nishi-ku, Kobe City (72) Inventor Akira Kitamura 3-35-119, Kojidai, Nishi-ku, Kobe City

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 制御対象の変化の検出データを入力する
検出データ入力部と，上記制御対象の変化の目標データ
を入力する目標データ入力部と，上記検出データ入力部
により入力された検出データと上記目標データ入力部に
より入力された目標データとに基づいて上記制御対象の
制御データをＶＳＳ制御アルゴリズムを用いて演算する
演算部と，上記演算部により演算された制御データを出
力する制御データ出力部と，上記制御データ出力部によ
り出力される制御データの出力タイミングを制御する制
御部とを１チップ化してなるＶＳＳ制御用集積回路。1. A detection data input section for inputting detection data of change of a controlled object, a target data input section for inputting target data of change of the controlled object, and detection data input by the detection data input section. An arithmetic unit that arithmetically operates the control data of the controlled object using a VSS control algorithm based on the target data input by the target data input unit, and a control data output unit that outputs the control data arithmetically operated by the arithmetic unit. And a control unit for controlling the output timing of the control data output by the control data output unit, which are integrated into a single chip for VSS control.