JPH04205661A - Circuit simulator - Google Patents

Abstract

PURPOSE:To improve a logical verification system when a wiring length is long by individually calculating delay time in a wiring part. CONSTITUTION:One basic gate G10 constituting a logic circuit is connected to the basic gate of a next stage through a wiring cell C10. The wiring cell C10 is expressed by making wiring L10 into a gate and the logic of input/output is true. A delay parameter is set in the wiring part connected to the basic gate G10 and the delay time of the wiring part is calculated from the size of a load connected to the arbitrary wiring part and the delay parameter of the wiring part. Thus, simulation precision can be improved and the verification system when the wiring length is long and when it is complicated can be improved.

Description

【発明の詳細な説明】 〔概要〕 特に、遅延を考慮した回路シミュレータに関し、配線部
分の遅延時間も計算できるようにしてシミュレーション
精度の向上を図ることを目的とし、論理回路を構成する
基本ゲートの種類ごとに信号の立上りおよび降下の遅延
パラメータを設定し、任意の基本ゲートに繋がる負荷の
大きさと当該基本ゲートの遅延パラメータとから、当該
基本ゲートの遅延時間を計算する回路シミュレータにお
いて、前記基本ゲートに繋がる配線部分にも遅延パラメ
ータを設定し、任意の配線部分に繋がる負荷の大きさと
当該配線部分の遅延パラメータとから、当該配線部分の
遅延時間をも計算するようにしたことを特徴とする。[Detailed Description of the Invention] [Summary] In particular, with regard to circuit simulators that take delay into account, the purpose is to improve the simulation accuracy by being able to calculate the delay time of wiring sections, and to improve the simulation accuracy of basic gates that constitute logic circuits. In a circuit simulator that sets delay parameters for the rise and fall of signals for each type and calculates the delay time of a given basic gate from the size of the load connected to the basic gate and the delay parameter of the basic gate, the basic gate The present invention is characterized in that a delay parameter is also set for a wiring section connected to an arbitrary wiring section, and the delay time of the wiring section is also calculated from the magnitude of the load connected to the arbitrary wiring section and the delay parameter of the wiring section.

〔産業上の利用分野〕[Industrial application field]

本発明は、回路シミュレータ、特に、遅延を考慮した回
路シミュレータに関する。The present invention relates to a circuit simulator, and particularly to a circuit simulator that takes delay into consideration.

一般に、論理設計のテスト段階では、その基本となる回
路について、立上り遅延時間や降下遅延時間なら詳細な
回路動作が検討される。これには例えば、等価回路モデ
ル（基本ゲート）を使用した遅延時間の検証が行われる
。Generally, at the testing stage of logic design, the detailed circuit operation of the basic circuit is examined in terms of rise delay time and fall delay time. For example, delay time verification is performed using an equivalent circuit model (basic gate).

しかし、近年、論理回路はますます複雑化・大規模化を
強める傾向にあり、その遅延時間の検証に対しては、よ
り一層の正確さが求められている。However, in recent years, logic circuits have become increasingly complex and large-scale, and greater accuracy is required in verifying their delay times.

〔従来の技術〕[Conventional technology]

この種の回路シミュレータとしては、例えば以下のもの
が知られている。For example, the following circuit simulators are known as this type of circuit simulator.

これは、ＮＡＮＤゲートやインバータゲートなどの基本
ゲート（第５図参照）ごとに、信号の立上り（Ｕｐ）や
降下（Ｄｏｗｎ）についての遅延パラメータ［ｔｏ　（
チー・ゼロ）、ｋｃｌ（チー・シー・エル）］を設定し
、その基本ゲートに繋がる負荷りの大きさから、当該基
本ゲートの遅延時間を計算する。This is a delay parameter [to (
Q.Zero) and kcl (Q.C.L.)] are set, and the delay time of the basic gate is calculated from the magnitude of the load connected to the basic gate.

第６図はｔ。、　ｋｃｌを説明する図である。この図に
おいて、縦軸番よ遅延時間Ｔ、横軸は負荷りの大きさを
それぞれ表しており、特性線Ａの傾きがｋｃｌ　、特性
線ＡのＬ＝０の点がｔｏを表している。Figure 6 shows t. , kcl. In this figure, the vertical axis represents the delay time T, and the horizontal axis represents the magnitude of the load, the slope of the characteristic line A represents kcl, and the point L=0 on the characteristic line A represents to.

すなわち、ｔｏは無負荷時における対象基本ゲートの遅
延時間、ｋｃｌは単位負荷当たりの遅延時間であり、こ
れらのｔｏやｋｃｌは、基本ゲートの種類ごとに予め決
められる。That is, to is the delay time of the target basic gate when there is no load, and kcl is the delay time per unit load, and these to and kcl are determined in advance for each type of basic gate.

今、任意の基本ゲートにある大きさの負荷ＬＸを繋いだ
場合、当該基本ゲートの遅延時間ＴＸは、次式■で与え
られる。Now, when a load LX of a certain size is connected to an arbitrary basic gate, the delay time TX of the basic gate is given by the following equation (2).

Ｔｘ　＝　ｔ　ｏ　　＋ｋｃｌ　　Ｘ　ＬＸ　−・＝■
〔発明が解決しようとする課題〕 しかしながら、かかる従来の回路シミュレータにあって
は、基本ゲート間の配線部分を単なる負荷として取り扱
うものであったため、特に、配線長が長い場合や複雑な
場合には、配線部分のモデル化が不十分となり、検証精
度を高めることができないといった問題点があった。Tx = t o +kcl X LX −・=■
[Problems to be Solved by the Invention] However, in such conventional circuit simulators, the wiring portion between basic gates is treated as a mere load. However, there was a problem in that the wiring part was insufficiently modeled, making it impossible to improve verification accuracy.

本発明は、このような問題点に鑑みてなされたもので、
配線部分の遅延時間も計算できるようにしてシミュレー
ション精度の向上を図ることを目的としている。The present invention was made in view of these problems, and
The aim is to improve simulation accuracy by making it possible to calculate the delay time of wiring sections.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は、上記目的を達成するために、論理回路を構成
する基本ゲートの種類ごとに信号の立上りおよび降下の
遅延パラメータを設定し、任意の基本ゲートに繋がる負
荷の大きさと当該基本ゲートの遅延パラメータとから、
当該基本ゲートの遅延時間を計算する回路シミュレータ
において、前記基本ゲートに繋がる配線部分にも遅延パ
ラメータを設定し、任意の配線部分に繋がる負荷の大き
さと当該配線部分の遅延パラメータとから、当該配線部
分の遅延時間をも計算するようにしたことを特徴とする
。In order to achieve the above object, the present invention sets delay parameters for signal rise and fall for each type of basic gate that constitutes a logic circuit, and determines the magnitude of the load connected to any basic gate and the delay of the basic gate. From the parameters,
In a circuit simulator that calculates the delay time of the basic gate, a delay parameter is also set for the wiring part connected to the basic gate, and the wiring part is calculated from the magnitude of the load connected to any wiring part and the delay parameter of the wiring part. The system is characterized in that it also calculates the delay time.

〔作用〕[Effect]

第１図において、基本ゲートＧ１に繋がる負荷Ｌ１の内
訳は、次段のゲート（例えばＧ２、Ｇ３）の入力負荷１
ｉと、配線容量ｌ、の総和（Ｌ＝ｌｉ＋１１）で与えら
れる。In Fig. 1, the breakdown of the load L1 connected to the basic gate G1 is the input load 1 of the next stage gate (for example, G2, G3).
It is given by the sum of i and wiring capacitance l (L=li+11).

これから、基本ゲートＧ１の遅延時間ＴＩは、前式■よ
り、 ’ｒ、　’＝　ｔ０＋ｋｃｌ　　Ｘ　（１＝　　＋　Ｉ
Ｌ　）　　・・・・・−■で求められる。From this, the delay time TI of the basic gate G1 is calculated from the previous equation (■) as 'r, '= t0+kcl X (1= + I
L) ......-■.

ここで、第１図の基本ゲートＧＩが配線だけをドライブ
し、且つ、その配線が次段のゲートＧ２、Ｇ３をドライ
ブするものと考えると、第１図は第２図のように表現す
ることができる。If we assume that the basic gate GI in Figure 1 drives only the wiring, and that the wiring drives the gates G2 and G3 in the next stage, then Figure 1 can be expressed as in Figure 2. I can do it.

第２図において、ボックス状のシンボルは、配線を１つ
のセル（以下、配線セル）で表したものである。In FIG. 2, a box-shaped symbol represents a wiring as one cell (hereinafter referred to as a wiring cell).

基本セルＧ、の遅延時間Ｔ１は、 Ｔ１−ｔ０＋ｋｃ１×１．・・・・・・■で求められ、
また、配線セルの遅延時間ＴＬは、ＴＬ＝ｋｃｌ　’　
　Ｘ　ｌ　６−・−・・−■で求められる。なお、ｋｃ
ｌ　Ｘｋｃｌ　’　の関係は一般的には等４ｆｉ　（ｋ
ｃｌ　＝ｋｃｌ　’　）にするが、配線抵抗を考慮する
場合には不等（ｋｃｌ　＜　ｋｃ１′）にし、あるいは
、配線セルの出力を２つに分配する（例えばＧ　２　、
Ｇ　’ｓに）場合には、Ｇ２出力に対してｋｃｌ□、Ｇ
３出力に対してｋｃｌ３を設定し、これらの関係を以下
のように設定する。The delay time T1 of the basic cell G is T1-t0+kc1×1. It is found by ・・・・・・■,
Also, the delay time TL of the wiring cell is TL=kcl'
It is determined by X l 6−・−・・−■. In addition, kc
The relationship of l Xkcl ' is generally equivalent to 4fi (k
cl = kcl '), but if wiring resistance is considered, it should be made unequal (kcl <kc1'), or the output of the wiring cell should be divided into two (for example, G 2 ,
G's), then kcl□, G
Set kcl3 for 3 outputs, and set these relationships as follows.

（ｋｃｌ　’　）−’−（ｋｃｌｚ＞−’＋（ｋｃｌ３
）　−’・・・・・・■ 以上のことから、本発明では、配線部分についても基本
セルとして取り扱うことができ、当該基本セルの遅延パ
ラメータと負荷の大きさとから、当該部分の遅延時間を
計算することができる。(kcl')-'-(kclz>-'+(kcl3
) −'・・・・・・■ From the above, in the present invention, the wiring part can also be treated as a basic cell, and the delay time of the part can be calculated from the delay parameter of the basic cell and the size of the load. can be calculated.

〔実施例〕〔Example〕

以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.

第３図は本発明に係る回路シミュレータの一実施例を示
す図である。FIG. 3 is a diagram showing an embodiment of a circuit simulator according to the present invention.

第３図において、ＧＩｏは論理回路を構成する１つの基
本ゲートであり、この基本ゲートＧ、。は配線セルＣ８
ｏを介して次段の基本ゲート（図示略）に接続されてい
る。In FIG. 3, GIo is one basic gate constituting a logic circuit, and this basic gate G. is wiring cell C8
It is connected to the next stage basic gate (not shown) via o.

配線セルＣＩｏは、図中の配線Ｌ１゜をゲート化して表
現するもので、入・出力の論理は真（ｔｒｕｅ）である
。The wiring cell CIo is expressed by converting the wiring L1° in the figure into a gate, and the input/output logic is true.

配線セルＣＩＯのｔ。にはゼロ（０）を与え、また前段
ゲートＧ＋ｏのｋｃｌから求めた遅延パラメータｋｃｌ
　’　を与える。−船釣にはｋｃｌ　＝ｋｃｌ　’　、
配線抵抗を考慮すればｋｃｌ　＜ｋｃｌ　’　　と−す
る。t of wiring cell CIO. is given zero (0), and the delay parameter kcl obtained from kcl of the previous stage gate G+o
' give. - For boat fishing, kcl = kcl ',
If wiring resistance is considered, kcl <kcl'.

このような構成において、配線セルＣ１゜の遅延時間Ｔ
、。は、前式■から、 Ｔ、ｏ＝ｋｃｌ”　ＸＩ、・・・・・・■で求められる
。ここで、ｌ、は次段ゲートの入力負荷である。In such a configuration, the delay time T of the wiring cell C1°
,. can be obtained from the previous equation (2) as follows: T, o=kcl''

従って、配線部分における遅延時間を独自に計算でき、
その結果、特に、配線長が長い場合の論理検証精度を向
上することができる効果が得られる。Therefore, the delay time in the wiring part can be calculated independently.
As a result, the effect of improving logic verification accuracy especially when the wiring length is long can be obtained.

第４図は本発明に係る回路シミュレータの他の実施例を
示す図であり、配線部分が２分配されている場合の適用
例である。FIG. 4 is a diagram showing another embodiment of the circuit simulator according to the present invention, and is an application example where the wiring portion is divided into two parts.

すなわち、前段ゲート（図示略）によるドライブ経路が
、配線セルＣＩ＋の共通入力から、出力１と出力２の２
つのルートに分配されている場合には、 入力→出力１のルートに、 ｔｏ＝０、ｋｃｌＢ 入力→出力２のルートに、 ｔｏ　＝　０、ｋｃｌｂ といった遅延パラメータを設定する。ここで、ｋｃｌａ
、ｋｃｌ、は前段ゲートのｋｃｌ　に対して、（ｋｃｌ
　）　−’≦（ｋｃｔ、）　−’　＋　（ｋｃｌｂ）　
−”・”・’■の関係にある。In other words, the drive path by the pre-stage gate (not shown) is from the common input of wiring cell CI+ to output 1 and output 2.
If it is distributed over two routes, set delay parameters such as to = 0, kclB for the route from input to output 1, and to = 0, kclb for the route from input to output 2. Here, kcla
, kcl, is (kcl
) −'≦(kct,) −' + (kclb)
There is a relationship of −”・”・'■.

今、２つのルートが互いに等しければ、（ｋｃｌ　）　
−’≦２　Ｘ　（ｋｃｌａ）　−’−２×（ｋｃｌｂ）
　−’・・・・・・■ となり、各ルートの遅延時間Ｔ、、Ｔ、（ルート等値の
場合Ｔ−＝Ｔｂ）は、前式■から、Ｔ　ａ　＝　Ｔ　ｂ
　＝　ｋｃｌａＸ　Ｉ　；または、Ｔｌ１＝　Ｔｂ　＝
ｌ（（１，Ｘ　１、−・＝■で与えられる。Now, if the two roots are equal to each other, then (kcl)
-'≦2X (kcla) -'-2×(kclb)
-'・・・・・・■, and the delay time T,,T, (T-=Tb in the case of route equality) of each route is given by the previous equation (■), T a = T b
= kclaX I ; or Tl1= Tb =
l((1,X 1, -.=■.

従って、２分配配線部分における遅延時間を各ルートご
とに独自に計算でき、その結果、特に、配線が複雑な場
合の論理検証精度を向上することができる効果が得られ
る。Therefore, the delay time in the two-distribution wiring portion can be calculated independently for each route, and as a result, it is possible to improve logic verification accuracy especially when the wiring is complicated.

なお、この実施例では２分配の例を示したが、この分配
数に限定されないことは言うまでもない。Although this embodiment shows an example of two distributions, it goes without saying that the number of distributions is not limited to this.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、基本ゲートに繋がる配線部分にも遅延
パラメータを設定し、任意の配線部分に繋がる負荷の大
きさと当該配線部分の遅延パラメータとから、当該配線
部分の遅延時間をも計算するようにしたので、シミュレ
ーション精度の向上を図ることができ、特に、配線長が
長い場合や複雑な場合の検証精度を高めることができる
。According to the present invention, a delay parameter is also set for the wiring part connected to the basic gate, and the delay time of the wiring part is also calculated from the magnitude of the load connected to the wiring part and the delay parameter of the wiring part. Therefore, it is possible to improve simulation accuracy, and in particular, it is possible to improve verification accuracy when the wiring length is long or complicated.

【図面の簡単な説明】[Brief explanation of the drawing]

第１．２図は本発明の原理図であり、 第１図はその基本ゲートに繋がる負荷の内訳を示す図、 第２図はその配線セルを示す図、 第３図は本発明に係る回路シミシーレークの−実施例を
示すその配線セルの図、 第４図は本発明に係る回路シミュレータの他の実施例を
示すその配線セルの図、 第５．６図は従来例を示す図であり、 第５図はその基本ゲートのシンボル図、第６図はその遅
延パラメータを説明する図である。 Ｇ１゜・・・・・・基本ゲート、 ＣＩＯ・・・・・・配線セル、 ＬＩＯ・・・・・・配線、 Ｃ１１・・・・・・配線セル、 ｋｃｌ　’　、ｋｃｌ、、ｋｃ　１　、−−遅延パラメ
ータ。 Ｌ＝、ｅｇ　＋、［五 基本ゲートに繋がる負荷の内訳を示す図第１図 配線セルを示す図 第２図 一実施例の配線セルの図 第３図 Ｃ１１：配線セル 他の実施例を示すその配線セルの図 第４図 ＮＡＮＤゲート　　　　　　　　　インノゞ−タ（ａ）
　　　　　　　　　　　　　　　　（ｂ）従来例の基本
ゲートのシンボル図 第５図Figure 1.2 is a diagram of the principle of the present invention, Figure 1 is a diagram showing the breakdown of the load connected to the basic gate, Figure 2 is a diagram showing the wiring cell, and Figure 3 is a circuit according to the present invention. FIG. 4 is a diagram of a wiring cell showing another embodiment of the circuit simulator according to the present invention; FIG. 5.6 is a diagram showing a conventional example; FIG. 5 is a symbol diagram of the basic gate, and FIG. 6 is a diagram explaining its delay parameters. G1゜...Basic gate, CIO...Wiring cell, LIO...Wiring, C11...Wiring cell, kcl', kcl,, kc 1, - - Delay parameters. L=, eg +, [Figure 1 shows the breakdown of loads connected to the five basic gates Figure 1 shows the wiring cell Figure 2 shows the wiring cell of one embodiment Figure 3 C11: wiring cell shows another example Diagram of the wiring cell Figure 4 NAND gate innoctor (a)
(b) Symbol diagram of the basic gate of the conventional example Fig. 5

Claims (1)

【特許請求の範囲】 論理回路を構成する基本ゲートの種類ごとに信号の立上
りおよび降下の遅延パラメータを設定し、任意の基本ゲ
ートに繋がる負荷の大きさと当該基本ゲートの遅延パラ
メータとから、当該基本ゲートの遅延時間を計算する回
路シミュレータにおいて、 前記基本ゲートに繋がる配線部分にも遅延パラメータを
設定し、 任意の配線部分に繋がる負荷の大きさと当該配線部分の
遅延パラメータとから、当該配線部分の遅延時間をも計
算するようにしたことを特徴とする回路シミュレータ。[Claims] Delay parameters for the rise and fall of signals are set for each type of basic gate that constitutes a logic circuit, and the delay parameters for the rise and fall of signals are set based on the magnitude of the load connected to any basic gate and the delay parameters of the basic gate. In a circuit simulator that calculates the delay time of a gate, delay parameters are also set for the wiring part connected to the basic gate, and the delay of the wiring part is calculated from the magnitude of the load connected to any wiring part and the delay parameter of the wiring part. A circuit simulator characterized in that it also calculates time.