JPH05235665A

JPH05235665A - 増幅回路

Info

Publication number: JPH05235665A
Application number: JP4213995A
Authority: JP
Inventors: Tatsuhisa Fujii; 達久藤井; Kayao Takemoto; 一八男竹本; Atsushi Hasegawa; 長谷川　　篤; Kenji Kitajima; 賢二北島; Tetsuro Izawa; 哲朗伊沢; Katsumi Matsumoto; 克巳松本
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1991-09-04
Filing date: 1992-08-11
Publication date: 1993-09-10
Also published as: US5280511A; KR960001350B1

Abstract

(57)【要約】【目的】簡単な構成で実質適な高感度を実現する。【構成】信号電荷を受ける第１のキャパシタＣ１と、
この第１のキャパシタＣ１の電圧を受けるソースフォロ
ワ回路と、このソースフォロワ回路の出力信号が第２の
キャパシタＣ２を介してゲートに供給されるソース接地
形態の増幅ＭＯＳＦＥＴＱ５を含む反転増幅回路と、前
記増幅ＭＯＳＦＥＴＱ５のゲートとドレインとの間に設
けられた帰還用の第３のキャパシタＣ３と、上記第１の
キャパシタＣ１の信号電荷をリセットさせる間において
上記増幅ＭＯＳＦＥＴＱ５のゲートに所定のバイアス電
圧を供給するスイッチ素子Ｑ６とからなるものであり、
上記増幅ＭＯＳＦＥＴＱ５のドレインには、ゲートとソ
ースとが接続されたディプレッション型ＭＯＳＦＥＴＱ
４が負荷手段として設けられ、かつこのディプレッショ
ン型ＭＯＳＦＥＴＱ４のソースはその基板電位と同電位
になっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、増幅回路に係り、た
とえばＣＣＤ（電荷結合素子）用の増幅回路に関する。

【０００２】

【従来の技術】ＣＣＤ用の増幅回路として、たとえば図
２２に示すような回路が用いられている。同図におい
て、信号電荷はＣＣＤにより出力拡散層（構造上等価的
にダイオードＤの形態で示される）に転送され、その接
合容量およびリセットＭＯＳＦＥＴＱ１やソースフォロ
ワ回路のドライバＭＯＳＦＥＴＱ２における寄生容量か
らなるキャパシタＣ１により信号電圧の形態に変換され
る。

【０００３】この信号電圧は増幅ＭＯＳＦＥＴＱ２と負
荷ＭＯＳＦＥＴＱ３からなるソースフォロワ回路を介し
て出力される。このような増幅回路は、浮遊拡散層型増
幅器（FDA;Floating Diffusion Amplifier）と呼ばれ
る。ＭＯＳＦＥＴＱ１は、上記信号電荷に対応した信号
電圧が増幅されて出力されると、言い替えるならば、次
の信号電荷が転送される前にリセットパルスφＲにより
上記キャパシタＣ１に保持された信号電荷を基準電圧Ｖ
Ｒによりリセットさせる。

【０００４】このようなＦＤＡに関しては、たとえばラ
ジオ技術社昭和６１年１１月３日発行『ＣＣＤカメラ技
術』頁６４がある。

【０００５】上記ＦＤＡの感度は、リセットＭＯＳＦＥ
ＴＱ１や増幅ＭＯＳＦＥＴＱ２における寄生容量を含め
たキャパシタＣ１の容量値と、ソースフォロワ回路のゲ
イン（Ａｓ＜１）の積（Ａｓ／Ｃ１）で与えられる。上
記ゲインの向上にはＡｓ＜１の限界があり、ＦＤＡの感
度向上にはいかにキャパシタＣ１の容量値を小さくする
かにかかっている。このため、従来のＦＤＡにおいて
は、キャパシタＣ１の容量値を小さくするためにダイオ
ードＤ１や増幅ＭＯＳＦＥＴの寄生容量等を如何に小さ
くするかに心血が注がれている。

【０００６】しかしながら、増幅ＭＯＳＦＥＴＱ２のサ
イズを小さくすると必然的に出力電力も小さくなり、後
段の負荷駆動能力が無くなるという矛盾を含んでいる。
このため、ソースフォロア回路を複数段縦列接続して上
記初段での駆動能力不足を補うようにしている。

【０００７】

【発明が解決しようとする課題】現状のＦＤＡでは、上
記キャパシタＣ１の容量値が１０^-14Ｆを割り、電圧感
度は１電子当り１０μＶを越すまでになっている。しか
し、応用面では１信号当り高々数十電子を扱うようにな
っており、出力信号増幅のさらなる増大が望まれてい
る。そして、真の感度は雑音とのＳ／Ｎ（信号対雑音
比）により決まり、このＳ／Ｎを高めるためには、雑
音、特にランダムに発生する熱雑音の低減が不可欠とな
る。

【０００８】ＣＣＤ自体で発生する熱雑音は各種工夫に
より非常に小さくなっており、ＣＣＤ撮像素子の熱雑音
はＦＤＡにおいて発生する熱雑音で決定される。ＦＤＡ
における雑音の主な成分は、キャパシタＣ１のリセット
雑音と増幅ＭＯＳＦＥＴの１／ｆ雑音である。前者のリ
セット雑音はキャパシタＣ１の平方に比例し、寸法縮小
とともに減少する。後者の１／ｆ雑音は逆に概略寸法に
逆比例する。

【０００９】このようなランダム雑音は、暗出力（リセ
ット電圧）と明出力（信号電荷出力）の双方に含まれる
ため、外部に設けられた相関二重サンプリング（ＣＤ
Ｓ）回路によりその差分を求めて信号とすることにより
相殺できる。しかしながら、上記ＣＤＳ回路に到るまで
の波形の歪み、配線の引き回しによる各種飛込みパルス
による波形の乱れによりＣＤＳ回路による雑音低減にも
限界がある。

【００１０】それ故、本発明はこのような事情に基づい
てなされたものであり、その目的とするところのもの
は、簡単な構成で実質的な高感度を実現した増幅回路を
提供することにある。

【００１１】また、本発明の他の目的は、ＣＣＤに適し
た高感度の増幅回路を提供することにある。

【００１２】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、基本的には、信号電荷を受ける第
１のキャパシタと、この第１のキャパシタの電圧を受け
るソースフォロワ回路と、このソースフォロワ回路の出
力信号が第２のキャパシタを介してゲートに供給される
ソース接地形態の増幅ＭＯＳＦＥＴを含む反転増幅回路
と、前記増幅ＭＯＳＦＥＴのゲートとドレインとの間に
設けられた帰還用の第３のキャパシタと、上記第１のキ
ャパシタの信号電荷をリセットさせる間において上記増
幅ＭＯＳＦＥＴのゲートに所定のバイアス電圧を供給す
るスイッチ素子とからなるものであり、上記増幅ＭＯＳ
ＦＥＴのドレインには、ゲートとソースとが接続された
ディプレッション型ＭＯＳＦＥＴが負荷手段として設け
られ、かつこのディプレッション型ＭＯＳＦＥＴのソー
スはその基板電位と同電位になっていることを特徴とす
るものである。

【００１３】

【作用】上記した手段によれば、まず、第２のキャパシ
タにより信号成分のみを伝達し、それを反転増幅回路に
おいて第２のキャパシタと第３キャパシタに対応してリ
ニアリティのよい増幅出力信号を得ることができるとと
もに、第１のキャパシタのリセット期間にスイッチ素子
により増幅ＭＯＳＦＥＴを最適動作点にバイアスでき
る。

【００１４】そして、前記増幅ＭＯＳＦＥＴのドレイン
に設けられている負荷手段としてのディプレッション型
ＭＯＳＦＥＴは、そのソースが基板電位と同電位となっ
ていることから、そのドレインコンダクタンスを小さく
でき、定電流特性を良好とすることができることから、
増幅ＭＯＳＦＥＴのオープンゲインを高く、帰還ゲイン
を高くすることができるようになる。

【００１５】このことから、簡単な構成で実質的な高感
度を実現した増幅回路を得ることができるようになる。

【００１６】

【実施例】以下、本発明による増幅回路が適用されるラ
インセンサの一実施例を図面を用いて説明する。

【００１７】全体概略説明図５は、カラーラインセンサを構成する半導体チップ１
を示した平面図で、その大きさは、たとえば、縦５１．
３mm、横１．８２mmとなっている。そして、縦方向に延
在する三個のストライプ状のフィルタが横方向に並設さ
れて形成され、上から順次、青色フィルタ２、緑色フィ
ルタ３、赤色フィルタ４となっている。

【００１８】青色フィルタ２、緑色フィルタ３、赤色フ
ィルタ４のそれぞれの下部には、図６に示すように、そ
れぞれ、青色フィルタ２を通過した青色光が照射される
受光部７と、この受光部７に発生した電荷を転送するた
めのＣＣＤ素子８Ａ、８Ｂ、緑色フィルタ３を通過した
緑色光が照射される受光部９と、この受光部９に発生し
た電荷を転送するためのＣＣＤ素子１０Ａ、１０Ｂ、赤
色フィルタ４を通過した赤色光が照射される受光部１１
と、この受光部１１に発生した電荷を転送するためのＣ
ＣＤ素子１２Ａ、１２Ｂが形成されている。

【００１９】各受光部７、９、１１は、それぞれ並設さ
れた複数の金属膜遮光フォトダイオード７Ａ、９Ａ、１
１Ａから形成されたものとなっている。そして、たとえ
ば図中最左側に位置付けられるフォトダイオード７Ａの
電荷は、ＣＣＤ素子８Ａが読みだすようになっており、
次の隣接するフォトダイオード７Ａの電荷は、ＣＣＤ素
子８Ｂが読みだすようになっている。

【００２０】このようにして、奇数番目に位置付けられ
るフォトダイオード７Ａの電荷はＣＣＤ素子８Ａが、偶
数番目に位置付けられるフォトダイオード７Ａの電荷は
ＣＣＤ素子８Ｂが読みだすようになっている。このよう
なことは、受光部９とＣＣＤ素子１０Ａ、１０Ｂとの関
係、受光部１１とＣＣＤ素子１２Ａ、１２Ｂとの関係に
おいて同様である。このようにした理由は、電荷の転送
速度を速めるためとフォトダイオードあたりのＣＣＤ転
送路の構造を大きくとりプロセス加工裕度をとるためで
ある。

【００２１】そして、各ＣＣＤ素子８Ａ、８Ｂ、１０
Ａ、１０Ｂ、１２Ａ、１２Ｂにより転送された電荷は、
該各ＣＣＤ素子の同方向の一端側に形成された出力検出
器１４Ａ、１４Ｂ、１５Ａ、１５Ｂ、１６Ａ、１６Ｂに
入力され、ここでたとえば電圧信号に変換されるように
なっている。

【００２２】図７および図８は、ラインセンサを組み込
んだ半導体装置の主表面を示した具体的構成図である。
なお、図７および図８はそれらが一体となって一つの図
面を構成しているものである。各同図は、一チップの半
導体基板の主表面に図示のような配列で各素子が形成さ
れたものとなっている。

【００２３】また、青色、緑色、赤色をそれぞれ担当す
るフォトダイオード、ＣＣＤ素子、および出力検出器
は、それぞれ同様の構成をとることから、ここでは、青
色を担当するフォトダイオード７、ＣＣＤ素子８Ａ、８
Ｂ、および出力検出器１４Ａ、１４Ｂについて説明す
る。

【００２４】フォトダイオード図７および図８に示すように、一方向に並設されたフォ
トダイオード７があり、このうち、後述する遮光膜によ
ってフォトダイオードの機能を有さないいわゆるＯＢ
（オプテカルブラック）７Ａと称されるものが出力検出
器側に複数個あり、また前記遮光膜から露呈されている
が、ダミーとして用いられるフォトダイオードが前記Ｏ
Ｂ側に二個また逆の方向端部に一個あり、それらの間に
位置付けられるＮ個のフォトダイオード１、２、３、
…、Ｎにて光電変化によって発生する各電荷が検出信号
として用いられるようになっている。なお、前記電荷
は、その量が照射される光の強度に比例するようになっ
ている。

【００２５】そして、このフォトダイオードは、図９
（ａ）に示すように、Ｎ型半導体基板４１面のＰウェル
層４２の主表面に濃度の低いＮ型拡散層４３が形成され
て構成され、前記Ｐウェル層４２とＮ型拡散層４３との
接合部に電荷が蓄積されるようになっている。なお、同
図では、Ｎ型拡散層４３の主表面に濃度の高いＰ型拡散
層４４が形成されているが、このＰ型拡散層はいわゆる
暗電流防止のための拡散層となっている。

【００２６】フォトダイオードの電荷読みだし部図７および図８において、並設されたフォトダイオード
７の上下両脇部に位置付けられるそれぞれのＣＣＤ素子
８Ａ、８Ｂとの間にゲート電極３０が配置され、このゲ
ート電極３０には、端子φＴＧＢを通してゲート電圧が
印加されるようになっている。このゲート電極３０は、
フォトダイオード７における電荷をＣＣＤ素子側に読み
だすための電極であり、その断面構成図は図９（ａ）の
ようになっている。図９（ａ）において、フォトダイオ
ード７の構成部材であるＮ型拡散層４３とＣＣＤ素子８
Ａの構成部材である電荷転送路（Ｎ型拡散層）４５との
間に図示せぬゲート酸化膜を介して配置されたものとな
っている。

【００２７】ゲート電極３０にゲート電圧が印加される
ことにより、ポテンシャル分布が図９（ｂ）における点
線から実線のように変化し電荷がＣＣＤ素子８Ａ（電荷
転送路４５）側に移動するようになる。

【００２８】ＣＣＤ素子部図７および図８に示したＣＣＤ素子８Ａ、８Ｂの説明を
する前に、このＣＣＤ素子８Ａ、８Ｂにおける転送電極
と、この転送電極に印加する印加電圧の関係を図１０
（ａ）および（ｂ）を用いて説明をする。ＣＣＤ素子８
Ａと８Ｂはともに同様の構成からなっていることから、
ここではＣＣＤ素子８Ａのみについて説明する。

【００２９】図１０（ａ）は、電荷転送方向に沿って切
断した断面図を示すものであり、電荷転送路であるＮ型
拡散層４５上において、図示しないゲート酸化膜を介し
て転送電極が前記Ｎ型拡散層４５に沿って並設されてい
る。転送電極は、一層目の転送電極ＦＧと二層目の転送
電極ＳＧとから構成されており、二層目の転送電極ＳＧ
は、その両端部において一層目の転送電極ＦＧに重畳さ
れて形成されたものとなっている。

【００３０】そして、このようにして並設された各転送
電極は、出力ゲート電極ＯＧに隣接する一層目の転送電
極ＦＧと次に隣接する二層目の転送電極が共通接続され
ており、図７に示す端子φ１Ｂから電圧φ１が印加され
るようになっている。また、次に隣接する一層目の転送
電極ＦＧと次に隣接する二層目の転送電極が共通接続さ
れており、図８に示す端子φ２Ｂから電圧φ２が印加さ
れるようになっている。さらに隣接する一層目の転送電
極ＦＧと次に隣接する二層目の転送電極が共通接続され
ており、図８に示す端子φ１Ｂから電圧φ１が印加され
るようになっている。そして、さらに隣接する一層目の
転送電極ＦＧと次に隣接する二層目の転送電極が共通接
続されており、図８に示す端子φ２Ｂから電圧φ２が印
加されるようになっている。

【００３１】このような構成において、端子φ１Ｂには
たとえば９Ｖから０Ｖ、０Ｖから９Ｖへと変化するパル
ス電圧が印加され、この際同時に、端子φ２Ｂには０Ｖ
から９Ｖ、９Ｖから０Ｖへと変化するパルス電圧が印加
されるようになっている。

【００３２】このようにして、端子φ１Ｂに９Ｖ、端子
φ２Ｂに０Ｖが印加されている場合、図１０（ｂ）の実
線に示すようなポテンシャル分布が電荷転送路（Ｎ型拡
散層）４５内に形成され、また、端子φ１Ｂに０Ｖ、端
子φ２Ｂに９Ｖが印加されている場合、図１０（ｂ）の
点線に示すようなポテンシャル分布に変化するようにな
る。この場合、電荷が順次ポテンシャル分布の変化に応
じて出力検出器１４Ａ側に移動していくことがわかる。

【００３３】前記出力検出器１４Ａについては、後にさ
らに詳述するが、図１０（ａ）において、出力ゲート電
極ＯＧにおける電圧印加により転送される電荷が、リセ
ットＭＯＳＦＥＴＱ１および増幅ＭＯＳＦＥＴＱ２の寄
生容量であるコンデンサＣ１によって電圧値に変換さ
れ、ＭＯＳＦＥＴＱ２のゲート電極に印加されるように
なる。これにより該ＭＯＳＦＥＴＱ２のソースの変位電
圧が出力として送出されるようになる。

【００３４】なお、図１０（ａ）において、出力ゲート
電極ＯＧにおける電圧印加により出力拡散層５０へ転送
される電荷をリセットＭＯＳＦＥＴＱ１へのリセットパ
ルスφＲの印加によって電源ＶＤＤに出力させているの
は、出力拡散層５０への蓄積電荷を掃き出させるためで
ある。

【００３５】図７および図８において、フォトダイオー
ド７の並設部の上下両脇部にそれぞれ形成されたＣＣＤ
素子８Ａ、８Ｂは、この実施例では、特に、一方のＣＣ
Ｄ素子に対して他方のＣＣＤ素子が共通接続した転送電
極一個分ずれて配置されたものとなっている。

【００３６】すなわち、ＯＢ用およびダミー用を除く一
番目のフォトダイオード７（図中１で示す）が奇数用の
ＣＣＤ素子８Ａ側に転送され、そこから出力検出器１４
Ａに到達するまでのビットを単位とする転送段数と、二
番目のフォトダイオード７（図中２で示す）が偶数用の
ＣＣＤ素子８Ｂ側に転送され、そこから出力検出器１４
Ｂに到達するまでのビットを単位とする転送段数とが同
じになるようになっている。

【００３７】同様に、三番目のフォトダイオード７（図
中３で示す）が奇数用のＣＣＤ素子８Ａ側に転送され、
そこから出力検出器１４Ａに到達するまでのビットを単
位とする転送段数と、四番目のフォトダイオード７（図
中４で示す）が偶数用のＣＣＤ素子８Ｂ側に転送され、
そこから出力検出器１４Ｂに到達するまでのビットを単
位とする転送段数とが同じになるようになっている。

【００３８】本実施例では、特にこのように構成するこ
とにより、すなわち、ｎ番目のフォトダイオードからの
電荷を読出した前記ＣＣＤ素子の部位から出力検出器に
至るまでの転送段数と（ｎ＋１）番目のフォトダイオー
ドからの電荷を読出した前記ＣＣＤ素子の部位から出力
検出器に至るまでの転送段数とが同じになるように構成
することにより、次に示すような技術的効果を有するよ
うになる。

【００３９】すなわち、このようにすることにより、図
１１に示すように、ＣＣＤ素子８Ａ、８Ｂにおけるリセ
ットパルスφＲの印加は同タイミングで（図１１
（ａ））、かつ各出力検出器１４Ａ、１４Ｂの出力検知
を同相で行うことができる（図１１（ｂ））。なお、図
１１（ｂ）に示した出力信号は、リセットレベルを基準
にしてリセットパルスφＲによるフィードスルー分Ｆと
その後に出力される信号成分Ｓで構成されている。

【００４０】こうした場合、該リセットパルスφＲの印
加後の各ＣＣＤ素子８Ａ、８Ｂからの信号成分Ｓの出力
検知期間内において、前記リセットパルスφＲによる影
響が及ぶことは全くなくなる。このため、ノイズに影響
されない信号取出有効期間（図中斜線部で示す）を従来
よりも大幅に長くとることができるようになる。

【００４１】この場合、各出力検出器１４Ａ、１４Ｂか
らの出力のタイミングは従来と異なるものとなるが、半
導体チップ外にてＦＩＦＯからなるラインメモリを介し
て画像処理構成されることから特に問題となることはな
い。

【００４２】なお、本実施例では、このような構成に限
定されず、図１２に示すように、ＣＣＤ素子８Ａ、８Ｂ
における各リセットパルスのタイミングを異ならしめる
ようにしてもよいことはいうまでもない。同図に示すよ
うに、リセットパルスφＲＡ（図１２（ａ））、リセッ
トパルスφＲＢ（図１２（ｃ））のそれぞれの印加のタ
イミングが異なっており、奇数ビット出力（図１１
（ｂ））はリセットパルスφＲＡの印加にともなって出
力され、偶数ビット出力（図１１（ｄ））はリセットパ
ルスφＲＢの印加にともなって出力されるようになって
いる。

【００４３】さらに、図７および図８において、ＣＣＤ
素子８Ａ、８Ｂはそのいずれも、その両端においてＯＢ
用およびダミー用を含むフォトダイオード７よりも長く
構成され、いわゆる空送り用のビットを構成するように
なっている。

【００４４】ＣＣＤ素子部上の遮光膜この実施例では、各ＣＣＤ素子８Ａ、８Ｂ、１０Ａ、１
０Ｂ、１２Ａ、１２Ｂ上の遮光膜において特別の工夫が
なされたものとなっている。

【００４５】図１３は、フォトダイオード７と、このフ
ォトダイオード７の上下両脇に位置付けられるＣＣＤ素
子８Ａ、８Ｂの形成領域における電極パターンを示す平
面図である。そして、図１４は図１３の一部を拡大した
平面図である。図１４において、まず、フォトダイオー
ドの構成部材であるＮ型拡散層Ｎ（８０）があり、この
Ｎ型拡散層Ｎ（８０）に近接してＣＣＤ素子の構成部材
で電荷転送路であるＮ型拡散層ＢＣ１（１８）がある。

【００４６】前記Ｎ型拡散層Ｎ（８０）とこのＮ型拡散
層Ｎ（８０）が形成されている図示しないＰ型ウェル層
との接合部に発生した電荷は、読出しゲートである一層
目のゲート電極ＦＧ（３０）、および二層目のゲート電
極ＳＧ（６０）によって前記電荷転送路であるＮ型拡散
層ＢＣ１（１８）に転送され、その後は、該電荷転送路
に沿って並設されているゲート電極によって図示しない
出力検出回路側に転送されるようになっている。

【００４７】ここで、前記図１０に示した結線図のよう
に、前記二層目のゲート電極ＳＧ（６０）と隣接する一
層目のゲート電極ＦＧ（３０）を共通接続する一層目の
アルミ配線層Ａｌ１（７０）が前記電荷転送路と並行に
位置付けられて配置されている。

【００４８】また、さらに隣接する三層目のゲート電極
ＴＧ（５０）とこの三層目のゲート電極ＴＧ（５０）に
隣接する一層目のゲート電極ＦＧ（３０）を共通接続す
る一層目のアルミ配線層Ａｌ１（７０）が前述したアル
ミ配線層Ａｌ１（７０）と並行に位置付けられて配置さ
れている。

【００４９】そして、前述したそれぞれのアルミ配線層
Ａｌ１（７０）の間隙を覆うようにして二層目のアルミ
配線層Ａｌ２（４０）が形成され、このアルミ配線層Ａ
ｌ２（４０）は、前記アルミ配線層Ａｌ１（７０）のう
ちゲート電極ＳＧ（６０）、ＦＧ（３０）およびＴＧ
（５０）、ＦＧ（３０）と接続されたものと図示しない
コンタクトを通してそれぞれ導通されている。

【００５０】なお、図１４において、XV−XV線における
断面図を図１５に、XVI−XVI線における断面図を図１６
に示している。

【００５１】図７および図８のいずれにおいても、Ｎ型
拡散層４３の形成領域がＰ型ウェル層との間でフォトダ
イオードを構成する領域となっている。この上面には透
光性のＳＯＧ、あるいはＰＳＧの積層膜が形成され、最
上層の周辺において三層目のアルミニュウム膜Ａｌ３と
しての遮光膜が形成されている。

【００５２】そして、このフォトダイオード７の形成領
域から離れて、ＣＣＤ素子８Ｂ形成領域上、さらに離れ
た領域上にはＣＣＤ素子の電荷転送電極ＦＧ、ＳＧ、あ
るいはＴＧに接続される一層目のアルミ配線層Ａｌ１が
形成されている。この場合の一層目のアルミ配線層Ａｌ
１は電荷転送電極ＦＧに接続されるものと電荷転送電極
ＴＧに接続されるものとは異なるものであり、それら
は、互いに離間されて図中紙面表から裏にかけて延在す
るものとなっている。

【００５３】また、二層目のアルミ配線層Ａｌ２が形成
され、このアルミ配線層Ａｌ２は、少なくとも各アルミ
配線層Ａｌ１の分離領域を完全に覆うようにして形成す
るとともに、互いに分離されているアルミ配線層Ａｌ１
のうちの一方に図示しないコンタクトを介して電気的に
導通されている。

【００５４】このような構成にすることにより、次に示
す技術的効果を有するようになる。

【００５５】すなわち、上述した実施例では、各電荷転
送電極を接続する一層目のアルミ配線層Ａｌ１の間の領
域を少なくとも覆い被せるようにして二層目のアルミ配
線層Ａｌ２を形成し、かつこれら一層目のアルミ配線層
Ａｌ１と二層目のアルミ配線層Ａｌ２とをたとえばスル
ーホール等を介して電気的に導通させるようにし、これ
ら一層目のアルミ配線層Ａｌ１と二層目のアルミ配線層
Ａｌ２とで遮光膜を構成するようにしたものである。

【００５６】このようにすれば、従来のように配線層と
遮光膜とがそれぞれの独自の機能を有するということが
なくなる。このためアースされた遮光膜に重畳して配置
される配線層に対グランド容量が付加されるというよう
なことはなくなる。したがって、前記配線層を介して入
力させるクロック信号においてその高速駆動を行うこと
ができる。

【００５７】出力検出器の回路図１に出力検出器の一実施例を示している。

【００５８】同図において、転送パルスφ１とφ２によ
りＣＣＤ転送回路を通して転送された信号電荷は、等価
的にダイオードＤの形態で示された出力拡散層に入力さ
れる。この出力拡散層のＰＮ接合容量や、リセットＭＯ
ＳＦＥＴＱ１や増幅ＭＯＳＦＥＴＱ２における寄生容量
からなるキャパシタＣ１により、入力された信号電荷が
電圧信号に変換される。このキャパシタＣ１の電圧信号
は、増幅ＭＯＳＦＥＴＱ２と負荷ＭＯＳＭＯＳＦＥＴＱ
３からなるソースフォロワ回路により電力増幅される。
ここで、上記負荷ＭＯＳＦＥＴＱ３は、ディプレッショ
ン型ＭＯＳＦＥＴから構成され、そのゲートとソースが
共通化されることによって定電流負荷として作用する。

【００５９】このソースフォロワ回路により電力増幅さ
れた電圧信号を、電圧増幅するためにソース接地増幅Ｍ
ＯＳＦＥＴＱ５のゲートに伝えられる。この場合、ソー
スフォロワ回路の電圧信号に含まれる直流電圧に対して
無関係にソース接地増幅ＭＯＳＦＥＴＱ５の動作点を最
適に設定するため、ソースフォロワ回路の出力とソース
接地増幅ＭＯＳＦＥＴＱ５のゲートとの間には、結合容
量としてのキャパシタＣ２が設けられる。そして、増幅
ＭＯＳＦＥＴＱ５のゲートにはスイツチＭＯＳＦＥＴＱ
６を介して間欠的にバイアス電圧ＶＢが与えられる。す
なわち、スイッチＭＯＳＦＥＴＱ６は、そのゲートにタ
イミングパルスφＣＲが供給され、後述するように上記
出力拡散層（キャパシタＣ１）をリセットするタイミン
グにほぼ同期して、言い換えるならば、信号電荷の出力
期間以外の期間においてスイッチＭＯＳＦＥＴＱ６がオ
ン状態にされてソース接地増幅ＭＯＳＦＥＴＱ５のゲー
トにバイアス電圧ＶＢを供給する。

【００６０】特に、制限されないが、ソース接地増幅Ｍ
ＯＳＦＥＴＱ５のドレインには、反転増幅回路のオープ
ン利得を高くするためにゲートとソースとが接続される
ことにより定電流源として作用するデプレッション型Ｍ
ＯＳＦＥＴＱ４が負荷として設けられる。ここで、この
デプレッション型ＭＯＳＦＥＴＱ４は、後に詳述するよ
うに、二個のＭＯＳＦＥＴＱ４Ａ、Ｑ４Ｂとからなり、
それらは前記増幅ＭＯＳＦＥＴＱ５のドレインと接続さ
れた接続部において基板電位と同電位を有するいわゆる
カスコード接続がなされたものとなっている。

【００６１】上記増幅ＭＯＳＦＥＴＱ５とＱ４による反
転増幅回路は、高いオープン利得を持つようにされる。
この反転増幅回路により、増幅ＭＯＳＦＥＴＱ５のゲー
トに供給された電圧信号ＶＳが電圧増幅されて出力信号
Ｖｏｕｔとして出力される。そして、反転増幅回路の入
力と出力と、言い換えるならば、増幅ＭＯＳＦＥＴＱ５
のゲートとドレインとの間に利得設定用のキャパシタＣ
３が設けられる。すなわち、反転増幅器は、上記キャパ
シタＣ２を入力キャパシタとし、キャパシタＣ３を帰還
キャパシタとして、その比Ｃ２／Ｃ３に対応して利得を
持つようにされる。

【００６２】この実施例のようにキャパシタＣ２を介し
てソースフォロワ回路の出力とソース接地増幅ＭＯＳＦ
ＥＴＱ５を用いた反転増幅回路の入力とを直流的に分離
したのは、次のような理由による。ソースフォロワ出力
回路の出力と反転増幅回路の入力とを直結すると、反転
増幅回路の動作点が合わなくなる。ＣＣＤの性能を保っ
て信号電荷を効率よく引き出すためには出力拡散層（Ｎ
層）を約１０Ｖ以上の高い電圧Ｖｄｄにリセットする必
要がある。このため、ソースフォロワ回路の出力電圧
は、電圧ＶＲよりソースフォロワ増幅ＭＯＳＦＥＴＱ２
のしきい値電圧だけレベル低下した電圧を基準にして低
下するものとなる。そこで、ソースフォロワ増幅ＭＯＳ
ＦＥＴＱ２のしきい値を高くして、反転増幅回路に入力
される電圧レベルを低下させることも考えられる。しか
しながら、このようにすると、ソースフォロワ増幅ＭＯ
ＳＦＥＴＱ２の動作としては、電源電圧Ｖｄｄに対して
出力電圧が約半分以下になるような条件では特性が劣化
してしまう。

【００６３】一方、反転増幅回路において、出力電圧Ｖ
ｏｕｔは、例えばその電圧利得を５倍に設定しようとす
ると電源電圧Ｖｏｄの１／６以下の電圧になる。当然に
ソース接地増幅ＭＯＳＦＥＴＱ５のゲート電圧ＶＳは、
それ以下にする必要がある。これに対してもソース接地
増幅ＭＯＳＦＥＴＱ５のしきい値電圧を極端に高くして
電源電圧Ｖｏｄの約半分近くまで動作点を高めることは
理論的には可能であるが、ＭＯＳＦＥＴの特性上好まし
いことではない。それでなくても、ソースフォロワ増幅
ＭＯＳＦＥＴＱ２等は高感度化のために極力小さく加工
されており、その加工バラツキに対応して、出力電圧は
非常に大きくバラツキ易く、素子毎に１Ｖ以上も変動す
ることさえ珍しいことではない。これに対して、反転増
幅回路は、その電圧利得が大きいことから入力のダイナ
ミックレンジは狭く、上記のバラツキを吸収することは
極めて困難である。

【００６４】さらに、上記のようにソースフォロワ回路
と反転増幅回路を直結したのでは、リセットパルスφＲ
をハイレベルからロウレベルにしてリセットＭＯＳＦＥ
ＴＱ１をオフ状態にするときのフィードスルー成分（キ
ャパシタＣ１における電圧信号の落ちこみ）も反転増幅
回路が増幅してしまい、信号成分に使える電圧範囲を狭
くしてしまう。また、熱雑音もそのまま増幅してしまう
など実用上難点が多くとうてい実用に供し得ない。

【００６５】そこで、この実施例では上述のようにキャ
パシタＣ２を介してソースフォロワ回路の出力とソース
接地増幅ＭＯＳＦＥＴＱ５を用いた反転増幅回路の入力
とを直流的に分離し、それぞれ２つの増幅回路を最適な
条件で動作させるようするものである。すなわち、ソー
スフォロワ回路側では、ＣＣＤの性能を保って信号電荷
を効率よく引きだすために出力拡散層（Ｎ層）を約１０
Ｖ以上の高い電圧Ｖｄｄにリセットし、それに対応した
比較的高いレベル電圧信号を出力させる。これに対し
て、反転増幅回路側ではスイッチＭＯＳＦＥＴＱ６を設
けて、ソース接地増幅ＭＯＳＦＥＴＱ５のゲートに最適
動作条件でのバイアス電圧ＶＢを供給するものである。

【００６６】そして、前記増幅ＭＯＳＦＥＴＱ５のドレ
インに設けられている負荷手段としてのディプレッショ
ン型ＭＯＳＦＥＴＱ４は（上述した実施例ではＭＯＳＦ
ＥＴＱ４ＡとＱ４Ｂとがいわゆるカスコード接続されて
いる）、そのソースが基板電位と同電位となっているこ
とから、そのドレインコンダクタンス（ｇｍｄ＝∂ＩＤ
／∂ＶＤＳ）を小さくでき、定電流特性を良好とするこ
とができることから、増幅ＭＯＳＦＥＴのオープンゲイ
ンを高くでき、帰還ゲインを高くすることができる。

【００６７】なお、図１において、前記ＭＯＳＦＥＴＱ
５の後段には、さらに、増幅ＭＯＳＦＥＴ７および負荷
ＭＯＳＦＥＴ８からなる増幅回路が備えられている。

【００６８】この実施例の増幅回路の動作を図２に示し
た波形図を参照して次に説明する。

【００６９】転送パルスφ１がロウレベルで転送パルス
φ２がハイレベルのときには、ＣＣＤ側から出力拡散層
（キャパシタＣ１）には信号電荷は出力されない。この
ときリセットパルスφＲとタイミングパルスφＣＲがハ
イレベルにされる。リセットパルスφＲのハイレベルに
応じてリセットＭＯＳＦＥＴＱ１がオン状態されて、出
力拡散層（キャパシタＣ１）にリセット電圧Ｖｄｄを与
える。タイミングパルスφＣＲのハイレベルに応じてス
イッチＭＯＳＦＥＴＱ６がオン状態にされて、反転増幅
回路の増幅ＭＯＳＦＥＴＱ５のゲートにはバイアス電圧
ＶＢを与えられる。この状態ではソースフォロワ回路か
らリセット電圧Ｖｄｄに対応した電圧が出力されている
が、反転増幅回路の入力はＶＳで示すように上記バイア
ス電圧ＶＢに固定されている。それ故、キャパシタＣ２
にはその両端に印加される２つの直流電圧の差電圧に対
応した直流電圧が蓄積される。

【００７０】リセットパルスφＲがハイレベルからロウ
レベルに変化すると、スイッチＭＯＳＦＥＴＱ１がオン
状態からオフ状態に変化し、出力拡散層（キャパシタＣ
１）はフローティング状態で上記リセット電圧ＶＲを保
持することになる。このとき、リセットＭＯＳＦＥＴＱ
１がオン状態からオフ状態に切り換わるときのフィード
スルー成分（Ｆ）によってリセットレベルが若干低下す
る。しかし、このタイミングではタイミングパルスφＣ
Ｒがハイレベルを維持してスイッチＭＯＳＦＥＴＱ６を
オン状態にしている。これにより、上記リセットＭＯＳ
ＦＥＴＱ１をオン状態からオフ状態にするときに生じる
フィードスルー成分を反転増幅回路が実質的に受け付け
なくすることができる。次に、タイミングパルスφＣＲ
がロウレベルに変化し、スイッチＭＯＳＦＥＴＱ６はオ
フ状態にされる。このとき、前記同様にフィードスルー
が生じるが、スイッチＭＯＳＦＥＴＱ６のゲート・ソー
ス間の寄生容量に比べ、ソース接地増幅ＭＯＳＦＥＴＱ
５のゲート・ノードのインピーダンスおよびキャパシタ
Ｃ２および負荷ＭＯＳＦＥＴＱ５により決定される容量
が大きいため上記出力拡散層の場合に比べて約２桁程度
小さくなり、これに比例してフィードスルーによる電位
変化が小さくなり実用上問題にはならなくなる。

【００７１】したがって、転送パルスφ１がハイレベル
に、転送パルスφ２がロウレベルにされる期間におい
て、ＣＣＤから上記出力拡散層に入力された信号電荷に
対応した電圧が、ソースフォロワ回路とキャパシタＣ２
を介して反転増幅回路に伝えられて電圧信号出力Ｖｏｕ
ｔとして出力される。このとき、キャパシタＣ２によっ
て上記リセットレベルと信号電荷に対応した明出力との
差分（Ｓ）が反転増幅回路により増幅されることとな
り、ＣＤＳ回路と等価な動作を行なう。すなわち、この
実施例のソースフォロワ回路で発生する熱雑音が除かれ
て反転増幅回路により電圧増幅されるものとなる。これ
により、高Ｓ／Ｎで、しかも大きな電圧振幅の電圧信号
Ｖｏｕｔを得ることができる。この実施例の増幅回路で
は、外部に設けられた相関二重サンプリング（ＣＤＳ）
回路により同様にリセットレベルと明出力との差分
（Ｓ）を求める場合に比べて、上記ＣＤＳ回路に到るま
での波形の歪み、配線の引き回しによる各種飛び込みパ
ルスによる波形の乱れの影響を受けなくできるという利
点がある。

【００７２】また、ソースフォロワ回路の高感度化のた
めにソースフォロワＭＯＳＦＥＴＱ２を微細化した場
合、その加工バラツキによるしきい値電圧等の変動によ
り、ソースフォロワ回路側での直流的な電圧信号に変動
があっても、キャパシタＣ２がそれを吸収してしまうた
め、反転増幅回路側ではその影響を受けることなく、バ
イアス電圧ＶＢにより設定された最適動作点で安定した
電圧増幅動作を行なうことができる。そして、反転増幅
回路は、上記キャパシタＣ２とキャパシタＣ３の容量比
のみによって利得が設定されるので、直線性（リニアリ
ティ）のよい増幅出力信号Ｖｏｕｔを得ることができ
る。

【００７３】すなわち、反転増幅回路の利得Ａｖは、次
式（１）により求められる。

【００７４】

【数１】Ａｖ＝−Ａｖ₀／〔１＋（Ｃ３／Ｃ２）Ａ
ｖ₀〕・・・・・（１）ここで、Ａｖ₀は、反転増幅回路のオープン利得であ
り、上記のようにＡｖ₀≒∞に設定されているから、次
式（２）のように変形することができる。

【００７５】

【数２】Ａｖ＝−Ｃ３／Ｃ２・・・・・（２）上記式（２）から明らかなように、反転増幅回路により
増幅される信号は、キャパシタＣ２とＣ３の容量比にの
みによって決定されるから、入力電圧に対してリニアリ
ティのよい出力信号Ｖｏｕｔを得ることができる。

【００７６】図３は出力検出回路の他の実施例を示す回
路図である。

【００７７】図１と同符号のものは同一部品を示してお
り、図１と異なる構成は、増幅ＭＯＳＦＥＴＱ５と接続
される負荷手段にある。すなわち、この負荷手段は一個
のディプレッション型ＭＯＳＦＥＴＱ４からなり、その
ゲートとソースとが接続され、かつ該ソースはその基板
電位と同電位になっている。

【００７８】図４は、このように構成した場合のＶＤＳ
（ソース・ドレイン電圧）に対するＩＤ（ドレイン電
流）の特性を示したものであり、図中Ａに示す特性は図
３に示すＭＯＳＦＥＴＱ４の場合を示し、図中Ｂに示す
特性は図１に示したカスコード接続されたＭＯＳＦＥＴ
Ｑ４ＡおよびＱ４Ｂの場合を示している。

【００７９】このことから明らかなように、複数のＭＯ
ＳＦＥＴのカスコード接続構成において、その個数が多
ければドレインコンダクタンス（ｇｍｄ＝∂ＩＤ／∂Ｖ
ＤＳ）をより小さくでき、定電流特性を良好とすること
ができるようになる。

【００８０】なお、同図において、図中Ｃに示す特性
は、負荷手段となるディプレッション型ＭＯＳＦＥＴに
おいて、そのソースと基板との電位が同電位になってい
ない場合（基板電位が回路のＧＮＤレベルに接続されて
いる場合）の特性で、極めて定電流特性が悪いことを示
している。

【００８１】また、上述した実施例では、スイッチＭＯ
ＳＦＥＴＱ６は反転増幅回路の入力と出力、換言すれ
ば、ソース接地増幅ＭＯＳＦＥＴＱ５のゲートとドレイ
ンとの間に設けられている。このように反転増幅回路の
入力と出力とを短絡することにより、反転増幅回路にお
ける入力出力伝達特性において、入力電圧と出力電圧と
が等しくなる直線との交点にバイアス電圧ＶＢを設定す
ることができる。これにより、特別のバイアス電源を不
要とし、かつＭＯＳＦＥＴＱ４、Ｑ５のプロセスバラツ
キに対して常に最適条件でのバイアス設定が可能にな
る。なお、上述した実施例では、特に制限されないが、
出力部にソースフォロワ増幅ＭＯＳＦＥＴＱ７と負荷抵
抗Ｑ８からなるソースフォロワ出力回路が設けられるも
のである。

【００８２】このように反転増幅回路の入力と出力とを
短絡してバイアス電圧ＶＢを決める回路は、次のような
利点も生じる。

【００８３】従来のＦＤＡにあっては、大きな信号電荷
が出力されたとき、リセットパルスφＲにより出力拡散
層をリセットする場合、ソースフォロワ出力電圧の電圧
変化幅が大きくその回復に要する時間、換言すれば、リ
セットに要する時間が長くなる。このことは、次のよう
な問題を含んでいる。固体撮像素子の多画素化にともな
い信号の読みだし周波数を高くする必要がある。また、
多画素化にともない高感度化を必要としてソースフォロ
ワ増幅ＭＯＳＦＥＴＱ２のサイズは益々小さく加工形成
することになる。これにより、ＭＯＳＦＥＴＱ２の電流
供給能力が小さくなり、負荷ＭＯＳＦＥＴＱ３に流れる
電流との差分によってソース出力における寄生容量のチ
ャージアップを行なうこととなりその回復に時間がかか
る。

【００８４】これに対して、この実施例のようにキャパ
シタＣ２を設けるとともに、リセットパルスφＲに同期
してタイミングパルスφＣＲをハイレベルにしてスイッ
チＭＯＳＦＥＴＱ６をオン状態にすると、反転増幅回路
の入力電圧ＶＳはバイアス電圧源または反転増幅回路の
一種の増幅作用によって急激に持ち上げられる。この電
圧上昇は、キャパシタＣ２を介してソースフォロワ増幅
ＭＯＳＦＥＴＱ２のソース電位の回復を助長するように
作用して回路のリセット回復時間を短時間に行なうこと
ができる。これにより、ＣＣＤ固体撮像素子の多画素化
や高速化に適した増幅回路を得ることができる。

【００８５】以上、出力検出回路をその実施例に基づき
具体的に説明したが、該実施例に限定されるものではな
い。たとえば、ソースフォロワ回路は複数段縦列接続し
たものであってもよい。同様に反転増幅回路も複数段縦
列接続したものであってもよい。

【００８６】出力検出器の素子構造図１７は、図１に示した出力検出器の回路のうち、ＭＯ
ＳＦＥＴＱ１ないしＱ３、およびキャパシタＣ３が形成
されている領域を中心とした半導体基板表面を示す平面
図である。

【００８７】同図において、８Ｂ，８Ａで示した領域は
ＣＣＤ素子の電荷転送路を含むＮ型拡散層となってい
る。図示しない並設されたフォトダイオードの偶数番目
のものからの電荷を転送するＣＣＤ素子８Ａの出力部と
奇数番目のものからの電荷を転送するＣＣＤ素子８Ｂの
出力部とが示されている。

【００８８】この図では、各ＣＣＤ素子における最終段
クロックφ１Ｆを入力するゲート電極が共通になってい
る。図１１に示したように、各ＣＣＤ素子からの電荷を
同時に出力させるためである。

【００８９】図１８は、前記ＭＯＳＦＥＴＱ１ないしＱ
３を含んだ出力検出回路の全体が組み込まれた半導体基
板表面を示す平面図である。同図は、図中上下対称とな
っているものであり、それぞれにおいて図１に示した回
路が組み込まれている。図１におけるＭＯＳＦＥＴＱ１
ないしＱ８はそれぞれＱ１ないしＱ８に示す位置に位置
付けられて配置されている。

【００９０】また、キャパシタＣ２、Ｃ３、において
も、図中Ｃ２、Ｃ３に示す位置に位置づけられて配置さ
れている。

【００９１】さらに、増幅ＭＯＳＦＥＴＱ５と接続され
る負荷手段となるカスコード接続されたＭＯＳＦＥＴＱ
４ＡとＱ４Ｂは、図中点線で示す枠内に配置されたもの
となっている。

【００９２】コンデンサ構造図２０は、図１４に示したキャパシタＣ２の断面図であ
る。断面を示す切断線は図１８に示す一点鎖線枠内の拡
大図である図１９のXX−XX線である。

【００９３】図２０において、半導体基板主表面の絶縁
膜７０上に一層目の導電層７１が形成されている。この
一層目の導電層７１は、たとえば上述したＣＣＤ素子８
Ａの一層目の電荷転送電極ＦＧと同材料でしかも同工程
で形成されるようになっている。次に、絶縁膜７２を介
して二層目の導電層７３が形成されている。この二層目
の導電層７３は、たとえば上述したＣＣＤ素子８Ａの二
層目の電荷転送電極ＳＧと同材料でしかも同工程で形成
されるようになっている。さらに、絶縁膜７４を介して
三層目の導電層７５が形成されている。この三層目の導
電層７５は、たとえば上述したＣＣＤ素子８Ａの三層目
の電荷転送電極ＴＧと同材料でしかも同工程で形成され
るようになっている。さらに、前記導電層７５の形成さ
れていない領域で、前記導電層７１と重畳される領域に
は、前記導電層７５と同工程で形成される導電層７５Ａ
が形成されている。

【００９４】また、絶縁膜７６を介してアルミ配線層７
９が形成され、このアルミ配線層７９はコンタクト７８
を介して前記三層目の導電層７５と接続されているとと
もに、図示しない他のコンタクトを介して前記一層目の
導電層７１と接続されている。

【００９５】このような構成において、アルミ配線層７
９に接続された導電層７１、７５と導電層７３とでコン
デンサＣ２が形成され、前記導電層７３は増幅ＭＯＳＦ
ＥＴＱ５のゲートに接続されている。また、前記導電層
７３と導電層７５ＡとでコンデンサＣ３が形成され、そ
の導電層７５Ａは図示しない箇所で前記増幅ＭＯＳＦＥ
ＴＱ５のドレインに接続されている。

【００９６】コンデンサＣ２に重畳させた状態でコンデ
ンサＣ３を形成することによって、それらの占有面積を
小さくする効果を奏することができるようになる。

【００９７】また、このように構成されたコンデンサＣ
２は、その入力側において対基板容量が大きく付加され
るようになっている。

【００９８】すなわち、入力側の寄生容量をＣｆ、出力
側の寄生容量をＣｂとした場合、伝達特性Ａ（ω）は、

【００９９】

【数３】

【０１００】となり、ソースホロア出力抵抗Ｒが小さい
場合（Ｒ⇒０）、寄生容量Ｃｆの影響が抑えられ、前記
伝達特性Ａ（ω）は、次のようになる。

【０１０１】

【数４】

【０１０２】このため、寄生容量Ｃｂ⇒０とすれば、伝
達特性Ａ（ω）の絶対値⇒１（すなわち減衰０）にでき
るようになる。

【０１０３】したがって、上述した構成のコンデンサＣ
２によれば、信号減衰を回避でき、大きな結合容量を構
成することができるようになる。

【０１０４】上述した実施例では、コンデンサＣ２のサ
イズを小さくするため、一層目の導電層７１と三層目の
導電層７５とが電気的に接続され、また、二層目の導電
層７３とアルミ導電層７９とが電気的に接続された多層
構造となっているものであるが、これに限定されず、通
常の二層構造であってもよいことはいうまでもない。

【０１０５】アースを兼ねた遮光膜このように各素子が形成された半導体の主表面には、受
光部７、９、１１の形成領域以外の領域に光が照射され
ないようにするため、たとえばアルミニゥムからなる遮
光膜が形成されたものとなっている。そして、この遮光
膜はアースを兼ねた導電体となっているが、この実施例
では、図２１に示すように、特に、出力検出器の形成領
域上における遮光膜９０と、該出力検出器の形成領域外
の領域上の遮光膜９１とが各ＣＣＤ素子の出力拡散層の
個所で互いに分離された構成となっている。

【０１０６】また、出力検出器の形成領域上に形成され
ている遮光膜９０は端子Ｖｓｓ４に接続され、また、該
出力検出器の形成領域外の他の領域に形成されている遮
光膜９１は端子Ｖｓｓ３に接続されている。

【０１０７】そして、各端子Ｖｓｓ４およびＶｓｓ３
は、前記各遮光膜を互いに同電位のアースに保持するた
め、半導体基板の外部で互いに電気的に接続されたもの
となっている。

【０１０８】なお、図２１においては、ＣＣＤ素子上の
遮光膜が図１３に示したように工夫がなされていること
から、ここでいうアースを兼ねた遮光膜は形成されてい
ないものとなっている。しかし、図２１に示す構成にお
いて、ＣＣＤ素子上にアースを兼ねた遮光膜が形成され
ていてもよいことはいうまでもない。

【０１０９】本実施例で、特にこのような構成としたの
は次に説明する技術的効果を図るためにある。

【０１１０】すなわち、たとえ各ＣＣＤ素子の電荷電送
電極に印加する駆動クロックパルスの高周波成分が前記
遮光膜９１を介して出力検出器の出力に飛び込もうとし
ても、前記遮光膜９１の分離個所でそのことが妨げられ
てしまうことになる。

【０１１１】なお、これら分離された各遮光膜９０、９
１は互いに同電位に保つために半導体基板の外部で電気
的に接続されているが、前記駆動クロックパルスの高周
波成分がこのような接続回線を通じて回り込むようなこ
とはない。

【０１１２】したがって、ＣＣＤ素子を駆動させるクロ
ックパルスによるノイズが出力検出器の出力に及ぼすこ
とのないようにすることができる。

【０１１３】以上説明した本発明による増幅回路は、ラ
インセンサやエリヤセンサを構成するＣＣＤ固体撮像素
子のほかに、単に受光量に応じた信号電荷を形成する光
ダイオードと、その信号電荷を増幅する増幅回路等から
なる微弱光モニタ素子または光センサ素子にも適用でき
る。すなわち、この発明に係る増幅回路は、微小な信号
電荷を増幅して出力させる回路に広く利用できる。

【０１１４】

【発明の効果】以上説明したことから明らかなように、
本発明による増幅回路によれば、簡単な構成で実質適な
高感度を実現することができる。また、ＣＣＤに適する
ものが得られるようにできる。

【図面の簡単な説明】

【図１】本発明による増幅回路が適用される出力検出回
路の一実施例を示す回路図である。

【図２】図１に示す回路の動作説明図である。

【図３】本発明による増幅回路が適用される出力検出回
路の他の実施例を示す回路図である。

【図４】本発明の効果を示す説明図である。

【図５】本発明による増幅回路が適用される半導体装置
の一実施例を示した外観平面図である。

【図６】本発明による増幅回路が適用される半導体装置
の一実施例であるラインセンサに組み込まれる各素子を
示した平面図である。

【図７】本発明による増幅回路が適用されるラインセン
サの一実施例を示した平面構成図で、図８と一体になっ
て完成する図面である。

【図８】本発明が適用されるラインセンサの一実施例を
示した平面構成図で、図７と一体になって完成する図面
である。

【図９】（ａ）および（ｂ）は本発明が適用されるライ
ンセンサにおけるフォトダイオードからＣＣＤ素子への
電荷読みだしを説明するための説明図である。

【図１０】（ａ）および（ｂ）は本発明が適用されるラ
インセンサにおけるＣＣＤ素子の電荷転送を説明するた
めの説明図である。

【図１１】（ａ）および（ｂ）は本発明が適用されるラ
インセンサにおける出力検出回路の一実施例による出力
信号を説明するためのタイムチャートである。

【図１２】（ａ）ないし（ｄ）は本発明が適用されるラ
インセンサにおける出力検出回路の他の実施例による出
力信号を説明するためのタイムチャートである。

【図１３】本発明が適用されるラインセンサにおけるＣ
ＣＤ素子の電荷転送電極に接続される配線層とそれら上
層に形成される導電層との関係を示した平面図である。

【図１４】図１３の一部を拡大した平面図である。

【図１５】図１４のXV−XV線における断面図である。

【図１６】図１４のXVI−XVI線における断面図である。

【図１７】本発明が適用されるラインセンサの出力検出
器の一部の素子構造の一実施例を示す平面図である。

【図１８】本発明が適用されるラインセンサの出力検出
器の全部の素子構造の一実施例を示す平面図である。

【図１９】図１８の一部を拡大した図である。

【図２０】図１９のX−X線における断面を示した断面図
である。

【図２１】本発明が適用されるラインセンサにおける遮
光膜の配置の一実施例を示した平面図である。

【図２２】従来の増幅回路の一例を示す回路図である。

【符号の説明】

Ｃ１第１のキャパシタＣ２第２のキャパシタＱ５増幅ＭＯＳＦＥＴＣ３第３のキャパシタＱ６スイッチ素子Ｑ４ディプレッション型ＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川篤千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者北島賢二千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者伊沢哲朗千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者松本克巳千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】信号電荷を受ける第１のキャパシタと、
この第１のキャパシタの電圧を受けるソースフォロワ回
路と、このソースフォロワ回路の出力信号が第２のキャ
パシタを介してゲートに供給されるソース接地形態の増
幅ＭＯＳＦＥＴを含む反転増幅回路と、前記増幅ＭＯＳ
ＦＥＴのゲートとドレインとの間に設けられた帰還用の
第３のキャパシタと、上記第１のキャパシタの信号電荷
をリセットさせる間において上記増幅ＭＯＳＦＥＴのゲ
ートに所定のバイアス電圧を供給するスイッチ素子とか
らなるものであり、上記増幅ＭＯＳＦＥＴのドレインに
は、ゲートとソースとが接続されたディプレッション型
ＭＯＳＦＥＴが負荷手段として設けられ、かつこのディ
プレッション型ＭＯＳＦＥＴのソースはその基板電位と
同電位になっていることを特徴とする増幅回路。
【請求項２】請求項１記載の増幅回路において、負荷
手段として設けられたディプレッション型ＭＯＳＦＥＴ
は複数個設けられ、かつそれらはカスコード接続されて
いることを特徴とする増幅回路。
【請求項３】請求項１または請求項２の増幅回路にお
いて、上記信号電荷は、ＣＣＤを通して入力されるもの
であることを特徴とする増幅回路。