JPH05235194A - マイクロ波モノリシック集積回路 - Google Patents
マイクロ波モノリシック集積回路Info
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- JPH05235194A JPH05235194A JP3315932A JP31593291A JPH05235194A JP H05235194 A JPH05235194 A JP H05235194A JP 3315932 A JP3315932 A JP 3315932A JP 31593291 A JP31593291 A JP 31593291A JP H05235194 A JPH05235194 A JP H05235194A
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- Japan
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- substrate
- wiring
- semiconductor substrate
- via hole
- fet
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
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- Non-Reversible Transmitting Devices (AREA)
- Waveguides (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】マイクロ波モノリシック集積回路が形成された
半導体基板の裏面に部分的に絶縁膜を形成してＦＥＴ
部、バイアホール周辺と配線領域との見掛け上の厚さを
変えることにより、ＦＥＴの熱抵抗とマイクロストリッ
プラインの線幅とを独立して最適設計できるようにす
る。 【構成】ＧａＡｓ基板１ａのＦＥＴ部２およびバイアホ
ール３以外の裏面に（酸化シリコン膜６および）ポリイ
ミドからなる絶縁膜４を形成したのち、裏面全体にＡｕ
めっき５を施す。こうして見掛け上の基板厚さをＦＥＴ
部２で薄くして熱抵抗を小さくし、マイクロストリップ
ラインを構成する配線７のところで厚くして特性インピ
ーダンスの増大を抑制する。
半導体基板の裏面に部分的に絶縁膜を形成してＦＥＴ
部、バイアホール周辺と配線領域との見掛け上の厚さを
変えることにより、ＦＥＴの熱抵抗とマイクロストリッ
プラインの線幅とを独立して最適設計できるようにす
る。 【構成】ＧａＡｓ基板１ａのＦＥＴ部２およびバイアホ
ール３以外の裏面に（酸化シリコン膜６および）ポリイ
ミドからなる絶縁膜４を形成したのち、裏面全体にＡｕ
めっき５を施す。こうして見掛け上の基板厚さをＦＥＴ
部２で薄くして熱抵抗を小さくし、マイクロストリップ
ラインを構成する配線７のところで厚くして特性インピ
ーダンスの増大を抑制する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波モノリシック
集積回路（以下ＭＭＩＣと記す）に関し、特にバイアホ
ールＰＨＳ（ｐｌａｔｅｄ ｈｅａｔ ｓｉｎｋ）構造
のＭＭＩＣに関するものである。
集積回路（以下ＭＭＩＣと記す）に関し、特にバイアホ
ールＰＨＳ（ｐｌａｔｅｄ ｈｅａｔ ｓｉｎｋ）構造
のＭＭＩＣに関するものである。
【０００２】
【従来の技術】従来のＭＭＩＣは、図２（ａ）に示すよ
うに、一様な厚さの半導体基板１に表面電極を裏面Ａｕ
（金）めっき５に接続するためのバイアホールが形成さ
れている。あるいは図２（ｂ）に示すように、半導体基
板１の一部を薄くしたところでＡｕめっき５を厚くし
て、ＦＥＴ部２の熱伝導を改善したものがある。
うに、一様な厚さの半導体基板１に表面電極を裏面Ａｕ
（金）めっき５に接続するためのバイアホールが形成さ
れている。あるいは図２（ｂ）に示すように、半導体基
板１の一部を薄くしたところでＡｕめっき５を厚くし
て、ＦＥＴ部２の熱伝導を改善したものがある。
【０００３】いずれの場合も、ＭＭＩＣの配線７は通常
マイクロストリップラインを構成している。半導体基板
１がＧａＡｓからなるＭＭＩＣでは、配線７直下の半導
体基板１の厚さは約１００μｍに加工されている。
マイクロストリップラインを構成している。半導体基板
１がＧａＡｓからなるＭＭＩＣでは、配線７直下の半導
体基板１の厚さは約１００μｍに加工されている。
【０００４】
【発明が解決しようとする課題】ＭＭＩＣの配線に使わ
れるマイクロストリップラインの特性インピーダンスは
配線の抵抗、配線間容量、配線のインダクタンスおよび
配線の接地容量によって決まる。
れるマイクロストリップラインの特性インピーダンスは
配線の抵抗、配線間容量、配線のインダクタンスおよび
配線の接地容量によって決まる。
【０００５】このうち接地容量は、半導体基板の誘電率
と厚さで決まるので、半導体基板が厚いほど接地容量が
小さくなり、マイクロストリップラインの伝送ロスが小
さくなる。
と厚さで決まるので、半導体基板が厚いほど接地容量が
小さくなり、マイクロストリップラインの伝送ロスが小
さくなる。
【０００６】発熱量の大きい電力用のＦＥＴなどに対し
ては、図２（ｂ）に示すように半導体基板１の一部を薄
くして熱伝導率を大きいＡｕめっき５を埋め込む方法が
あるが、半導体基板１が厚くなるとバイアホール３を形
成するときの加工精度が悪くなる。半導体基板１が厚く
なるにつれてバイアホール３においてもインダクタンス
が増大するので、半導体基板１を厚くするのにも限度が
ある。
ては、図２（ｂ）に示すように半導体基板１の一部を薄
くして熱伝導率を大きいＡｕめっき５を埋め込む方法が
あるが、半導体基板１が厚くなるとバイアホール３を形
成するときの加工精度が悪くなる。半導体基板１が厚く
なるにつれてバイアホール３においてもインダクタンス
が増大するので、半導体基板１を厚くするのにも限度が
ある。
【０００７】そのため配線の損失、ＦＥＴ部の熱抵抗、
バイアホール加工精度などの相反する条件を考慮して半
導体基板１の厚さを最適化する必要があった。
バイアホール加工精度などの相反する条件を考慮して半
導体基板１の厚さを最適化する必要があった。
【０００８】
【課題を解決するための手段】本発明のマイクロ波モノ
リシック集積回路は、複数の個別素子およびその配線が
形成された半導体基板の裏面の一部に前記半導体基板よ
りも誘電率の小さい絶縁層が形成されたものである。
リシック集積回路は、複数の個別素子およびその配線が
形成された半導体基板の裏面の一部に前記半導体基板よ
りも誘電率の小さい絶縁層が形成されたものである。
【０００９】
【実施例】本発明の第１の実施例について、図１（ａ）
を参照して説明する。
を参照して説明する。
【００１０】ＧａＡｓ基板１ａの表面には複数の個別素
子およびその配線からなる電気回路が形成され、裏面研
磨により厚さ３０μｍに加工されている。さらに表面電
極を裏面Ａｕめっき５に接続するためのバイアホール３
が形成されている。
子およびその配線からなる電気回路が形成され、裏面研
磨により厚さ３０μｍに加工されている。さらに表面電
極を裏面Ａｕめっき５に接続するためのバイアホール３
が形成されている。
【００１１】ＦＥＴ部２およびバイアホール３周辺を除
くＧａＡｓ基板１の裏面には厚さ５０μｍのポリイミド
からなる絶縁膜４が形成されている。絶縁膜４の上で厚
さ２０μｍのＡｕめっき５が形成されている。
くＧａＡｓ基板１の裏面には厚さ５０μｍのポリイミド
からなる絶縁膜４が形成されている。絶縁膜４の上で厚
さ２０μｍのＡｕめっき５が形成されている。
【００１２】ＦＥＴ部２およびバイアホール３はは厚さ
３０μｍのＧａＡｓ基板１に形成されている。マイクロ
ストリップラインを構成する配線７およびそのほかは厚
さ３０μｍのＧａＡｓ基板１ａおよび厚さ２０μｍの絶
縁膜４の上に形成されている。ポリイミドからなる絶縁
膜４の誘電率はおよそ３であり、ＧａＡｓ基板１の誘電
率１２よりも小さいので、合せてＧａＡｓ基板１００μ
ｍ以上と同等になる。
３０μｍのＧａＡｓ基板１に形成されている。マイクロ
ストリップラインを構成する配線７およびそのほかは厚
さ３０μｍのＧａＡｓ基板１ａおよび厚さ２０μｍの絶
縁膜４の上に形成されている。ポリイミドからなる絶縁
膜４の誘電率はおよそ３であり、ＧａＡｓ基板１の誘電
率１２よりも小さいので、合せてＧａＡｓ基板１００μ
ｍ以上と同等になる。
【００１３】この絶縁膜４はＧａＡｓ基板１を厚さ３０
μｍまで裏面研磨したのち、ポリイミドフィルムを１５
０〜３００℃で熱圧着してから選択エッチングすること
により形成される。
μｍまで裏面研磨したのち、ポリイミドフィルムを１５
０〜３００℃で熱圧着してから選択エッチングすること
により形成される。
【００１４】つぎに本発明の第２の実施例について、図
１（ｂ）を参照して説明する。
１（ｂ）を参照して説明する。
【００１５】本実施例では、ＧａＡｓ基板１の裏面を研
磨して厚さ１μｍの酸化シリコン膜６を堆積したのち、
ポリイミドからなる絶縁膜４を形成した３層構造になっ
ている。第１の実施例と比べてさらに表面汚染が少なく
なって、リーク電流を低減することができる。
磨して厚さ１μｍの酸化シリコン膜６を堆積したのち、
ポリイミドからなる絶縁膜４を形成した３層構造になっ
ている。第１の実施例と比べてさらに表面汚染が少なく
なって、リーク電流を低減することができる。
【００１６】
【発明の効果】半導体基板の裏面の一部に絶縁膜を形成
することにより、見掛け上の厚さを局部的にＦＥＴ部お
よびバイアホール周辺で薄く、配線のところで厚くする
ことができる。その結果、ＦＥＴの放熱性を向上させ
て、マイクロストリップラインの配線幅を最適化するこ
とができる。
することにより、見掛け上の厚さを局部的にＦＥＴ部お
よびバイアホール周辺で薄く、配線のところで厚くする
ことができる。その結果、ＦＥＴの放熱性を向上させ
て、マイクロストリップラインの配線幅を最適化するこ
とができる。
【００１７】また予め半導体基板を薄くするので、バイ
アホールの加工精度が向上する。バイアホール寸法の微
細化や、ＭＭＩＣの信頼性の向上が可能になる。
アホールの加工精度が向上する。バイアホール寸法の微
細化や、ＭＭＩＣの信頼性の向上が可能になる。
【図１】（ａ）は本発明の第１の実施例を示す断面図で
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
【図２】従来のマイクロ波モノリシック集積回路を示す
断面図である。
断面図である。
１ 半導体基板 １ａ ＧａＡｓ基板 ２ ＦＥＴ部 ３ バイアホール ４ 絶縁膜 ５ Ａｕめっき ６ 酸化シリコン膜 ７ 配線
Claims (1)
- 【請求項１】 複数の個別素子およびその配線が形成さ
れた半導体基板の裏面の一部に前記半導体基板よりも誘
電率の小さい絶縁層が形成されたマイクロ波モノリシッ
ク集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315932A JP2982441B2 (ja) | 1991-11-29 | 1991-11-29 | マイクロ波モノリシック集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315932A JP2982441B2 (ja) | 1991-11-29 | 1991-11-29 | マイクロ波モノリシック集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235194A true JPH05235194A (ja) | 1993-09-10 |
| JP2982441B2 JP2982441B2 (ja) | 1999-11-22 |
Family
ID=18071339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315932A Expired - Fee Related JP2982441B2 (ja) | 1991-11-29 | 1991-11-29 | マイクロ波モノリシック集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982441B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825092A (en) * | 1996-05-20 | 1998-10-20 | Harris Corporation | Integrated circuit with an air bridge having a lid |
| EP2107607A2 (en) | 2008-03-31 | 2009-10-07 | Kabushiki Kaisha Toshiba | High frequency semiconductor circuit device |
| US8325459B2 (en) | 2009-12-08 | 2012-12-04 | International Business Machines Corporation | Channel performance of electrical lines |
| WO2022201814A1 (ja) * | 2021-03-24 | 2022-09-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、撮像装置 |
-
1991
- 1991-11-29 JP JP3315932A patent/JP2982441B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825092A (en) * | 1996-05-20 | 1998-10-20 | Harris Corporation | Integrated circuit with an air bridge having a lid |
| EP2107607A2 (en) | 2008-03-31 | 2009-10-07 | Kabushiki Kaisha Toshiba | High frequency semiconductor circuit device |
| JP2009246157A (ja) * | 2008-03-31 | 2009-10-22 | Toshiba Corp | 高周波帯半導体装置 |
| EP2107607A3 (en) * | 2008-03-31 | 2010-11-24 | Kabushiki Kaisha Toshiba | High frequency semiconductor circuit device |
| US8325459B2 (en) | 2009-12-08 | 2012-12-04 | International Business Machines Corporation | Channel performance of electrical lines |
| WO2022201814A1 (ja) * | 2021-03-24 | 2022-09-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982441B2 (ja) | 1999-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
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