JPS6215850A - マルチチツプパツケ−ジ基板 - Google Patents
マルチチツプパツケ−ジ基板Info
- Publication number
- JPS6215850A JPS6215850A JP60154515A JP15451585A JPS6215850A JP S6215850 A JPS6215850 A JP S6215850A JP 60154515 A JP60154515 A JP 60154515A JP 15451585 A JP15451585 A JP 15451585A JP S6215850 A JPS6215850 A JP S6215850A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silicon
- oxide film
- silicon oxide
- chip package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
- H05K1/053—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はシリコン又は化合物半導体からなる超高速デ
バイス（半導体チップ）を実装するためのマルチチップ
パッケージ基板に関する。
バイス（半導体チップ）を実装するためのマルチチップ
パッケージ基板に関する。
（従来の技術）
従来より種々の構造のマルチチップパッケージ基板（以
下、パッケージ基板と称することもある）が提案されて
いる。このようなパッケージ基板は例えば文献（プロシ
ーディング オブ ザカスタム インチグレイテッド
サーキッツ コン７ ｘ Ｌ’ンス（Ｐｒａｃｅｅｄｉ
ｎｇ ａｆ ｔｈｅ ＧｕＳｔｏｍ Ｉｎｔｅｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ）
、 １９８３ 、 ｐ 。
下、パッケージ基板と称することもある）が提案されて
いる。このようなパッケージ基板は例えば文献（プロシ
ーディング オブ ザカスタム インチグレイテッド
サーキッツ コン７ ｘ Ｌ’ンス（Ｐｒａｃｅｅｄｉ
ｎｇ ａｆ ｔｈｅ ＧｕＳｔｏｍ Ｉｎｔｅｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ）
、 １９８３ 、 ｐ 。
１４２〜１４６）に開示されている。
このような従来のパッケージ基板は公知であるが以下、
１１ＪｔＦｉに説明する。
１１ＪｔＦｉに説明する。
先ず、基板として０．６〜１．０ｍｍの厚さのセラミッ
ク基板、０．８〜１．６ｍｍの厚さのテフロン（米国デ
ュポン社の商標名）樹脂基板又は０．８〜１．６ｍｍの
厚さのガラスエポキシ基板を用い、コノ基板１にＣｒ、
ＮｉＣｒ、Ａｕ、Ｃｕ等の中から所望とする材料を用い
て、外部接続端子、電源ライン及び高速信号を伝達する
ためのマイクロストリップ線路を含む配線バタンか形成
されている。又、必要に応じ、この基板には配線パタン
を形成した基板面から、この基板面とは反対側の而（裏
面と称する）に達するスルーホールが設けである。さら
に、この裏面には、一般に、前述したような金属薄膜か
らなるアースラインが形成されている。
ク基板、０．８〜１．６ｍｍの厚さのテフロン（米国デ
ュポン社の商標名）樹脂基板又は０．８〜１．６ｍｍの
厚さのガラスエポキシ基板を用い、コノ基板１にＣｒ、
ＮｉＣｒ、Ａｕ、Ｃｕ等の中から所望とする材料を用い
て、外部接続端子、電源ライン及び高速信号を伝達する
ためのマイクロストリップ線路を含む配線バタンか形成
されている。又、必要に応じ、この基板には配線パタン
を形成した基板面から、この基板面とは反対側の而（裏
面と称する）に達するスルーホールが設けである。さら
に、この裏面には、一般に、前述したような金属薄膜か
らなるアースラインが形成されている。
このような構造のパッケージ基板は通常、基板の補強と
デバイスからの熱の放熱を目的として、支持体に固定さ
れている。
デバイスからの熱の放熱を目的として、支持体に固定さ
れている。
マイクロストリップ線路（以Ｆ、線路と称することもあ
る）の特性インピーダンスＺｏは、文献（日本マイクロ
エレクトロニクス協会編「ＩＣ化実装技術Ｊ （１９
８４−２−２０）工業調査会ｐ、２０２）に記載されて
いる式によれば、ＺＯ＝ ３７７／（Ｗ／ｈ） Ｇ ｒ
［Ｄｌ、７３５ εｒ ００１’Ｘ（Ｗ／ｈ） ０．
８３６１ （Ω）で与えられる。ここで、ｈは誘電体
基板の厚さくｍ）、 Ｗはマイクロストリップ線路の幅
（ｆｆｉ）、（ｒは誘電体基板の誘電率をそれぞれ示す
。従って、特性インピーダンスＺｏは、誘電体の厚さが
厚くなる程、又、誘電体の誘電率が小さくなる程犬きく
なる。又、誘電体上に設けたマイクロストリップ線路の
線幅が狭くなる程、この線路の特性インピダンスは大き
くなる。従来のパッケージ基板では、用いている基板が
誘電体であり、その厚みが非常に厚いこと、実装密度の
制約により基板上に形成する線路の線幅をあまり広く出
来ないこととにより、マイクロストリップ線路の特性イ
ンピーダンスは２００Ω以上となってしまう。
る）の特性インピーダンスＺｏは、文献（日本マイクロ
エレクトロニクス協会編「ＩＣ化実装技術Ｊ （１９
８４−２−２０）工業調査会ｐ、２０２）に記載されて
いる式によれば、ＺＯ＝ ３７７／（Ｗ／ｈ） Ｇ ｒ
［Ｄｌ、７３５ εｒ ００１’Ｘ（Ｗ／ｈ） ０．
８３６１ （Ω）で与えられる。ここで、ｈは誘電体
基板の厚さくｍ）、 Ｗはマイクロストリップ線路の幅
（ｆｆｉ）、（ｒは誘電体基板の誘電率をそれぞれ示す
。従って、特性インピーダンスＺｏは、誘電体の厚さが
厚くなる程、又、誘電体の誘電率が小さくなる程犬きく
なる。又、誘電体上に設けたマイクロストリップ線路の
線幅が狭くなる程、この線路の特性インピダンスは大き
くなる。従来のパッケージ基板では、用いている基板が
誘電体であり、その厚みが非常に厚いこと、実装密度の
制約により基板上に形成する線路の線幅をあまり広く出
来ないこととにより、マイクロストリップ線路の特性イ
ンピーダンスは２００Ω以上となってしまう。
（発明が解決しようとする問題点）
このような従来のマルチチップパッケージ基板に、超高
速信号を扱うガリウム砒素ＩＣ、シリコンバイポーラ素
子等の超高速デバイスを実装すると、これらのデバイス
に対してマイクロストリップ線路の特性インピーダンス
は負荷となる。高速信号を忠実に伝達するためには、信
号伝達に用いる線路の特性インピーダンスは５０〜１０
０Ωである必要がある。従って、従来の線路のようにそ
の特性インピーダンスが２００Ω以丑もあると、デバイ
スと線路との間でインピーダンス不整合が生じる。この
ため、不整合部分での信号の反射による損失及び信号波
形の歪により信号の伝達が正確に行えないという問題点
があった。
速信号を扱うガリウム砒素ＩＣ、シリコンバイポーラ素
子等の超高速デバイスを実装すると、これらのデバイス
に対してマイクロストリップ線路の特性インピーダンス
は負荷となる。高速信号を忠実に伝達するためには、信
号伝達に用いる線路の特性インピーダンスは５０〜１０
０Ωである必要がある。従って、従来の線路のようにそ
の特性インピーダンスが２００Ω以丑もあると、デバイ
スと線路との間でインピーダンス不整合が生じる。この
ため、不整合部分での信号の反射による損失及び信号波
形の歪により信号の伝達が正確に行えないという問題点
があった。
例えば、ガリウム砒素ＩＣやシリコンバイポーラ素子で
は、これらＩＣ及び素子が超高速用となるとそのデザイ
ンルールはＩＪＬｍ以下となり、又、そのＩＣ及び素子
内部の高速信号線の線幅も２〜４ｇｍと微細になる。従
って、特性インピーダンスが５０Ωのマイクロストリッ
プ線路を構成するためには、誘電体の誘電率にもよるが
、２〜４ｐｍとした高速信号線の線幅と同様にｇｍオー
ダの線幅でマイクロストリップ線路を形成する必要があ
る。従来のパッケージ基板にこのように微細な線路を形
成したのでは、特性インピーダンス５０Ωのマイクロス
トリップ線路の実現は不可能であった。
は、これらＩＣ及び素子が超高速用となるとそのデザイ
ンルールはＩＪＬｍ以下となり、又、そのＩＣ及び素子
内部の高速信号線の線幅も２〜４ｇｍと微細になる。従
って、特性インピーダンスが５０Ωのマイクロストリッ
プ線路を構成するためには、誘電体の誘電率にもよるが
、２〜４ｐｍとした高速信号線の線幅と同様にｇｍオー
ダの線幅でマイクロストリップ線路を形成する必要があ
る。従来のパッケージ基板にこのように微細な線路を形
成したのでは、特性インピーダンス５０Ωのマイクロス
トリップ線路の実現は不可能であった。
この発明の目的は、マルチチップパッケージ基板のマイ
クロストリップ線路の線幅を微細にしてもこの線路の特
性インピーダンスを５０〜１００Ωの低インピーダンス
とすることが出来る、マルチチップパッケージ基板を提
供することにある。
クロストリップ線路の線幅を微細にしてもこの線路の特
性インピーダンスを５０〜１００Ωの低インピーダンス
とすることが出来る、マルチチップパッケージ基板を提
供することにある。
（問題点を解決するための手段）
この目的の達成を図るため、この発明によれば、超高速
デバイス実装用のマルチチップパッケージ基板において
、 マルチチップパッケージは、導電性を有するように高濃
度に不純物添加されたシリコン基板と、このシリコン基
板の表面に形成したシリコン酸化膜又はシリコン窒化膜
と、このシリコン酸化膜又はシリコン窒化膜に設けたス
ルーホールと、このシリコン酸化膜又はシリコン窒化膜
に形成されマイクロストリップ線路を有する配線パタン
とを含むことを特徴とする。
デバイス実装用のマルチチップパッケージ基板において
、 マルチチップパッケージは、導電性を有するように高濃
度に不純物添加されたシリコン基板と、このシリコン基
板の表面に形成したシリコン酸化膜又はシリコン窒化膜
と、このシリコン酸化膜又はシリコン窒化膜に設けたス
ルーホールと、このシリコン酸化膜又はシリコン窒化膜
に形成されマイクロストリップ線路を有する配線パタン
とを含むことを特徴とする。
（作用）
このような構成によれば、導電性を有するシリコン基板
がマルチチップパッケージ基板の基板として機能し、シ
リコン酸化膜又はシリコン窒化膜が誘−電体として機能
する。さらに、このシリコン酸化膜又はシリコン窒化膜
は非常に薄い膜厚で形成出来るため、配線パターンの下
地となる誘電体の厚みを非常に薄く出来る。
がマルチチップパッケージ基板の基板として機能し、シ
リコン酸化膜又はシリコン窒化膜が誘−電体として機能
する。さらに、このシリコン酸化膜又はシリコン窒化膜
は非常に薄い膜厚で形成出来るため、配線パターンの下
地となる誘電体の厚みを非常に薄く出来る。
（実施例）
以下、第１図及び第２図を参照して、この発明の一実施
例につき説明する。尚、これら図はこの発明が理解出来
る程度に概略的に示しであるにすぎずその形状、寸法及
び配置関係は図示例に限定されるものではない。
例につき説明する。尚、これら図はこの発明が理解出来
る程度に概略的に示しであるにすぎずその形状、寸法及
び配置関係は図示例に限定されるものではない。
第１図はこの発明のマルチチップパッケージ基板ｔｉの
一実施例を示す断面図である。この図を参照してこのパ
ッケージ基板１１の構造につき説明する。
一実施例を示す断面図である。この図を参照してこのパ
ッケージ基板１１の構造につき説明する。
図において、１３はキャリア濃度の高いｐ型シリコン基
板（ｎ型でも勿論良い）を示し、この場合、基板を例え
ばアースラインとして用いる際にこの基板で高速信号の
損失が生じないよう、この基板の抵抗率が０．１Ω以下
となるように不純物を入れである。このシリコン基板１
３）：には好適な手段により例えば１〜５μｍの膜厚の
シリコン酸化７１４１５が設けである。このシリコン酸
化Ｍ１５上には従来と同様に好適な金属材料によりマイ
クロストリップ線路！７と、外部接続端子や電源ライン
等のマイクロストリップ線路より幅広の配線１８とを含
む配線パタン２１が設けである。さらに、このパッケー
ジ基板１１は、接地インダクタンスを低減するため、シ
リコン酸化膜１５の一部分を除去しシリコン基板１３に
達するスルーホール２３を有しており、必要に応じて、
所望とする回路部分をこのスルーホール２３を経てシリ
コン基板１３に接地出来る。
板（ｎ型でも勿論良い）を示し、この場合、基板を例え
ばアースラインとして用いる際にこの基板で高速信号の
損失が生じないよう、この基板の抵抗率が０．１Ω以下
となるように不純物を入れである。このシリコン基板１
３）：には好適な手段により例えば１〜５μｍの膜厚の
シリコン酸化７１４１５が設けである。このシリコン酸
化Ｍ１５上には従来と同様に好適な金属材料によりマイ
クロストリップ線路！７と、外部接続端子や電源ライン
等のマイクロストリップ線路より幅広の配線１８とを含
む配線パタン２１が設けである。さらに、このパッケー
ジ基板１１は、接地インダクタンスを低減するため、シ
リコン酸化膜１５の一部分を除去しシリコン基板１３に
達するスルーホール２３を有しており、必要に応じて、
所望とする回路部分をこのスルーホール２３を経てシリ
コン基板１３に接地出来る。
このような構造のパッケージ基板１１では、シリフン酸
化ＩＩ！１５が誘電体となるため、従来のパッケージ基
板で用いられていたセラミック等の誘電体の厚さと比較
して、このシリコン酸化膜１５からなる誘電体の厚さは
非常に薄い。
化ＩＩ！１５が誘電体となるため、従来のパッケージ基
板で用いられていたセラミック等の誘電体の厚さと比較
して、このシリコン酸化膜１５からなる誘電体の厚さは
非常に薄い。
以下に、この発明のマルチチップパッケージ基板１１の
製造方法につき説明する。
製造方法につき説明する。
先ず、シリコン酸化膜１５の形成方法であるが、
１シリコン基板！３の表面に、例えば半導体製造
技術である気相成長法によりシリコン酸化膜１５を形成
する。又は、シリコン基板表面に熱酸化処理を行って二
酸化シリコン層をシリコン基板１３に形成しても良い。
１シリコン基板！３の表面に、例えば半導体製造
技術である気相成長法によりシリコン酸化膜１５を形成
する。又は、シリコン基板表面に熱酸化処理を行って二
酸化シリコン層をシリコン基板１３に形成しても良い。
このシリコン酸化膜１５の膜厚は、この膜が絶縁膜とし
て良好な特性が得られる膜厚であること。
て良好な特性が得られる膜厚であること。
さらに、このシリコン酸化膜１５上に形成する配線パタ
ーン２１、特に、実装密度の点から要求されるマイクロ
ストリップ線路の線幅と、この線路に要求される特性イ
ンピーダンスとを考慮して、適切な膜厚となるように形
成する。
ーン２１、特に、実装密度の点から要求されるマイクロ
ストリップ線路の線幅と、この線路に要求される特性イ
ンピーダンスとを考慮して、適切な膜厚となるように形
成する。
次に、フォトエツチング技術により、二のシリコン酸化
Ｉ＋！１５の所望とする個所にシリコン酸化膜１５の表
面からシリコン基板１３に達するスルホール２３を形成
する。
Ｉ＋！１５の所望とする個所にシリコン酸化膜１５の表
面からシリコン基板１３に達するスルホール２３を形成
する。
次に、このシリコン酸化膜１５及びスルーホール２３に
より露出したシリコン基板１３の部分上に真空蒸着法そ
の他好適な方法により、従来と同様なＮｉＣｒ、Ａｕ等
の金属薄膜を形成する。続いて、この金属薄膜をフォト
エツチング技術等の好適な方法により加工を行い配線パ
タン２１を形成する。
より露出したシリコン基板１３の部分上に真空蒸着法そ
の他好適な方法により、従来と同様なＮｉＣｒ、Ａｕ等
の金属薄膜を形成する。続いて、この金属薄膜をフォト
エツチング技術等の好適な方法により加工を行い配線パ
タン２１を形成する。
この際、高速信号の伝達を行うマイクロストリップ線路
１７の線幅は、この線路１７の特性インピーダンスが５
０−１００Ωの値となるような線幅に形成する。又、幅
広の配！ｆｆ１１９の線幅は各部分で要求される電流容
量及び電圧降下を考慮して決定し、外部接続端子部の大
きさはポンディング条件の制限から決定し、それぞれの
寸法に応じて形成する。
１７の線幅は、この線路１７の特性インピーダンスが５
０−１００Ωの値となるような線幅に形成する。又、幅
広の配！ｆｆ１１９の線幅は各部分で要求される電流容
量及び電圧降下を考慮して決定し、外部接続端子部の大
きさはポンディング条件の制限から決定し、それぞれの
寸法に応じて形成する。
尚、この実施例で形成した酸化シ・リコン膜を窒化シリ
コン膜としても、この発明の効果の達成が出来る。この
場合の窒化シリコン膜の形成は気相成長法等の好適な方
法で行えば良い。
コン膜としても、この発明の効果の達成が出来る。この
場合の窒化シリコン膜の形成は気相成長法等の好適な方
法で行えば良い。
第２図はこの発明のマルチチップパッケージ基板１１の
理解を深めるために、このパッケージ基板１１に半導体
チップ２５を実装した状態の一例を示す平面図である。
理解を深めるために、このパッケージ基板１１に半導体
チップ２５を実装した状態の一例を示す平面図である。
マルチチップパッケージ基板１１へ半導体チップ２５を
実装する方法は、例えば従来から行われているフーリ、
ブチツブポンディング法により行えばよい。
実装する方法は、例えば従来から行われているフーリ、
ブチツブポンディング法により行えばよい。
尚、このマルチチップパッケージ基板１１には−個又は
複数個の超高速デバイスを実装出来ることは勿論である
。又、このマルチチップパッケージ基板は通常の半導体
デバイスの実装用基板として用いても好適である。
複数個の超高速デバイスを実装出来ることは勿論である
。又、このマルチチップパッケージ基板は通常の半導体
デバイスの実装用基板として用いても好適である。
第３図は、超高速デバイスを実装したマルチチップパッ
ケージ基板１１を、基板の補強とデバイスで発生する熱
の放熱とを目的として、アルミナ等で形成した支持体２
７に固定した状態を示す。この場合、マルチチップパッ
ケージ基板１１を支持体２７にダイポンディングした後
、パッケージ基板１１に設けた外部接続端子部と支持体
２７との間を金線２９でワイヤポンディングした様子を
示す。この例の他に、例えば、端子を有するフレームに
、このマルチチップパンケージ基板１１を固定した後、
樹脂モールドして支持する方法も考えられる。
ケージ基板１１を、基板の補強とデバイスで発生する熱
の放熱とを目的として、アルミナ等で形成した支持体２
７に固定した状態を示す。この場合、マルチチップパッ
ケージ基板１１を支持体２７にダイポンディングした後
、パッケージ基板１１に設けた外部接続端子部と支持体
２７との間を金線２９でワイヤポンディングした様子を
示す。この例の他に、例えば、端子を有するフレームに
、このマルチチップパンケージ基板１１を固定した後、
樹脂モールドして支持する方法も考えられる。
（発明の効果）
Ｉ 上述した説明からも明らかなように、こ
の発明のマルチチップパッケージ基板によれば、不純物
濃度の高いシリコン基板に非常に薄い膜厚の酸化シリコ
ン膜（又は窒化シリコン膜）を有しており、この酸化シ
リコン膜を誘電体としている。従って、従来のパッケー
ジ基板における誘電体の厚みが０．６〜１．６ｍｍに対
してこの発明のパッケージ基板の誘電体の厚みは実施例
の値を引用しても１〜５μｍと非常に薄い。このため、
この酸化シリコン膜上に形成するマイクロストリップ線
路の＆１＠を半導体チップ内部の微細配線の線＠１１−
１ＯＪＬと同程度にしても、このマイクロストリップ線
路の特性インピーダンスを５０〜１００Ωとすることが
出来る。
の発明のマルチチップパッケージ基板によれば、不純物
濃度の高いシリコン基板に非常に薄い膜厚の酸化シリコ
ン膜（又は窒化シリコン膜）を有しており、この酸化シ
リコン膜を誘電体としている。従って、従来のパッケー
ジ基板における誘電体の厚みが０．６〜１．６ｍｍに対
してこの発明のパッケージ基板の誘電体の厚みは実施例
の値を引用しても１〜５μｍと非常に薄い。このため、
この酸化シリコン膜上に形成するマイクロストリップ線
路の＆１＠を半導体チップ内部の微細配線の線＠１１−
１ＯＪＬと同程度にしても、このマイクロストリップ線
路の特性インピーダンスを５０〜１００Ωとすることが
出来る。
又、シリコン基板に酸化シリコン膜又は窒化シリコン膜
を形成すること、酸化シリコン膜又は窒化シリコン膜に
スルーホール及び配線パタンを形成することは従来から
ある方法により容易に行える。又、基板として用いたシ
リコン基板はその表面加工等の信頼性は半導体技術で実
証されているため、その表面に形成する回路パターンは
微細なパターンの形成が可能である。
を形成すること、酸化シリコン膜又は窒化シリコン膜に
スルーホール及び配線パタンを形成することは従来から
ある方法により容易に行える。又、基板として用いたシ
リコン基板はその表面加工等の信頼性は半導体技術で実
証されているため、その表面に形成する回路パターンは
微細なパターンの形成が可能である。
これがため、低い特性インピーダンスを有し。
かつ、実装密度の高いマルチチップパッケージ基板を容
易に提供出来る。
易に提供出来る。
第１図はこの発明のマルチチップパッケージ基板の一実
施例を示す断面図、 第２図はこの発明のマルチチップパッケージ基板に半導
体チップを実装した状態を示す平面図、第３図はこの発
明のマルチチップパッケージ基板を支持体に実装した状
態を示す断面図である。 １１・・・マルチチップパッケージ基板１３・・・導電
性を有するンリコン基板１５・・・シリコン酸化膜 １７・・・マイクロストリップ線路 １９・・・幅広の配線 ２１・・・配線バタン ２３・・・スル−ホール ２５・・・超高速デバイス（半導体チップ）２７・・・
支持体 ２９・・・金線。
施例を示す断面図、 第２図はこの発明のマルチチップパッケージ基板に半導
体チップを実装した状態を示す平面図、第３図はこの発
明のマルチチップパッケージ基板を支持体に実装した状
態を示す断面図である。 １１・・・マルチチップパッケージ基板１３・・・導電
性を有するンリコン基板１５・・・シリコン酸化膜 １７・・・マイクロストリップ線路 １９・・・幅広の配線 ２１・・・配線バタン ２３・・・スル−ホール ２５・・・超高速デバイス（半導体チップ）２７・・・
支持体 ２９・・・金線。
Claims (1)
- （１）半導体チップ実装用のマルチチップパッケージ基
板において、 導電性を有するように高濃度に不純物添加されたシリコ
ン基板と、該シリコン基板の表面に形成したシリコン酸
化膜又はシリコン窒化膜と、該シリコン酸化膜又はシリ
コン窒化膜に設けたスルーホールと、該シリコン酸化膜
又はシリコン窒化膜に形成されマイクロストリップ線路
を有する配線パタンとを含む ことを特徴とするマルチチップパッケージ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154515A JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154515A JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6215850A true JPS6215850A (ja) | 1987-01-24 |
| JPH0464467B2 JPH0464467B2 (ja) | 1992-10-15 |
Family
ID=15585939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154515A Granted JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215850A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03131056A (ja) * | 1989-10-17 | 1991-06-04 | Toshiba Corp | 樹脂封止半導体装置 |
| EP0685857A1 (en) * | 1994-06-03 | 1995-12-06 | Plessey Semiconductors Limited | Inductor chip device |
| US5747870A (en) * | 1994-06-30 | 1998-05-05 | Plessey Semiconductors Limited | Multi-chip module inductor structure |
| US6444499B1 (en) * | 2000-03-30 | 2002-09-03 | Amkor Technology, Inc. | Method for fabricating a snapable multi-package array substrate, snapable multi-package array and snapable packaged electronic components |
-
1985
- 1985-07-13 JP JP60154515A patent/JPS6215850A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03131056A (ja) * | 1989-10-17 | 1991-06-04 | Toshiba Corp | 樹脂封止半導体装置 |
| EP0685857A1 (en) * | 1994-06-03 | 1995-12-06 | Plessey Semiconductors Limited | Inductor chip device |
| US5747870A (en) * | 1994-06-30 | 1998-05-05 | Plessey Semiconductors Limited | Multi-chip module inductor structure |
| US6444499B1 (en) * | 2000-03-30 | 2002-09-03 | Amkor Technology, Inc. | Method for fabricating a snapable multi-package array substrate, snapable multi-package array and snapable packaged electronic components |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464467B2 (ja) | 1992-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3267409B2 (ja) | 半導体集積回路装置 | |
| US5463246A (en) | Large scale high density semiconductor apparatus | |
| US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
| US6759599B2 (en) | Circuit board, method for manufacturing same, and high-output module | |
| JPH04336702A (ja) | パッケージ | |
| US4833521A (en) | Means for reducing signal propagation losses in very large scale integrated circuits | |
| JPH0766949B2 (ja) | Ｉｃパッケージ | |
| JP2001110942A (ja) | 高性能集積回路パッケージの一定インピーダンス配路 | |
| US6507110B1 (en) | Microwave device and method for making same | |
| JPS60161641A (ja) | 回路パツケージとその製造方法 | |
| JP3674780B2 (ja) | 高周波半導体装置 | |
| US5571740A (en) | Method of making a capped modular microwave integrated circuit | |
| JP4010881B2 (ja) | 半導体モジュール構造 | |
| US20030006500A1 (en) | Circuit board, method for manufacturing same, and high-output module | |
| JPS6215850A (ja) | マルチチツプパツケ−ジ基板 | |
| JP2002009193A (ja) | 半導体装置 | |
| JPH09213730A (ja) | 高周波用モジュール基板およびそれを用いた高周波電力増幅モジュール | |
| JP2005209770A (ja) | 半導体装置 | |
| GB2160707A (en) | Integrated circuit package | |
| JPS63271944A (ja) | 半導体装置 | |
| KR100645655B1 (ko) | 회로 칩 | |
| JP2982441B2 (ja) | マイクロ波モノリシック集積回路 | |
| JPS6215849A (ja) | マルチチツプパツケ−ジ基板 | |
| JPH0126109Y2 (ja) | ||
| JPS6348129Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |