JPS6215850A - マルチチツプパツケ−ジ基板 - Google Patents
マルチチツプパツケ−ジ基板Info
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- JPS6215850A JPS6215850A JP60154515A JP15451585A JPS6215850A JP S6215850 A JPS6215850 A JP S6215850A JP 60154515 A JP60154515 A JP 60154515A JP 15451585 A JP15451585 A JP 15451585A JP S6215850 A JPS6215850 A JP S6215850A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はシリコン又は化合物半導体からなる超高速デ
バイス(半導体チップ)を実装するためのマルチチップ
パッケージ基板に関する。
バイス(半導体チップ)を実装するためのマルチチップ
パッケージ基板に関する。
(従来の技術)
従来より種々の構造のマルチチップパッケージ基板(以
下、パッケージ基板と称することもある)が提案されて
いる。このようなパッケージ基板は例えば文献(プロシ
ーディング オブ ザカスタム インチグレイテッド
サーキッツ コン7 x L’ンス(Praceedi
ng af the GuStom Integrat
ed C1rcuits Conference )
、 1983 、 p 。
下、パッケージ基板と称することもある)が提案されて
いる。このようなパッケージ基板は例えば文献(プロシ
ーディング オブ ザカスタム インチグレイテッド
サーキッツ コン7 x L’ンス(Praceedi
ng af the GuStom Integrat
ed C1rcuits Conference )
、 1983 、 p 。
142〜146)に開示されている。
このような従来のパッケージ基板は公知であるが以下、
11JtFiに説明する。
11JtFiに説明する。
先ず、基板として0.6〜1.0mmの厚さのセラミッ
ク基板、0.8〜1.6mmの厚さのテフロン(米国デ
ュポン社の商標名)樹脂基板又は0.8〜1.6mmの
厚さのガラスエポキシ基板を用い、コノ基板1にCr、
NiCr、Au、Cu等の中から所望とする材料を用い
て、外部接続端子、電源ライン及び高速信号を伝達する
ためのマイクロストリップ線路を含む配線バタンか形成
されている。又、必要に応じ、この基板には配線パタン
を形成した基板面から、この基板面とは反対側の而(裏
面と称する)に達するスルーホールが設けである。さら
に、この裏面には、一般に、前述したような金属薄膜か
らなるアースラインが形成されている。
ク基板、0.8〜1.6mmの厚さのテフロン(米国デ
ュポン社の商標名)樹脂基板又は0.8〜1.6mmの
厚さのガラスエポキシ基板を用い、コノ基板1にCr、
NiCr、Au、Cu等の中から所望とする材料を用い
て、外部接続端子、電源ライン及び高速信号を伝達する
ためのマイクロストリップ線路を含む配線バタンか形成
されている。又、必要に応じ、この基板には配線パタン
を形成した基板面から、この基板面とは反対側の而(裏
面と称する)に達するスルーホールが設けである。さら
に、この裏面には、一般に、前述したような金属薄膜か
らなるアースラインが形成されている。
このような構造のパッケージ基板は通常、基板の補強と
デバイスからの熱の放熱を目的として、支持体に固定さ
れている。
デバイスからの熱の放熱を目的として、支持体に固定さ
れている。
マイクロストリップ線路(以F、線路と称することもあ
る)の特性インピーダンスZoは、文献(日本マイクロ
エレクトロニクス協会編「IC化実装技術J (19
84−2−20)工業調査会p、202)に記載されて
いる式によれば、ZO= 377/(W/h) G r
[Dl、735 εr 001’X(W/h) 0.
8361 (Ω)で与えられる。ここで、hは誘電体
基板の厚さくm)、 Wはマイクロストリップ線路の幅
(ffi)、(rは誘電体基板の誘電率をそれぞれ示す
。従って、特性インピーダンスZoは、誘電体の厚さが
厚くなる程、又、誘電体の誘電率が小さくなる程犬きく
なる。又、誘電体上に設けたマイクロストリップ線路の
線幅が狭くなる程、この線路の特性インピダンスは大き
くなる。従来のパッケージ基板では、用いている基板が
誘電体であり、その厚みが非常に厚いこと、実装密度の
制約により基板上に形成する線路の線幅をあまり広く出
来ないこととにより、マイクロストリップ線路の特性イ
ンピーダンスは200Ω以上となってしまう。
る)の特性インピーダンスZoは、文献(日本マイクロ
エレクトロニクス協会編「IC化実装技術J (19
84−2−20)工業調査会p、202)に記載されて
いる式によれば、ZO= 377/(W/h) G r
[Dl、735 εr 001’X(W/h) 0.
8361 (Ω)で与えられる。ここで、hは誘電体
基板の厚さくm)、 Wはマイクロストリップ線路の幅
(ffi)、(rは誘電体基板の誘電率をそれぞれ示す
。従って、特性インピーダンスZoは、誘電体の厚さが
厚くなる程、又、誘電体の誘電率が小さくなる程犬きく
なる。又、誘電体上に設けたマイクロストリップ線路の
線幅が狭くなる程、この線路の特性インピダンスは大き
くなる。従来のパッケージ基板では、用いている基板が
誘電体であり、その厚みが非常に厚いこと、実装密度の
制約により基板上に形成する線路の線幅をあまり広く出
来ないこととにより、マイクロストリップ線路の特性イ
ンピーダンスは200Ω以上となってしまう。
(発明が解決しようとする問題点)
このような従来のマルチチップパッケージ基板に、超高
速信号を扱うガリウム砒素IC、シリコンバイポーラ素
子等の超高速デバイスを実装すると、これらのデバイス
に対してマイクロストリップ線路の特性インピーダンス
は負荷となる。高速信号を忠実に伝達するためには、信
号伝達に用いる線路の特性インピーダンスは50〜10
0Ωである必要がある。従って、従来の線路のようにそ
の特性インピーダンスが200Ω以丑もあると、デバイ
スと線路との間でインピーダンス不整合が生じる。この
ため、不整合部分での信号の反射による損失及び信号波
形の歪により信号の伝達が正確に行えないという問題点
があった。
速信号を扱うガリウム砒素IC、シリコンバイポーラ素
子等の超高速デバイスを実装すると、これらのデバイス
に対してマイクロストリップ線路の特性インピーダンス
は負荷となる。高速信号を忠実に伝達するためには、信
号伝達に用いる線路の特性インピーダンスは50〜10
0Ωである必要がある。従って、従来の線路のようにそ
の特性インピーダンスが200Ω以丑もあると、デバイ
スと線路との間でインピーダンス不整合が生じる。この
ため、不整合部分での信号の反射による損失及び信号波
形の歪により信号の伝達が正確に行えないという問題点
があった。
例えば、ガリウム砒素ICやシリコンバイポーラ素子で
は、これらIC及び素子が超高速用となるとそのデザイ
ンルールはIJLm以下となり、又、そのIC及び素子
内部の高速信号線の線幅も2〜4gmと微細になる。従
って、特性インピーダンスが50Ωのマイクロストリッ
プ線路を構成するためには、誘電体の誘電率にもよるが
、2〜4pmとした高速信号線の線幅と同様にgmオー
ダの線幅でマイクロストリップ線路を形成する必要があ
る。従来のパッケージ基板にこのように微細な線路を形
成したのでは、特性インピーダンス50Ωのマイクロス
トリップ線路の実現は不可能であった。
は、これらIC及び素子が超高速用となるとそのデザイ
ンルールはIJLm以下となり、又、そのIC及び素子
内部の高速信号線の線幅も2〜4gmと微細になる。従
って、特性インピーダンスが50Ωのマイクロストリッ
プ線路を構成するためには、誘電体の誘電率にもよるが
、2〜4pmとした高速信号線の線幅と同様にgmオー
ダの線幅でマイクロストリップ線路を形成する必要があ
る。従来のパッケージ基板にこのように微細な線路を形
成したのでは、特性インピーダンス50Ωのマイクロス
トリップ線路の実現は不可能であった。
この発明の目的は、マルチチップパッケージ基板のマイ
クロストリップ線路の線幅を微細にしてもこの線路の特
性インピーダンスを50〜100Ωの低インピーダンス
とすることが出来る、マルチチップパッケージ基板を提
供することにある。
クロストリップ線路の線幅を微細にしてもこの線路の特
性インピーダンスを50〜100Ωの低インピーダンス
とすることが出来る、マルチチップパッケージ基板を提
供することにある。
(問題点を解決するための手段)
この目的の達成を図るため、この発明によれば、超高速
デバイス実装用のマルチチップパッケージ基板において
、 マルチチップパッケージは、導電性を有するように高濃
度に不純物添加されたシリコン基板と、このシリコン基
板の表面に形成したシリコン酸化膜又はシリコン窒化膜
と、このシリコン酸化膜又はシリコン窒化膜に設けたス
ルーホールと、このシリコン酸化膜又はシリコン窒化膜
に形成されマイクロストリップ線路を有する配線パタン
とを含むことを特徴とする。
デバイス実装用のマルチチップパッケージ基板において
、 マルチチップパッケージは、導電性を有するように高濃
度に不純物添加されたシリコン基板と、このシリコン基
板の表面に形成したシリコン酸化膜又はシリコン窒化膜
と、このシリコン酸化膜又はシリコン窒化膜に設けたス
ルーホールと、このシリコン酸化膜又はシリコン窒化膜
に形成されマイクロストリップ線路を有する配線パタン
とを含むことを特徴とする。
(作用)
このような構成によれば、導電性を有するシリコン基板
がマルチチップパッケージ基板の基板として機能し、シ
リコン酸化膜又はシリコン窒化膜が誘−電体として機能
する。さらに、このシリコン酸化膜又はシリコン窒化膜
は非常に薄い膜厚で形成出来るため、配線パターンの下
地となる誘電体の厚みを非常に薄く出来る。
がマルチチップパッケージ基板の基板として機能し、シ
リコン酸化膜又はシリコン窒化膜が誘−電体として機能
する。さらに、このシリコン酸化膜又はシリコン窒化膜
は非常に薄い膜厚で形成出来るため、配線パターンの下
地となる誘電体の厚みを非常に薄く出来る。
(実施例)
以下、第1図及び第2図を参照して、この発明の一実施
例につき説明する。尚、これら図はこの発明が理解出来
る程度に概略的に示しであるにすぎずその形状、寸法及
び配置関係は図示例に限定されるものではない。
例につき説明する。尚、これら図はこの発明が理解出来
る程度に概略的に示しであるにすぎずその形状、寸法及
び配置関係は図示例に限定されるものではない。
第1図はこの発明のマルチチップパッケージ基板tiの
一実施例を示す断面図である。この図を参照してこのパ
ッケージ基板11の構造につき説明する。
一実施例を示す断面図である。この図を参照してこのパ
ッケージ基板11の構造につき説明する。
図において、13はキャリア濃度の高いp型シリコン基
板(n型でも勿論良い)を示し、この場合、基板を例え
ばアースラインとして用いる際にこの基板で高速信号の
損失が生じないよう、この基板の抵抗率が0.1Ω以下
となるように不純物を入れである。このシリコン基板1
3):には好適な手段により例えば1〜5μmの膜厚の
シリコン酸化71415が設けである。このシリコン酸
化M15上には従来と同様に好適な金属材料によりマイ
クロストリップ線路!7と、外部接続端子や電源ライン
等のマイクロストリップ線路より幅広の配線18とを含
む配線パタン21が設けである。さらに、このパッケー
ジ基板11は、接地インダクタンスを低減するため、シ
リコン酸化膜15の一部分を除去しシリコン基板13に
達するスルーホール23を有しており、必要に応じて、
所望とする回路部分をこのスルーホール23を経てシリ
コン基板13に接地出来る。
板(n型でも勿論良い)を示し、この場合、基板を例え
ばアースラインとして用いる際にこの基板で高速信号の
損失が生じないよう、この基板の抵抗率が0.1Ω以下
となるように不純物を入れである。このシリコン基板1
3):には好適な手段により例えば1〜5μmの膜厚の
シリコン酸化71415が設けである。このシリコン酸
化M15上には従来と同様に好適な金属材料によりマイ
クロストリップ線路!7と、外部接続端子や電源ライン
等のマイクロストリップ線路より幅広の配線18とを含
む配線パタン21が設けである。さらに、このパッケー
ジ基板11は、接地インダクタンスを低減するため、シ
リコン酸化膜15の一部分を除去しシリコン基板13に
達するスルーホール23を有しており、必要に応じて、
所望とする回路部分をこのスルーホール23を経てシリ
コン基板13に接地出来る。
このような構造のパッケージ基板11では、シリフン酸
化II!15が誘電体となるため、従来のパッケージ基
板で用いられていたセラミック等の誘電体の厚さと比較
して、このシリコン酸化膜15からなる誘電体の厚さは
非常に薄い。
化II!15が誘電体となるため、従来のパッケージ基
板で用いられていたセラミック等の誘電体の厚さと比較
して、このシリコン酸化膜15からなる誘電体の厚さは
非常に薄い。
以下に、この発明のマルチチップパッケージ基板11の
製造方法につき説明する。
製造方法につき説明する。
先ず、シリコン酸化膜15の形成方法であるが、
1シリコン基板!3の表面に、例えば半導体製造
技術である気相成長法によりシリコン酸化膜15を形成
する。又は、シリコン基板表面に熱酸化処理を行って二
酸化シリコン層をシリコン基板13に形成しても良い。
1シリコン基板!3の表面に、例えば半導体製造
技術である気相成長法によりシリコン酸化膜15を形成
する。又は、シリコン基板表面に熱酸化処理を行って二
酸化シリコン層をシリコン基板13に形成しても良い。
このシリコン酸化膜15の膜厚は、この膜が絶縁膜とし
て良好な特性が得られる膜厚であること。
て良好な特性が得られる膜厚であること。
さらに、このシリコン酸化膜15上に形成する配線パタ
ーン21、特に、実装密度の点から要求されるマイクロ
ストリップ線路の線幅と、この線路に要求される特性イ
ンピーダンスとを考慮して、適切な膜厚となるように形
成する。
ーン21、特に、実装密度の点から要求されるマイクロ
ストリップ線路の線幅と、この線路に要求される特性イ
ンピーダンスとを考慮して、適切な膜厚となるように形
成する。
次に、フォトエツチング技術により、二のシリコン酸化
I+!15の所望とする個所にシリコン酸化膜15の表
面からシリコン基板13に達するスルホール23を形成
する。
I+!15の所望とする個所にシリコン酸化膜15の表
面からシリコン基板13に達するスルホール23を形成
する。
次に、このシリコン酸化膜15及びスルーホール23に
より露出したシリコン基板13の部分上に真空蒸着法そ
の他好適な方法により、従来と同様なNiCr、Au等
の金属薄膜を形成する。続いて、この金属薄膜をフォト
エツチング技術等の好適な方法により加工を行い配線パ
タン21を形成する。
より露出したシリコン基板13の部分上に真空蒸着法そ
の他好適な方法により、従来と同様なNiCr、Au等
の金属薄膜を形成する。続いて、この金属薄膜をフォト
エツチング技術等の好適な方法により加工を行い配線パ
タン21を形成する。
この際、高速信号の伝達を行うマイクロストリップ線路
17の線幅は、この線路17の特性インピーダンスが5
0−100Ωの値となるような線幅に形成する。又、幅
広の配!ff119の線幅は各部分で要求される電流容
量及び電圧降下を考慮して決定し、外部接続端子部の大
きさはポンディング条件の制限から決定し、それぞれの
寸法に応じて形成する。
17の線幅は、この線路17の特性インピーダンスが5
0−100Ωの値となるような線幅に形成する。又、幅
広の配!ff119の線幅は各部分で要求される電流容
量及び電圧降下を考慮して決定し、外部接続端子部の大
きさはポンディング条件の制限から決定し、それぞれの
寸法に応じて形成する。
尚、この実施例で形成した酸化シ・リコン膜を窒化シリ
コン膜としても、この発明の効果の達成が出来る。この
場合の窒化シリコン膜の形成は気相成長法等の好適な方
法で行えば良い。
コン膜としても、この発明の効果の達成が出来る。この
場合の窒化シリコン膜の形成は気相成長法等の好適な方
法で行えば良い。
第2図はこの発明のマルチチップパッケージ基板11の
理解を深めるために、このパッケージ基板11に半導体
チップ25を実装した状態の一例を示す平面図である。
理解を深めるために、このパッケージ基板11に半導体
チップ25を実装した状態の一例を示す平面図である。
マルチチップパッケージ基板11へ半導体チップ25を
実装する方法は、例えば従来から行われているフーリ、
ブチツブポンディング法により行えばよい。
実装する方法は、例えば従来から行われているフーリ、
ブチツブポンディング法により行えばよい。
尚、このマルチチップパッケージ基板11には−個又は
複数個の超高速デバイスを実装出来ることは勿論である
。又、このマルチチップパッケージ基板は通常の半導体
デバイスの実装用基板として用いても好適である。
複数個の超高速デバイスを実装出来ることは勿論である
。又、このマルチチップパッケージ基板は通常の半導体
デバイスの実装用基板として用いても好適である。
第3図は、超高速デバイスを実装したマルチチップパッ
ケージ基板11を、基板の補強とデバイスで発生する熱
の放熱とを目的として、アルミナ等で形成した支持体2
7に固定した状態を示す。この場合、マルチチップパッ
ケージ基板11を支持体27にダイポンディングした後
、パッケージ基板11に設けた外部接続端子部と支持体
27との間を金線29でワイヤポンディングした様子を
示す。この例の他に、例えば、端子を有するフレームに
、このマルチチップパンケージ基板11を固定した後、
樹脂モールドして支持する方法も考えられる。
ケージ基板11を、基板の補強とデバイスで発生する熱
の放熱とを目的として、アルミナ等で形成した支持体2
7に固定した状態を示す。この場合、マルチチップパッ
ケージ基板11を支持体27にダイポンディングした後
、パッケージ基板11に設けた外部接続端子部と支持体
27との間を金線29でワイヤポンディングした様子を
示す。この例の他に、例えば、端子を有するフレームに
、このマルチチップパンケージ基板11を固定した後、
樹脂モールドして支持する方法も考えられる。
(発明の効果)
I 上述した説明からも明らかなように、こ
の発明のマルチチップパッケージ基板によれば、不純物
濃度の高いシリコン基板に非常に薄い膜厚の酸化シリコ
ン膜(又は窒化シリコン膜)を有しており、この酸化シ
リコン膜を誘電体としている。従って、従来のパッケー
ジ基板における誘電体の厚みが0.6〜1.6mmに対
してこの発明のパッケージ基板の誘電体の厚みは実施例
の値を引用しても1〜5μmと非常に薄い。このため、
この酸化シリコン膜上に形成するマイクロストリップ線
路の&1@を半導体チップ内部の微細配線の線@11−
1OJLと同程度にしても、このマイクロストリップ線
路の特性インピーダンスを50〜100Ωとすることが
出来る。
の発明のマルチチップパッケージ基板によれば、不純物
濃度の高いシリコン基板に非常に薄い膜厚の酸化シリコ
ン膜(又は窒化シリコン膜)を有しており、この酸化シ
リコン膜を誘電体としている。従って、従来のパッケー
ジ基板における誘電体の厚みが0.6〜1.6mmに対
してこの発明のパッケージ基板の誘電体の厚みは実施例
の値を引用しても1〜5μmと非常に薄い。このため、
この酸化シリコン膜上に形成するマイクロストリップ線
路の&1@を半導体チップ内部の微細配線の線@11−
1OJLと同程度にしても、このマイクロストリップ線
路の特性インピーダンスを50〜100Ωとすることが
出来る。
又、シリコン基板に酸化シリコン膜又は窒化シリコン膜
を形成すること、酸化シリコン膜又は窒化シリコン膜に
スルーホール及び配線パタンを形成することは従来から
ある方法により容易に行える。又、基板として用いたシ
リコン基板はその表面加工等の信頼性は半導体技術で実
証されているため、その表面に形成する回路パターンは
微細なパターンの形成が可能である。
を形成すること、酸化シリコン膜又は窒化シリコン膜に
スルーホール及び配線パタンを形成することは従来から
ある方法により容易に行える。又、基板として用いたシ
リコン基板はその表面加工等の信頼性は半導体技術で実
証されているため、その表面に形成する回路パターンは
微細なパターンの形成が可能である。
これがため、低い特性インピーダンスを有し。
かつ、実装密度の高いマルチチップパッケージ基板を容
易に提供出来る。
易に提供出来る。
第1図はこの発明のマルチチップパッケージ基板の一実
施例を示す断面図、 第2図はこの発明のマルチチップパッケージ基板に半導
体チップを実装した状態を示す平面図、第3図はこの発
明のマルチチップパッケージ基板を支持体に実装した状
態を示す断面図である。 11・・・マルチチップパッケージ基板13・・・導電
性を有するンリコン基板15・・・シリコン酸化膜 17・・・マイクロストリップ線路 19・・・幅広の配線 21・・・配線バタン 23・・・スル−ホール 25・・・超高速デバイス(半導体チップ)27・・・
支持体 29・・・金線。
施例を示す断面図、 第2図はこの発明のマルチチップパッケージ基板に半導
体チップを実装した状態を示す平面図、第3図はこの発
明のマルチチップパッケージ基板を支持体に実装した状
態を示す断面図である。 11・・・マルチチップパッケージ基板13・・・導電
性を有するンリコン基板15・・・シリコン酸化膜 17・・・マイクロストリップ線路 19・・・幅広の配線 21・・・配線バタン 23・・・スル−ホール 25・・・超高速デバイス(半導体チップ)27・・・
支持体 29・・・金線。
Claims (1)
- (1)半導体チップ実装用のマルチチップパッケージ基
板において、 導電性を有するように高濃度に不純物添加されたシリコ
ン基板と、該シリコン基板の表面に形成したシリコン酸
化膜又はシリコン窒化膜と、該シリコン酸化膜又はシリ
コン窒化膜に設けたスルーホールと、該シリコン酸化膜
又はシリコン窒化膜に形成されマイクロストリップ線路
を有する配線パタンとを含む ことを特徴とするマルチチップパッケージ基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60154515A JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60154515A JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6215850A true JPS6215850A (ja) | 1987-01-24 |
JPH0464467B2 JPH0464467B2 (ja) | 1992-10-15 |
Family
ID=15585939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60154515A Granted JPS6215850A (ja) | 1985-07-13 | 1985-07-13 | マルチチツプパツケ−ジ基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6215850A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03131056A (ja) * | 1989-10-17 | 1991-06-04 | Toshiba Corp | 樹脂封止半導体装置 |
EP0685857A1 (en) * | 1994-06-03 | 1995-12-06 | Plessey Semiconductors Limited | Inductor chip device |
US5747870A (en) * | 1994-06-30 | 1998-05-05 | Plessey Semiconductors Limited | Multi-chip module inductor structure |
US6444499B1 (en) * | 2000-03-30 | 2002-09-03 | Amkor Technology, Inc. | Method for fabricating a snapable multi-package array substrate, snapable multi-package array and snapable packaged electronic components |
-
1985
- 1985-07-13 JP JP60154515A patent/JPS6215850A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03131056A (ja) * | 1989-10-17 | 1991-06-04 | Toshiba Corp | 樹脂封止半導体装置 |
EP0685857A1 (en) * | 1994-06-03 | 1995-12-06 | Plessey Semiconductors Limited | Inductor chip device |
US5747870A (en) * | 1994-06-30 | 1998-05-05 | Plessey Semiconductors Limited | Multi-chip module inductor structure |
US6444499B1 (en) * | 2000-03-30 | 2002-09-03 | Amkor Technology, Inc. | Method for fabricating a snapable multi-package array substrate, snapable multi-package array and snapable packaged electronic components |
Also Published As
Publication number | Publication date |
---|---|
JPH0464467B2 (ja) | 1992-10-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |