JPH05234364A - マルチシリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】 【目的】 簡単な回路構成で、容易なコントロールによ
り、複雑なシリアルアクセスコントロール動作を高速に
実現する。 【構成】 複数個のメモリセルアレイ１４１，１４２間
をデータレジスタ・メモリセルアレイ接続手段１３４で
接続し、その接続手段１３４を用いてメモリデータを転
送するためのアドレスを、アドレス手段によってコント
ロールする。これにより、メモリセルアレイ１４１，１
４２に蓄積されたメモリデータを、高速にメモリ素子内
部で転送できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルにデータの入
出力を行うシリアルアクセスメモリを複数個備えたマル
チシリアルアクセスメモリに関するものである。この種
のシリアルアクセスメモリは、汎用メモリに対して高速
性を有すると共に、回路操作の簡単さ等の利点を有する
ため、様々な目的で用いられ、種々の種類がある。例え
ば、ワークステーションやパーソナルコンピュータのグ
ラフィック用途に用いられているＶＲＡＭ（ビデオ・ラ
ンダム・アクセス・メモリ）あるいはマルチポートＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）に
代表されるＤＲＡＭの機能を持ちつつ、シリアルアクセ
スの先頭ビットをランダムに指定できる複雑なものか
ら、ディジタルＴＶ（テレビジョン）、ＦＡＸ（ファク
シミリ）、コピーマシンあるいはビデオ機器等に用いら
れ、単純に０番地からシリアル入力し、遅延時間を持っ
て同じくシリアルに０番地からデータを出力するフィー
ルドメモリやラインメモリ等のＦＩＦＯ（First-in Fir
st-out）メモリと呼ばれる単純なものまで、種々の種類
がある。

【０００２】今後のワークステーションやパーソナルコ
ンピュータ等の高性能化、さらにＨＤＴＶ（ハイビジョ
ン テレビジョン）等に代表される高品位テレビ技術の
発達に伴ない、シリアルアクセスメモリの応用分野がさ
らに広がると考えられ、より使いやすく、より高性能な
シリアルアクセスメモリの開発が望まれている。本発明
は、このような用途に用いられるマルチシリアルアクセ
スメモリに関するものである。

【０００３】

【従来の技術】図２は、従来の代表的なシリアルアクセ
スメモリの構成ブロック図である。このシリアルアクセ
スメモリは、メモリ全体を制御するメモリコントロール
手段１を有している。メモリコントロール手段１は、外
部から入力されるＸアドレスＸＡＤＤを取込むためのス
トローブ信号ＲＡＳ／、ライトイネーブル信号ＷＥ／、
リードイネーブル信号ＲＥ／、及びデータ転送コントロ
ール信号ＲＴ等の外部コントロール信号を入力し、転送
コントロール信号ＰＡ，ＰＢ等の種々のメモリコントロ
ール信号を発生する機能を有している。また、ライトコ
ントロールクロックＣＬＫＷに同期してシリアルライト
用のＹアドレスＹＡＤＤ１をデコードするＹアドレス手
段１１が設けられ、その出力側にライト転送手段３１が
接続されている。シリアルな書込みデータが入力端子Ｉ
Ｎから入力手段６１に入力され、該入力手段６１の出力
がライトデータバス２１を介してライト転送手段３１へ
転送されるようになっている。ライト転送手段３１は、
Ｙアドレス手段１１の出力に基づき、ライトデータバス
２１から転送されたシリアルな書込みデータを一時記憶
し、転送コントロール信号ＰＡによってメモリセルアレ
イ４１へ転送するようになっている。

【０００４】メモリセルアレイ４１は、ライト転送手段
３１の出力側に接続された複数本のビットラインと、そ
れと交差する複数本ワードラインと、それらのビットラ
インとワードラインの交差箇所に接続された複数個のメ
モリセルと、該ビットライン上の電位差を検知・増幅す
る複数個のセンスアンプとで、構成されている。複数本
のワードラインは、Ｘアドレス手段５１に接続されてい
る。Ｘアドレス手段５１は、ストローブ信号ＲＡＳ／に
より活性化され、ＸアドレスＸＡＤＤをデコードして複
数本のワードラインの中から特定のワードラインＷＬａ
を選択する機能を有している。

【０００５】メモリセルアレイ４１における複数本のビ
ットラインには、Ｙアドレス手段１２によって出力が選
択されるリード転送手段３２が接続されている。Ｙアド
レス手段１２は、リードコントロールクロックＣＬＫＲ
に同期してシリアルリード用ＹアドレスＹＡＤＤ２をデ
コードし、そのデコード出力によってリード転送手段３
２の出力を選択する機能を有している。リード転送手段
３２は、ビットラインからの読み出しデータを、転送コ
ントロール信号ＰＡによって一時記憶し、その記憶した
データを、Ｙアドレス手段１２の出力によって選択的に
リードデータバス２２を介して、出力手段６２へ転送す
る機能を有している。出力手段６２は、リードデータバ
ス２２から転送されるシリアルな読み出しデータを、出
力端子ＯＵＴから出力する機能を有している。

【０００６】図３は、図２のシリアルアクセスメモリの
主要部分の構成例を示す回路図である。このシリアルア
クセスメモリでは、メモリセルアレイ４１がＤＲＡＭで
構成されている。Ｙアドレス手段１１は、シリアルライ
ト用ＹアドレスＹＡＤＤ１により選択される複数個の単
位ＹアドレスデコーダＹＡ_i （但し、ｉ＝１，２，…，
ｎ）で構成されている。このＹアドレス手段１１は、ラ
イトコントロールクロックＣＬＫＷにより同期動作し、
シリアルライト用ＹアドレスＹＡＤＤ１を取込み、単位
ＹアドレスデコードＹＡ_i を選択する。選択された単位
ＹアドレスデコーダＹＡ_iは、デコーダ出力ｙａ_i （但
し、ｉ＝１，２，…，ｎ）を“Ｈ”レベルとする機能を
有している。

【０００７】ライト転送手段３１は、ライトデータバス
２１に接続されデコーダ出力ｙａ_iによりオン，オフ動
作するトランジスタ対ｔｒａ_i ，ｔｒａ_i ／（但し、ｉ
＝１，２，…，ｎ）と、逆並列のインバータからなる一
時記憶用のデータレジスタＦＦａ_i と、メモリセルアレ
イ４１の相補ビットラインＢＬａ_i ，ＢＬａ_i ／に接続
され転送コントロール信号ＰＡによってオン，オフ動作
するトランジスタ対ｔｒｂ_i ，ｔｒｂ_i ／とで、構成さ
れている。

【０００８】メモリセルアレイ４１は、ライト転送手段
３１の出力側に接続された相補ビットラインＢＬａ_i ，
ＢＬａ_i ／（但し、ｉ＝１，２，…，ｎ）と、Ｙアドレ
ス手段５１の出力によって選択されるワードラインＷＬ
ａ_i と、それらの相補ビットラインＢＬａ_i ，ＢＬａ_i
／とワードラインＷＬａ_i の各交差箇所に接続されたト
ランジスタ及び容量からなるメモリセルＱＫ_i ，ＱＫ_i
／と、各相補ビットラインＢＬａ_i ，ＢＬａ_i ／間に接
続されたセンスアンプＳＡ_i とで、構成されている。こ
こで、Ｋは１本のビットラインに接続されたメモリセル
のいずれかを示す。つまり、単位ＹアドレスデコーダＹ
Ａ_i に対応するビットラインＢＬａ_i に接続されたメモ
リセルは、Ｑ１_i ，Ｑ２_i ，…，ＱＫ_i ，…，Ｑｍａｘ
_i である。同じく、単位ＹアドレスデコーダＹＡ_i に対
応するビットラインＢＬａ_i ／に接続されたメモリセル
は、Ｑ１_i ／，Ｑ２_i ／，…，ＱＫ_i ／，…，Ｑｍａｘ
_i／である。

【０００９】Ｙアドレス手段１２は、シリアルリード用
ＹアドレスＹＡＤＤ２により選択される複数個の単位Ｙ
アドレスデコーダＹＢ_i （但し、ｉ＝１，２，…，ｎ）
で構成されている。このＹアドレス手段１２は、リード
コントロールクロックＣＬＫＲにより同期動作し、Ｙア
ドレスＹＡＤＤ２を取込み、単位ＹアドレスデコーダＹ
Ｂ_i を選択する。選択された単位ＹアドレスデコーダＹ
Ｂ_i は、デコーダ出力ｙｂ_i を“Ｈ”レベルとする機能
を有している。

【００１０】リード転送手段３２は、リードデータバス
２２に接続されデコーダ出力ｙｂ_iによりオン，オフ動
作するトランジスタ対ｔｒｂ_i ，ｔｒｂ_i ／（但し、ｉ
＝１，２，…，ｎ）と、逆並列のインバータからなる一
時記憶用のデータレジスタＦＦｂ_i と、相補ビットライ
ンＢＬａ_i ，ＢＬａ_i ／に接続され転送コントロール信
号ＰＢによりオン，オフ動作するトランジスタ対ｔｒｃ
_i ，ｔｒｃ_i ／とで、構成されている。図４は、図２及
び図３における主要信号のタイミング図であり、この図
を参照しつつ、時刻ｔ１〜ｔ２３におけるシリアルアク
セスメモリの動作を説明する。 時刻ｔ１：ライトイネーブル信号ＷＥ／が“Ｌ”レベル
となり、ライトコントロールクロックＣＬＫＷの立上が
りに同期して、シリアルライト用ＹアドレスＹＡＤＤ１
のＳ１で示されるアドレスで指定されるＹアドレス手段
１１内の単位ＹアドレスデコーダＹＡ_j （但し、ｊ；任
意の数）が選択される。単位ＹアドレスデコーダＹＡ_j
が選択されると、そのデコーダ出力ｙａ_j が“Ｈ”レベ
ルとなり、ライト転送手段３１内のトランジスタ対ｔｒ
ａ_j ，ｔｒａ_j ／がオンし、入力端子ＩＮより入力手段
６１に入力された書込みデータＤ１が、データレジスタ
ＦＦａ_j に取込まれる。

【００１１】時刻ｔ２：ライトイネーブル信号ＷＥ／は
“Ｌ”レベルのままである。ライトイコントロールクロ
ックＣＬＫＷの立上がりに同期して、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ２で示されるアドレスで指定
されるＹアドレス手段１１内の単位Ｙアドレスデコーダ
ＹＡ_k （但し、ｋ；任意の数）が選択される。単位Ｙア
ドレスデコーダＹＡ_k が選択されると、そのデコーダ出
力ｙａ_k が“Ｈ”レベルとなり、トランジスタ対ｔｒａ
_k ，ｔｒａ_k ／がオンする。すると、入力端子ＩＮより
入力された書込みデータＤ２が、データレジスタＦＦａ
_k に取込まれる。

【００１２】時刻ｔ３〜ｔ７：時刻ｔ２と同様な動作に
より、ライトコントロールクロックＣＬＫＷの立上がり
に同期して、シリアルライト用ＹアドレスＹＡＤＤ１の
Ｓ３〜Ｓｎで示されるアドレスで指定されるＹアドレス
手段１１内の単位ＹアドレスデコーダＹＡ_i （但し、
ｉ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＡ_i が選択されると、入力端子ＩＮより入力する書込
みデータＤ３〜Ｄｎが、対応するデータレジスタＦＦａ
_i に書込まれる。実際、ＴＶやビデオカメラ、あるいは
ＯＡ（オフィスオートメーション）機器では、Ｓ１，Ｓ
２，Ｓ３，…と連続するアドレスは、シリアルにインク
リメント（増分）するアドレスである場合が多い。ワー
クステーションやパーソナルコンピュータ等では、ラン
ダムなアドレスである場合と、インクリメントするアド
レスである場合がある。

【００１３】時刻ｔ８：ライトイネーブル信号ＷＥ／が
“Ｈ”レベルとなり、入力手段６１からの書込みが禁止
される。 時刻ｔ９：データ転送コントロール信号ＲＴが“Ｌ”レ
ベルとなる。ストローブ信号ＲＡＳ／が“Ｌ”レベルと
なるタイミングに同期して、図４のＸアドレスＸＡＤＤ
のタイミングに示すように、ＸアドレスＸａ_i をＸアド
レス手段５１に取込む。Ｘアドレス手段５１では、メモ
リセルアレイ４１のワードラインＷＬａ_i を選択して
“Ｈ”レベルとする。このとき、転送コントロール信号
ＰＡも“Ｈ”レベルとなる。転送コントロール信号ＰＡ
が“Ｈ”レベルとなると、トランジスタ対ｔｒｂ_i ，ｔ
ｒｂ_i ／がオンし、時刻ｔ１〜ｔ７においてデータレジ
スタＦＦａ_i に書込まれていたデータが、相補ビットラ
インＢＬａ_i ，ＢＬａ_i ／へ転送される。

【００１４】Ｘアドレス手段５１によりワードラインＷ
Ｌａ_i が“Ｈ”レベルとなることにより、それに接続さ
れたメモリセルＱｋ₁ 〜Ｑｋ_n 内のトランジスタがオン
し、該メモリ容量に相補ビットラインＢＬａ_i ，ＢＬａ
_i ／上のデータが転送される。その後、この相補ビット
ラインＢＬａ_i ，ＢＬａ_i ／上のデータが、センスアン
プＳＡ_i により増幅される。このような時刻ｔ９の一連
の転送動作をライト転送という。即ち、ストローブ信号
ＲＡＳ／が“Ｌ”レベルとなり、データ転送コントロー
ル信号ＲＴが“Ｌ”レベルのときにライトイ転送モード
となる。この時刻ｔ９でのライト転送動作は、次の時刻
ｔ１０までには全て完了する。

【００１５】時刻ｔ１０：データ転送コントロール信号
ＲＴは“Ｈ”レベルとなる。ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなるタイミングに同期して、図４のＸア
ドレスＸＡＤＤのタイミングに示すように、Ｘアドレス
手段５１がＸアドレスＸａ_j （但し、ｊ；任意の数）を
取込む。すると、Ｘアドレス手段５１により、ワードラ
インＷＬａ_j が選択されて“Ｈ”レベルとなる。このと
き、転送コントロール信号ＰＢが“Ｈ”レベルとなる。
ワードラインＷＬａ_j が“Ｈ”レベルとなると、それに
接続されたメモリセルＱｋ₁ 〜Ｑｋ_n 内のトランジスタ
がオンし、そのメモリセル容量に蓄積されていたデータ
が、相補ビットラインＢＬａ_i ，ＢＬａ_i ／へ転送され
る。すると、センスアンプＳＡ_i が活性化して転送され
たデータが増幅される。

【００１６】時刻ｔ１１：時刻ｔ１０においてセンスア
ンプＳＡ_i が活性化し、相補ビットラインＢＬａ_i ，Ｂ
Ｌａ_i ／上の増幅されたデータが、転送コントロール信
号ＰＢによりオン状態となったトランジスタ対ｔｒ
ｃ_i ，ｔｒｃ_i ／を介して、データレジスタＦＦｂ_i へ
転送される。このような時刻ｔ１０〜ｔ１１の一連の転
送動作をリード転送という。即ち、ストローブ信号ＲＡ
Ｓ／が“Ｌ”レベルとなり、データ転送コントロール信
号ＲＴが“Ｈ”レベルのとき、リード転送モードとな
る。この時刻ｔ１０〜ｔ１１でのリード転送動作は、次
の時刻ｔ１４までには全て完了する。

【００１７】時刻ｔ１４：リードイネーブル信号ＲＥ／
が“Ｌ”レベルになり、シリアルリードが開始する。リ
ードコントロールクロックＣＬＫＲの立上がりに同期し
てシリアルリード用ＹアドレスＹＡＤＤ２に示すアドレ
スＡ１がＹアドレス手段１２に取込まれる。リードイネ
ーブル信号ＲＥ／が“Ｌ”レベルとなり、リードコント
ロールクロックＣＬＫＲの立上がりに同期して、アドレ
スＡ１で指定されるＹアドレス手段１２内の単位Ｙアド
レスデコーダＹＢ_j （但し、ｊ；任意の数）が選択され
る。単位ＹアドレスデコーダＹＢ_j が選択されると、そ
のデコーダ出力ｙｂ_j が“Ｈ”レベルとなってトランジ
スタ対ｔｒｄ_j ，ｔｒｄ_j ／がオンし、データレジスタ
ＦＦｂ_j から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ１として出力される。

【００１８】時刻ｔ１５：時刻ｔ１５以降では、シリア
ルリードサイクルとシリアルライトサイクルが、非同期
に独立して行われる例が示されている。ここでは、ライ
トイネーブル信号ＷＥ／が“Ｌ”レベルとなり、前述し
た時刻ｔ１と同一動作によるシリアルライトが、次の時
刻ｔ１６以降のライトコントロールクロックＣＬＫＷの
立上がりに同期して行われる。なお、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ１，Ｓ２，…は、時刻ｔ１〜
ｔ７までのアドレスと同一である必要はない。

【００１９】時刻ｔ１６：リードイネーブル信号ＲＥ／
は“Ｌ”レベルのままである。リードコントロールクロ
ックＣＬＫＲの立上がりに同期して、ＹアドレスＹＡＤ
Ｄ２のＡ２で示されるアドレスで指定されるＹアドレス
手段１２内の単位ＹアドレスデコーダＹＢ_l （但し、
ｌ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＢ_l が選択されると、そのデコーダ出力ｙｂ_l が
“Ｈ”レベルとなり、トランジスタ対ｔｒｄ_l ，ｔｒｄ
_l ／がオンし、リード転送手段３２内のデータレジスタ
ＦＦｂ_l から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ２として出力される。

【００２０】時刻ｔ１７〜ｔ２２：時刻ｔ１６と同様な
動作により、リードコントロールクロックＣＬＫＲの立
上がりに同期して、ＹアドレスＹＡＤＤ２のＡ３〜Ａｎ
で示されるアドレスで指定されるＹアドレス手段１２内
の単位ＹアドレスデコーダＹＢ_i が選択される。単位Ｙ
アドレスデコーダＹＢ_i が選択されると、リード転送手
段３２内のデータレジスタＦＦｂ_i から、読み出しデー
タがリードデータバス２２へ転送され、出力手段６２の
出力端子ＯＵＴより、読み出しデータＤａ３，Ｄａ４，
…がシリアルに出力される。実際、ＴＶやビデオカメ
ラ、あるいはＯＡ機器では、Ａ１，Ａ２，Ａ３，…と連
続するアドレスは、シリアルにインクリメントするアド
レスである場合が多い。ワークステーションやパーソナ
ルコンピュータ等では、ランダムなアドレスである場合
と、インクリメントするアドレスである場合がある。

【００２１】時刻ｔ２３：リードイネーブル信号ＲＥ
／、及びライトイネーブル信号ＷＥ／が“Ｈ”レベルと
なり、ライト動作及びリード動作が禁止される。なお、
図３において、Ｙアドレス手段１１は、シリアルにアク
セスする場合、必ずしも従来のデコーダ形式のＹアドレ
ス手段でなくてもよい。例えば、広くマルチポートＤＲ
ＡＭで用いられているような、シフトレジスタをシリア
ルポインタとしたようなアドレス手段であってもよい。
メモリセルアレイ４１は、ＤＲＡＭの例が示されている
が、必ずしもＤＲＡＭメモリセルアレイでなくてもよ
い。また、図４において、ライトコントロールクロック
ＣＬＫＷ及びリードコントロールクロックＣＬＫＲの立
上がりに同期して動作する場合について説明したが、そ
れらの立下りに同期して動作するような構成にしてもよ
い。

【００２２】

【発明が解決しようとする課題】しかしながら、上記構
成のシリアルアクセスメモリでは、複雑なシリアルアク
セスコントロール動作を実現するには、図２のシリアル
アクセスメモリを複数個用い、それらをシリアル接続、
あるいはパラレル接続して構成している。このような場
合、複雑な機能の実現のため、数多くのコントロールや
一時記憶のためのバッファ等の周辺素子を付加しなけれ
ばならず、それらのコントロールもさらに複雑となって
いる。しかも、ＣＰＵ（中央処理装置）用途、ＯＡ機器
の高度化、高品位ＴＶの発達等、シリアルアクセスメモ
リコントロールを高速化しなければならない用途が広が
っており、前記のように複数のシリアルアクセスメモリ
を接続して使うと、各信号の設計が難しいものとなり、
システム設計がより複雑なものとなってきている。本発
明は、前記従来技術が持っていた課題として、複雑なシ
リアルアクセスコントロール動作を実現するために複数
のシリアルアクセスメモリを用いた場合、複雑な機能の
実現のために多くの周辺素子を付加しなければならず、
それによって回路構成やコントロールが複雑化すると共
に、簡単で高速なシステム設計を行うことが困難な点に
ついて解決したマルチシリアルアクセスメモリを提供す
るものである。

【００２３】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、マルチシリアルアクセスメモリにお
いて、複数個のシリアルアクセスメモリと、転送手段
と、分割メモリコントロール手段とを、備えている。こ
こで、各シリアルアクセスメモリは、同一チップ上に並
列に形成され、それぞれ独立したアドレスをＸアドレス
手段及びＹアドレス手段でデコードしてそのデコード結
果に基づきシリアルにデータの入出力を行う機能を有し
ている。転送手段は、前記第ｎ番目のシリアルアクセス
メモリのシリアルリードのためのデータ転送時に、その
転送データを前記第ｎ＋１番目のシリアルアクセスメモ
リへライト転送する。また、分割メモリコントロール手
段は、前記シルアルアクセスメモリ個々のリードデータ
の読み出しを行うか、前出力の状態を保つかをコントロ
ールするリードイネーブル信号を含む各種の信号を入力
し、前記各シリアルアクセスメモリを相互の転送コント
ロール以外に、独立にコントロールする機能を有してい
る。

【００２４】第２の発明では、複数個のシリアルアクセ
スメモリと、第１の発明の転送手段と、前記各シリアル
アクセスメモリを相互の転送コントロール以外に、独立
にコントロールする分割メモリコントロール手段と、前
記各シリアルアクセスメモリの出力手段に対するインピ
ーダンスのコントロールを行う出力インピーダンスコン
トロール手段とを、備えている。ここで、各シリアルア
クセスメモリは、同一チップ上に並列に形成され、それ
ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
手段でデコードしてそのデコード結果に基づきシリアル
にデータの入力を行うと共に出力手段からシリアルにデ
ータの出力を行う機能を有している。

【００２５】第３の発明では、複数個の第２の発明のシ
リアルアクセスメモリと、第１の発明の転送手段と、第
１の発明の分割メモリコントロール手段と、第２の発明
の出力インピーダンスコントロール手段とを、備えてい
る。第４の発明では、同一チップ上に並列に形成され、
それぞれ独立したアドレスをＸアドレス手段及びＹアド
レス手段でデコードしてそのデコード結果に基づき入力
手段及び出力手段によってシリアルにデータの入出力を
行う複数個のシリアルアクセスメモリを備えている。さ
らに、第１の発明の転送手段と、第１の発明の分割メモ
リコントロール手段と、前記各シリアルアクセスメモリ
の入力手段及び出力手段を同時にディスエーブルにする
信号を発生するＩ／Ｏ（入／出力）ディスエーブル信号
発生手段とが、設けられている。

【００２６】第５の発明では、第４の発明の複数個のシ
リアルアクセスメモリ、転送手段、及びＩ／Ｏディスエ
ーブル信号発生手段と、前記各シリアルアクセスメモリ
を相互の転送コントロール以外に、独立にコントロール
する分割メモリコントロール手段と、第２の発明の出力
インピーダンスコントロール手段とを、備えている。第
６の発明では、第４の発明の複数個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、及び
Ｉ／Ｏディスエーブル信号発生手段と、第２の発明の出
力インピーダンスコントロール手段とを、備えている。

【００２７】第７の発明では、同一チップ上に並列に形
成され、それぞれ独立したアドレスをデコードする各独
立したＸアドレス手段、該アドレスをデコードする独立
した第１番目のライト用Ｙアドレス手段、及び該アドレ
スをデコードする第１番目〜第ｎ番目までの共通のリー
ド用Ｙアドレス手段を有し、それらのデコード結果に基
づきシリアルにデータの入出力を行う複数個のシリアル
アクセスメモリを備えている。さらに、第１の発明の転
送手段及び分割メモリコントロール手段が設けられてい
る。

【００２８】第８の発明では、同一チップ上に並列に形
成され、それぞれ独立したアドレスをデコードする各独
立したＸアドレス手段、該アドレスをデコードする独立
した第１番目のライト用Ｙアドレス手段、及び該アドレ
スをデコードする第１番目〜第ｎ番目までの共通のリー
ド用Ｙアドレス手段を有し、それらのデコード結果に基
づきシリアルにデータの入力を行うと共に出力手段から
シリアルにデータの出力を行う複数個のシリアルアクセ
スメモリを備えている。さらに、第１の発明の転送手段
と、第２の発明の分割メモリコントロール手段及び出力
インピーダンスコントロール手段とが、設けられてい
る。

【００２９】第９の発明では、複数個のシリアルアクセ
スメモリ、転送手段、及び出力インピーダンスコントロ
ール手段と、第１の発明の分割メモリコントロール手段
とを、備えている。第１０の発明では、同一チップ上に
並列に形成され、それぞれ独立したアドレスをデコード
する各独立したＸアドレス手段、該アドレスをデコード
する独立した第１番目のライト用Ｙアドレス手段、及び
該アドレスをデコードする第１番目〜第ｎ番目までの共
通のリード用Ｙアドレス手段を有し、それらのデコード
結果に基づき入力手段及び出力手段によってシリアルに
データの入出力を行う複数個のシリアルアクセスメモリ
を備えている。さらに、第１の発明の転送手段及び分割
メモリコントロール手段と、第４の発明のＩ／Ｏディス
エーブル信号発生手段とが、設けられている。

【００３０】第１１の発明では、第１０の発明の複数個
のシリアルアクセスメモリ、転送手段、及びＩ／Ｏディ
スエーブル信号発生手段と、第２の発明の分割メモリコ
ントロール手段及び出力インピーダンスコントロール手
段とを、備えている。第１２の発明では、第１０の発明
の複数個のシリアルアクセスメモリ、転送手段、及び分
割メモリコントロール手段と、第２の発明の出力インピ
ーダンスコントロール手段とを、備えている。第１３の
発明では、複数個の第１の発明のシリアルアクセスメモ
リと、前記各シリアルアクセスメモリ内の各独立したＸ
アドレス手段と前記第１番目のライト用Ｙアドレス手段
を兼ねる第１番目〜第ｎ番目までの共通のライト／リー
ド用共通Ｙアドレス発生手段と、第１の発明の転送手段
及び分割メモリコントロール手段とを、備えている。

【００３１】第１４の発明では、複数個の第４の発明の
シリアルアクセスメモリと、第１３の発明のライト／リ
ード用共通Ｙアドレス発生手段と、第１の発明の転送手
段と、第２の発明の分割メモリコントロール手段及び出
力インピーダンスコントロール手段とを、備えている。
第１５の発明では、第１４の発明の複数個のシリアルア
クセスメモリ、共通Ｙアドレス発生手段、転送手段、及
び出力インピーダンスコントロール手段と、第１の発明
の分割メモリコントロール手段とを、備えている。第１
６の発明では、第１４の発明の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、及び転送手段と、
第１の発明の分割メモリコントロール手段と、第４の発
明のＩ／Ｏディスエーブル信号発生手段とを、備えてい
る。

【００３２】第１７の発明によれば、第１４の発明の複
数個のシリアルアクセスメモリ、共通Ｙアドレス発生手
段、転送手段、分割メモリコントロール手段、及び出力
インピーダンスコントロール手段と、第４の発明のＩ／
Ｏディスエーブル信号発生手段とを、備えている。第１
８の発明では、第１６の発明の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
モリコントロール手段、及びＩ／Ｏディスエーブル信号
発生手段と、第２の発明の出力インピーダンスコントロ
ール手段とを、備えている。第１９の発明では、複数個
の第１の発明のシリアルアクセスメモリと、前記各シリ
アルアクセスメモリ共通のＸアドレス手段と前記第１番
目のライト用Ｙアドレス手段を兼ねる第１番目〜第ｎ番
目までの共通のライト／リード用共通Ｙアドレス発生手
段と、第１の発明の転送手段及び分割メモリコントロー
ル手段とを、備えている。

【００３３】第２０の発明では、複数個の第４の発明の
シリアルアクセスメモリと、第１９の発明のライト／リ
ード用共通Ｙアドレス発生手段と、第１の発明の転送手
段と、第２の発明の分割メモリコントロール手段及び出
力インピーダンスコントロール手段とを、備えている。
第２１の発明では、第２０の発明の複数個のシリアルア
クセスメモリ、共通Ｙアドレス発生手段、転送手段、及
び出力インピーダンスコントロール手段と、第１の発明
の分割メモリコントロール手段とを、備えている。

【００３４】第２２の発明では、第２０の発明の複数個
のシリアルアクセスメモリ、共通Ｙアドレス発生手段、
及び転送手段と、第１の発明の分割メモリコントロール
手段と、第４の発明のＩ／Ｏディスエーブル信号発生手
段とを、備えている。第２３の発明では、第２０の発明
の複数個のシリアルアクセスメモリ、共通Ｙアドレス発
生手段、転送手段、分割メモリコントロール手段、及び
出力インピーダンスコントロール手段と、第４の発明の
Ｉ／Ｏディスエーブル信号発生手段とを、備えている。
第２４の発明では、第２１の発明の複数個のシリアルア
クセスメモリ、共通Ｙアドレス発生手段、転送手段、分
割メモリコントロール手段、及び出力インピーダンスコ
ントロール手段と、第４の発明のＩ／Ｏディスエーブル
信号発生手段とを、備えている。

【００３５】

【作用】第１の発明によれば、以上のようにマルチシリ
アルアクセスメモリを構成したので、第１番目のシリア
ルアクセスメモリのメモリデータをシリアルリードする
ときに、同時に同一転送サイクル中にそのメモリデータ
を転送手段を介して第２のシリアルアクセスメモリへデ
ータ転送が行える。分割メモリコントロール手段によ
り、第１番目のシリアルアクセスメモリの出力データを
外部アドレスによってランダムに加工、転送及び蓄積が
行える。さらに、分割メモリコントロール手段により、
各シリアルアクセスメモリにおけるリードデータの独立
したコントロールが行える。

【００３６】第２の発明によれば、第１の発明とほぼ同
様の作用を行うと共に、出力インピーダンスコントロー
ル手段により、各シリアルアクセスメモリの出力手段に
対する独立したコントロールが行える。第３の発明によ
れば、第１及び第３とほぼ同様の作用を行う。第４の発
明によれば、第１とほぼ同様の作用を行うと共に、Ｉ／
Ｏディスエーブル信号発生手段により、各メモリセルア
レイの入出力に対するディスエーブルの制御が行え、そ
れによって複数のシリアルアクセスメモリの選択使用が
行えると共に、コントロールの容易化が図れる。

【００３７】第５の発明によれば、第１〜第４の発明と
ほぼ同様の作用が行われる。第６の発明によれば、第５
の発明とほぼ同様に、複数のシリアルアクセスメモリの
選択的使用が行え、コントロールの容易化等が図れる。
第７の発明によれば、共通のリード用Ｙアドレス手段に
より、リード用Ｙアドレスが共通になり、同一Ｙアドレ
スの出力の取出しが容易になると共に、チップサイズの
削減化が図れる。第８の発明によれば、第１及び第２の
発明と同様の作用を行うと共に、第６の発明と同様に、
リード用Ｙアドレスの共通化により、同一Ｙアドレスの
出力の取出しの容易化や、チップサイズの縮小化が図れ
る。

【００３８】第９の発明によれば、分割メモリコントロ
ール手段のコントロールにより、第１，第２，第７の発
明等とほぼ同様の作用が行える。第１０の発明によれ
ば、第１及び第７の発明とほぼ同様の作用を行うと共
に、第４の発明とほぼ同様に、Ｉ／Ｏディスエーブル信
号発生手段により、各シリアルアクセスメモリの入／出
力に対するディスエーブルの制御が行える。第１１の発
明によれば、出力インピーダンスコントロール手段によ
り、各シリアルアクセスメモリの出力手段に対する独立
したコントロールが行え、さらにＩ／Ｏディスエーブル
信号発生手段により、各シリアルアクセスメモリに対す
る入出力のディスエーブルのコントロールが行える。ま
た、リード用Ｙアドレスの共通化により、出力の容易化
が図れる。

【００３９】第１２の発明によれば、第１１の発明とほ
ぼ同様の作用が行える。第１３の発明によれば、共通の
ライト／リード用共通Ｙアドレス発生手段により、同一
Ｙアドレスの入／出力の簡単化が図れる。第１４の発明
によれば、ライト用及びリード用Ｙアドレスの共通化に
より、同一Ｙアドレスの入力／出力の簡単化が図れると
共に、出力インピーダンスコントロールによって各シリ
アルアクセスメモリの出力の制御が行える。第１５の発
明によれば、第１４の発明とほぼ同様に、ライト用及び
リード用Ｙアドレスの共通化により、同一Ｙアドレスの
入力／出力の簡単化が図れると共に、出力インピーダン
スコントロール手段によって各シリアルアクセスメモリ
の出力のコントロールが行える。

【００４０】第１６の発明によれば、ライト用及びリー
ド用Ｙアドレスの共通化により、同一Ｙアドレスの入／
出力の簡単化が図れると共に、Ｉ／Ｏディスエーブル信
号発生手段により、各シリアルアクセスメモリの入出力
に対するディスエーブルの制御が行える。第１７の発明
によれば、第１６の発明とほぼ同様の作用が行えると共
に、出力インピーダンスコントロール手段により、各シ
リアルアクセスメモリの出力のコントロールが行える。

【００４１】第１８の発明によれば、第１７の発明とほ
ぼ同様に、ライト用及びリード用Ｙアドレスの共通化に
よって同一Ｙアドレスの入／出力の簡単化が図れると共
に、Ｉ／Ｏディスエーブル信号発生手段及び出力インピ
ーダンスコントロール手段により、各シリアルアクセス
メモリの入／出力に対するコントロールが行える。第１
９の発明によれば、共通のライト／リード用共通Ｙアド
レス発生手段により、ライト用及びリード用Ｙアドレス
の共通化と、さらにＸアドレス手段の共通化も図れる。
第２０の発明によれば、ライト用及びリード用Ｙアドレ
スの共通化が図れると共に、Ｘアドレス手段の共通化も
図れる。さらに、出力インピーダンスコントロール手段
により、各シリアルアクセスメモリの出力のコントロー
ルが行える。

【００４２】第２１の発明によれば、第２０の発明とほ
ぼ同様の作用が行えると共に、リードコントロールの容
易化が図れる。第２２の発明によれば、ライト用及びリ
ード用Ｙアドレスの共通化とＸアドレス手段の共通化が
図れると共に、Ｉ／Ｏディスエーブル信号発生手段によ
り、各シリアルアクセスメモリの入／出力に対するディ
スエーブル制御が行える。第２３の発明によれば、第２
２の発明とほぼ同様に、ライト用及びリード用Ｙアドレ
スの共通化とＸアドレス手段の共通化が図れると共に、
Ｉ／Ｏディスエーブル信号発生手段及び出力インピーダ
ンスコントロール手段により、各シリアルアクセスメモ
リに対する入／出力のコントロールを容易に行える。

【００４３】第２４の発明によれば、Ｙアドレス及びＸ
アドレスの共通化が図れると共に、Ｉ／Ｏディスエーブ
ル信号発生手段及び出力インピーダンスコントロール手
段により、各シリアルアクセスメモリに対する入／出力
のコントロールの容易化が図れる。

【００４４】

【実施例】実施例の基本回路 図１は、本発明の実施例の基本となるマルチシリアルア
クセスメモリの要部の構成ブロック図であり、従来の図
２中の要素と共通の要素には共通の符号が付されてい
る。このマルチシリアルアクセスメモリは、２個のシリ
アルアクセスメモリを有し、それらのシリアルアクセス
メモリが、メモリデータの転送を行う転送手段であるデ
ータレジスタ・メモリセルアレイ接続手段１３４によっ
て接続されると共に、図示しないアドレス手段により、
該データレジスタ・メモリセルアレイ接続手段１３４を
用いてメモリデータを転送するためのアドレスをコント
ロールするようになっており、それらが同一チップ上に
形成されている。

【００４５】即ち、このマルチシリアルアクセスメモリ
では、コントロールクロックＣＬＫ等を入力して各種の
転送コントロール信号ＰＡ，ＰＢ，ＰＣ，ＰＤ等を発生
するメモリコントロール手段１０１と、ａ側及びｂ側の
メモリセルアレイ１４１，１４２とを備えている。

【００４６】メモリセルアレイ１４１側には、ライトコ
ントロールクロックＣＬＫｓに同期してシリアルライト
用ＹアドレスＹＡＤＤｓをデコードするＹアドレス手段
１１１と、ライトコントロールクロックＣＬＫｓに同期
して入力端子ＩＮより書込みデータを取込む入力手段１
６１と、該入力手段１６１の出力側に接続されたライト
データバス１２１と、該Ｙアドレス手段１１１の出力に
基づきライトデータバス１２１からの書込みデータを一
時記憶し、その記憶した書込みデータを転送コントロー
ル信号ＰＡに基づき該メモリセルアレイ１４１のビット
ラインへ転送するライト転送手段１３１と、Ｘアドレス
をデコードして該メモリセルアレイ１４１内の特定のワ
ードラインＷＬａを選択するＸアドレス手段１５１と
が、設けられている。

【００４７】さらに、このメモリセルアレイ１４１側に
は、転送コントロール信号ＰＢに基づき該メモリセルア
レイ１４１からの読み出しデータを一時記憶するリード
転送手段１３２と、該リード転送手段１３２の出力側に
接続されたリードデータバス１２２と、該リードデータ
バス１２２からの読み出しデータをリードコントロール
クロックＣＬＫａに同期して出力端子ＯＵＴａへ出力す
る出力手段１６２と、リードコントロールクロックＣＬ
Ｋａに同期してシリアルリード用ＹアドレスＹＡＤＤａ
をデコードし、該リード転送手段１３２に一時記憶され
た読み出しデータを選択的に該リードデータバス１２２
へ出力するＹアドレス手段１１２と、転送コントロール
信号ＰＣに基づき該リード転送手段１３２に一時記憶さ
れた読み出しデータをｂ側のメモリセルアレイ１４２へ
転送するデータレジスタ・メモリセルアレイ接続手段１
３４とが、設けられている。

【００４８】メモリセルアレイ１４２側には、Ｘアドレ
スをデコードして該メモリセルアレイ１４２内の特定の
ワードラインＷＬｂを選択するＸアドレス手段１５２
と、転送コントロール信号ＰＤに基づき該メモリセルア
レイ１４２からの読み出しデータを一時記憶するリード
転送手段１３３と、該リード転送手段１３３の出力側に
接続されたリードデータバス１２３と、該リードデータ
バス１２３からの読み出しデータをリードコントロール
クロックＣＬＫｂに同期して出力端子ＯＵＴｂへ出力す
る出力手段１６３と、リードコントロールクロックＣＬ
Ｋｂに同期してシリアルリード用ＹアドレスＹＤＤｂを
デコードし、該リード転送手段１３３に一時記憶された
読み出しデータを選択的にリードデータバス１２３へ出
力するＹアドレス手段１１３とが、設けられている。

【００４９】図５及び図６は、図１に示すマルチシリア
ルアクセスメモリの主要部分の回路図であり、従来の図
３中の要素と共通の要素には共通の符号が付されてい
る。各Ｙアドレス手段１１１，１１２，１１３は、従来
と同様に、デコーダ出力ｙａ_i ，ｙｂ_i ，ｙｃ_i をそれ
ぞれ送出する単位ＹアドレスデコーダＹＡ_i ，ＹＢ_i ，
ＹＣ_i （但し、ｉ＝１，２，…，ｎ）で構成されてい
る。ライト転送手段１３１及びリード転送手段１３２，
１３３も、従来と同様に構成されている。

【００５０】即ち、ライト転送手段１３１は、デコーダ
出力ｙａ_i によりオン，オフ動作してライトデータバス
１２１からの書込みデータを入力するトランジスタ対ｔ
ｒａ_i ，ｔｒａ_i ／（但し、ｉ＝１，２，…，ｎ）と、
入力した書込みデータを一時記憶するデータレジスタＦ
Ｆａ_i と、転送コントロール信号ＰＡによりオン，オフ
動作して一時記憶した書込みデータを出力するトランジ
スタ対ｔｒｂ_i ，ｔｒｂ_i ／とで、構成されている。

【００５１】リード転送手段１３２は、転送コントロー
ル信号ＰＢによりオン，オフ動作してメモリセルアレイ
１４１からの読み出しデータを入力するトランジスタ対
ｔｒｃ_i ，ｔｒｃ_i ／（但し、ｉ＝１，２，…，ｎ）
と、その読み出しデータを一時記憶するデータレジスタ
ＦＦｂ_i と、デコーダ出力ｙｂ_i によりオン，オフ動作
して一時記憶した読み出しデータをリードデータバス１
２２へ出力するトランジスタ対ｔｒｄ_i ，ｔｒｄ_i ／と
で、構成されている。

【００５２】リード転送手段１３３は、転送コントロー
ル信号ＰＤによりオン，オフ動作してメモリセルアレイ
１４２からの読み出しデータを入力するトランジスタ対
ｔｒｆ_i ，ｔｒｆ_i ／（但し、ｉ＝１，２，…，ｎ）
と、その読み出しデータを一時記憶するデータレジスタ
ＦＦｃ_i と、デコーダ出力ｙｃ_i によりオン，オフ動作
して一時記憶した読み出しデータをリードデータバス１
２３へ出力するトランジスタ対ｔｒｇ_i ，ｔｒｇ_i ／と
で、構成されている。

【００５３】本実施例で新たに設けられたデータレジス
タ・メモリセルアレイ接続手段１３４は、転送コントロ
ール信号ＰＣによりオン，オフ動作し、リード転送手段
１３２内のデータレジスタＦＦｂ_i に一時記憶された読
み出しデータを、メモリセルアレイ１４２へ転送するト
ランジスタ対ｔｒｅ_i ，ｔｒｅ_i ／（但し、ｉ＝１，
２，…，ｎ）で構成されている。

【００５４】ａ側及びｂ側のメモリセルアレイ１４１，
１４２は、従来と同様に構成されている。即ち、メモリ
セルアレイ１４１は、ライト転送手段１３１の出力側に
接続された相補ビットラインＢＬａ_i ，ＢＬａ_i ／（但
し、ｉ＝１，２，…，ｎ）と、Ｘアドレス手段１５１の
出力によって選択されるワードラインＷＬａ_i と、それ
らの交差箇所に接続されたメモリセルＱＫ_i ，ＱＫ
_i ／，…と、相補ビットライン間に接続されたセンスア
ンプＳＡ_i とで、構成されている。

【００５５】メモリセルアレイ１４２は、データレジス
タ・メモリセルアレイ接続手段１３４の出力側に接続さ
れた相補ビットラインＢＬｂ_i ，ＢＬｂ_i ／（但し、ｉ
＝１，２，…，ｎ）と、Ｘアドレス手段１５２の出力に
より選択されるワードラインＷＬｂ_i と、それらの交差
箇所に接続されたメモリセルＱＬ_i ，ＱＬ_i ／，…と、
相補ビットライン間に接続されたセンスアンプＳＢ_i と
で、構成されている。以上のように構成されるマルチシ
リアルアクセスメモリでは、Ｙアドレス手段１１１，１
１２，１１３に供給されるＹアドレスＹＡＤＤｓ，ＹＡ
ＤＤａ，ＹＤＤｂと、Ｘアドレス手段１５１，１５２に
供給されるＸアドレスとが、後述する実施例に記載され
たアドレス手段によってコントロールされ、書込みデー
タが入力手段１６１によって入力され、ライト転送手段
１３１に一時記憶された後、メモリセルアレイ１４１へ
転送されてそこに記憶される。

【００５６】メモリセルアレイ１４１に記憶されたデー
タを読み出す場合、その読み出しデータがリード転送手
段１３２に一時記憶された後、リードデータバス１２２
を介して出力手段１６２の出力端子ＯＵＴａから出力さ
れるか、あるいはデータレジスタ・メモリセルアレイ接
続手段１３４を介してメモリセルアレイ１４２へ転送さ
れてそこに記憶される。メモリセルアレイ１４２に記憶
されたデータを読み出す場合、その読み出しデータをリ
ード転送手段１３３に一時記憶した後、リードデータバ
ス１２３を介して出力手段１６３の出力端子ＯＵＴｂか
ら出力される。このように、メモリセルアレイ１４１に
記憶されたメモリデータを、データレジスタ・メモリセ
ルアレイ接続手段１３４によって高速に、メモリセルア
レイ１４２へ転送することができるので、従来のように
コントロールや一時記憶のためのバッファ等の多数の周
辺回路を付加しなくとも、容易に簡単な設計で、高速な
マルチシリアルアクセスメモリのシステム設計が可能と
なる。

【００５７】第１の実施例 図７は、本発明の第１の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図であり、本実施例の基本
回路を示す図１、図５、及び図６中の要素と共通の要素
には共通の符号が付されている。このマルチシリアルア
クセスメモリでは、図１のメモリコントロール手段１０
１に代えて、分割メモリコントロール手段１０２を設け
ると共に、図１で説明したアドレス手段を、Ｙアドレス
発生手段１７１，１７２，１７３及びＸアドレス発生手
段１８１，１８２で構成している。

【００５８】分割メモリコントロール手段１０２は、ａ
側のメモリセルアレイコントロール手段１０２−１と、
ｂ側のメモリセルアレイコントロール手段１０２−２と
で、構成されている。ａ側のメモリセルアレイコントロ
ール手段１０２−１は、ライトコントロールクロックＣ
ＬＫｓ、メモリセルアレイ１４１のリードコントロール
クロックＣＬＫａ、メモリセルアレイ１４１からアクセ
スされるデータの読み出しを可能とするリードイネーブ
ルコントロール信号ＲＥａ／、書込みを可能とするライ
トイネーブル信号ＷＥ／、メモリセルアレイ１４１内の
１本のワードラインＷＬａを選択するための入力Ｘアド
レスＸＡＤＤａのラッチや該メモリセルアレイ１４１の
アクセスに関わる様々なタイミングの内部信号の元とな
る入力コントロール信号ＲＡＳａ／、及びメモリセルア
レイ１４１に関わる転送コントロール信号ＲＴａを入力
し、該メモリセルアレイ１４１に対する転送コントロー
ル信号ＰＡ，ＰＢ等といった種々のコントロール信号を
発生する機能を有している。

【００５９】ｂ側のメモリセルアレイコントロール手段
１０２−２は、メモリセルアレイ１４２のリードコント
ロールクロックＣＬＫｂ、メモリセルアレイ１４２から
アクセスされるデータのリードイネーブルコントロール
信号ＲＥｂ／、メモリセルアレイ１４２に関わるワード
ラインＷＬｂを選択するためのＸアドレスＸＡＤＤｂの
ラッチや該メモリセルアレイ１４２のアクセスに関わる
様々なタイミングの内部信号の元になるコントロール信
号ＲＡＳｂ／、及びメモリセルアレイ１４２に関わる転
送コントロール信号ＲＴｂを入力し、該メモリセルアレ
イ１４２に対する転送コントロール信号ＰＣ，ＰＤ等の
様々なコントロール信号を発生する機能を有している。

【００６０】Ｙアドレス発生手段１７１は、ライトコン
トロールクロックＣＬＫｓ及びＹアドレスＹＡＤＤｓを
入力し、Ｙアドレス手段１１１へ内部アドレスＹＡｓを
出力する機能を有している。Ｙアドレス発生手段１７２
は、リードコントロールクロックＣＬＫａ及びＹアドレ
スＹＡＤＤａを入力し、Ｙアドレス手段１１２へ内部ア
ドレスＹＡａを出力する機能を有している。Ｙアドレス
発生手段１７３は、リードコントロールクロックＣＬＫ
ｂ及びＹアドレスＹＡＤＤｂを入力し、Ｙアドレス手段
１１３へ内部アドレスＹＡｂを出力する機能を有してい
る。

【００６１】Ｘアドレス発生手段１８１は、コントロー
ル信号ＲＡＳａ／及びＸアドレスＸＡＤＤａを入力し、
内部アドレスＸＡａをＸアドレス手段１５１へ出力する
機能を有している。Ｘアドレス発生手段１８２は、コン
トロール信号ＲＡＳｂ／及びＸアドレスＸＡＤＤｂを入
力し、内部アドレスＸＡｂをＸアドレス手段１５２へ出
力する機能を有している。

【００６２】ライトデータバス１２１及びリードデータ
バス１２２，１２３の入／出力を行う入力手段１６１及
び出力手段１６２，１６３のうち、入力手段１６１は、
ライトコントロールクロックＣＬＫｓに同期して書込み
データを入力端子ＩＮより入力し、それをライトデータ
バス１２１へ転送する機能を有している。出力手段１６
２は、リードデータバス１２２から転送される読み出し
データを、リードコントロールクロックＣＬＫａに同期
して出力端子ＯＵＴａへ出力する機能を有している。出
力手段１６３は、リードデータバス１２３より転送され
る読み出しデータを、リードコントロールクロックＣＬ
Ｋｂに同期して出力端子ＯＵＴｂへ出力する機能を有し
ている。

【００６３】図８は図７のタイミング図であり、この図
を参照しつつ、時刻ｔ１〜ｔ２３における図７のマルチ
シリアルアクセスメモリの動作を説明する。なお、この
マルチシリアルアクセスメモリは、例えば、各コントロ
ールクロックＣＬＫｓ，ＣＬＫａ，ＣＬＫｂの立上がり
に同期したメモリ動作を行うものとする。また、以下の
説明では、アドレスのＸａ_i ，Ｘｂ_i 、及びワードライ
ンＷＬａ_i ，ＷＬｂ_i のｉのみ任意の数とする。

【００６４】時刻ｔ１：ライトイネーブル信号ＷＥ／が
“Ｌ”レベルとなり、Ｙアドレス発生手段１７１によ
り、ライトコントロールクロックＣＬＫｓの立上がりに
同期して、書込み用ＹアドレスＹＡＤＤｓのＳ１で示さ
れるアドレスが、Ｙアドレス手段１１１に与えられる。
Ｙアドレス手段１１１では、アドレスＳ１で指定される
図５に示す単位ＹアドレスデコーダＹＡ_j （但し、ｊ；
任意の数）を選択してデコーダ出力ｙａ_j を“Ｈ”レベ
ルにする。デコーダ出力ｙａ_j が“Ｈ”レベルになる
と、ライト転送手段１３１内の図５に示すトランジスタ
対ｔｒａ_j ，ｔｒａ_j ／がオン状態となる。入力端子Ｉ
Ｎより入力手段１６１に入力する書込みデータＤ１が、
ライトデータバス１２１へ送られ、その書込みデータＤ
１が、オン状態のトランジスタ対ｔｒａ_j ，ｔｒａ_j ／
を介して、ライト転送手段１３１内の図５に示すデータ
レジスタＦＦａ_j に取込まれる。

【００６５】時刻ｔ２：ライトイネーブル信号ＷＥ／
は、“Ｌ”レベルのままである。Ｙアドレス発生手段１
７１は、ライトコントロールクロックＣＬＫｓの立上が
りに同期して、書込み用ＹアドレスＹＡＤＤｓのＳ２で
示されるアドレスを、Ｙアドレス手段１１１へ与える。
Ｙアドレス手段１１１では、アドレスＳ２で指定される
図５に示す単位ＹアドレスデコーダＹＡ_k （但し、ｋ；
任意の数）を選択し、そのデコーダ出力ｙａ_k を“Ｈ”
レベルにする。デコーダ出力ｙａ_k が“Ｈ”レベルにな
ると、ライト転送手段１３１内の図５に示すトランジス
タ対ｔｒａ_k ，ｔｒａ_k ／がオン状態となる。入力端子
ＩＮより入力手段１６１に入力する書込みデータＤ２
が、ライトデータバス１２１及びオン状態のトランジス
タ対ｔｒａ_k ，ｔｒａ_k／を介して、ライト転送手段１
３１内の図５に示すデータレジスタＦＦａ_k に取込まれ
る。

【００６６】時刻ｔ３〜ｔ７：時刻ｔ２と同様な動作に
より、ライトコントロールクロックＣＬＫｓの立上がり
に同期して、書込み用ＹアドレスＹＡＤＤｓのＳ３〜Ｓ
ｎで示されるアドレスで指定されるＹアドレス手段１１
１内の単位ＹアドレスデコーダＹＡ_h （但し、ｈ；任意
の数）が選択される。これにより、入力端子ＩＮより入
力手段１６１に入力する書込みデータが、ライト転送手
段１３１内の対応するデータレジスタＦＦａ_i に書込ま
れる。

【００６７】時刻ｔ８：ライトイネーブル信号ＷＥ／が
“Ｈ”レベルとなり、入力手段１６１からの書込みが禁
止される。 時刻ｔ９：転送コントロール信号ＲＴａは“Ｌ”レベル
となる。外部コントロール信号ＲＡＳａ／が“Ｌ”レベ
ルとなるタイミングに同期して、図８のＸアドレスＸＡ
ＤＤａのタイミングに示すように、Ｘアドレス発生手段
１８１から出力されるアドレスＸａ_i をＸアドレス手段
１５１が取込む。Ｘアドレス手段１５１では、メモリセ
ルアレイ１４１内のワードラインＷＬａ_i を選択してそ
れを“Ｈ”レベルとする。このとき、転送コントロール
信号ＰＡが“Ｈ”レベルとなり、ライト転送手段１３１
内の図５に示すトランジスタ対ｔｒｂ_i ，ｔｒｂ_i ／が
オン状態となる。これにより、時刻ｔ１〜ｔ７において
ライト転送手段１３１内のデータレジスタＦＦａ_i に書
込まれていたデータは、オン状態のトランジスタ対ｔｒ
ｂ_i ，ｔｒｂ_i ／を介して、メモリセルアレイ１４１内
の図５に示す相補ビットラインＢＬａ_i ，ＢＬａ_i ／へ
転送される。

【００６８】そして、Ｘアドレス手段１５１によってメ
モリセルアレイ１４１内のワードラインＷＬａ_i が
“Ｈ”レベルとなることにより、それらに接続された図
５に示すメモリセルＱＫ₁ 〜ＱＫ_n 内のトランジスタが
オンし、相補ビットラインＢＬａ_i ，ＢＬａ_i ／に転送
されたデータが、該相補ビットラインＢＬａ_i ，ＢＬａ
_i／に接続された該メモリセルＱＫ₁ 〜ＱＫ_n 内のメモ
リ容量に転送される。この直後、相補ビットラインＢＬ
ａ_i ，ＢＬａ_i ／上のデータは、それに接続されたセン
スアンプＳＡ_i によって増幅される。

【００６９】例えば、外部コントロール信号ＲＡＳａ／
が“Ｌ”レベルとなり、転送コントロール信号ＲＴａが
“Ｌ”レベルのとき、ａ側のメモリセルアレイ１４１で
はライト転送モードとなる。この時刻ｔ９でのライト転
送動作は、次の時刻ｔ１０までには全て完了する。この
ライト転送モードのとき、転送コトンロール信号ＲＴａ
が“Ｈ”レベルなら、メモリデータをシリアルリードア
クセスするために、データレジスタに転送するためのリ
ード転送モードとなる。ｂ側の外部コントロール信号Ｒ
ＡＳｂ／、及び転送コントロール信号ＲＴｂの関係も、
ａ側と同様である。

【００７０】時刻ｔ１０：転送コントロール信号ＲＴａ
は“Ｈ”レベルとなり、転送コントロール信号ＲＴｂが
“Ｌ”レベルとなる。外部コントロール信号ＲＡＳａ
／，ＲＡＳｂ／は共に“Ｌ”レベルとなり、このタイミ
ングに同期して、図８のＸアドレスＸＡＤＤａのタイミ
ングに示すように、Ｘアドレス発生手段１８１からＸア
ドレス手段１５１にアドレスＸａ_j が取込まれる。アド
レスＸａ_j が取込まれると、Ｘアドレス手段１５１によ
り、メモリセルアレイ１４１内のワードラインＷＬａ_j
が選択されて“Ｈ”レベルとなる。そして、Ｘアドレス
ＸＡＤＤｂのタイミングに示すように、Ｘアドレス発生
手段１８２からＸアドレス手段１５２に、アドレスＸｂ
_i が取込まれ、該Ｘアドレス手段１５２によってワード
ラインＷＬｂ_i が選択されて“Ｈ”レベルとなる。この
とき、転送コントロール信号ＰＢが“Ｈ”レベルとな
り、リード転送手段１３２内の図５に示すトランジスタ
対ｔｒｃ_i ，ｔｒｃ_i ／がオン状態となる。

【００７１】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側では、図８に示すように、ワ
ードラインＷＬａ_j が“Ｈ”レベルとなることにより、
それに接続されたメモリセルＱＫ₁ 〜ＱＫ_n （但し、
ｋ；任意の数）内のトランジスタがオンし、そのメモリ
容量に蓄積されていたデータが、相補ビットラインＢＬ
ａ_i ，ＢＬａ_i ／へ転送される。この直後、センスアン
プＳＡ_i が活性化され、転送されたデータを増幅する。

【００７２】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側では、図８に示すように、こ
の時刻ｔ１０ではワードラインＷＬｂ_i がまだ“Ｈ”レ
ベルとならず、ａ側のメモリセルアレイ１４１内のセン
スアンプＳＡ_i で増幅された相補ビットラインＢＬ
ａ_i ，ＢＬａ_i ／上のデータが、次の時刻ｔ１１で、転
送コントロール信号ＰＢ，ＰＣにより転送されるのを待
つ。ｂ側のメモリセルアレイ１４２内の図６に示すセン
スアンプＳＢ_i も、活性化されない。

【００７３】時刻ｔ１１：転送コントロール信号ＰＢ，
ＰＣが“Ｈ”レベルとなり、メモリセルアレイ１４２内
のワードラインＷＬｂ_i が“Ｈ”レベルとなる。転送コ
ントロール信号ＰＢが“Ｈ”レベルになると、リード転
送手段１３２内の図５に示すトランジスタ対ｔｒｃ_i ，
ｔｒｃ_i ／がオン状態となる。同様に、転送コントロー
ル信号ＰＣが“Ｈ”レベルになると、データレジスタ・
メモリセルアレイ接続手段１３４内の図５に示すトラン
ジスタ対ｔｒｅ_i ，ｔｒｅ_i ／がオン状態となる。

【００７４】前記時刻ｔ１０において、メモリセルアレ
イ１４１内のセンスアンプＳＡ_i が活性化することによ
って増幅された相補ビットラインＢＬａ_i ，ＢＬａ_i ／
上のデータは、リード転送手段１３２内のトランジスタ
対ｔｒｃ_i ，ｔｒｃ_i ／を介してデータレジスタＦＦｂ
_i へ転送される。同時に、転送コントロール信号ＰＣが
“Ｈ”レベルとなるため、データレジスタＦＦｂ_i へ転
送された相補ビットラインＢＬａ_i ，ＢＬａ_i ／上のデ
ータは、データレジスタ・メモリセルアレイ接続手段１
３４内のトランジスタ対ｔｒｅ_i ，ｔｒｅ_i ／を介し
て、メモリセルアレイ１４２内の相補ビットラインＢＬ
ｂ_i ，ＢＬｂ_i ／上へ転送される。

【００７５】転送コントロール信号ＰＢ，ＰＣと共にメ
モリセルアレイ１４２内のワードラインＷＬｂ_i も
“Ｈ”レベルになるので、それに接続されたメモリセル
Ｑｌ_i 〜Ｑｌ_i ／内のトランジスタがオンし、相補ビッ
トラインＢＬｂ_i ，ＢＬｂ_i ／へ転送されたデータが、
該メモリセルＱｌ_i 〜Ｑｌ_i ／内のメモリ容量に転送さ
れる。その後、相補ビットラインＢＬｂ_i ，ＢＬｂ_i ／
上のデータは、それに接続されたセンスアンプＳＢ_i に
よって増幅される。この増幅されたデータは、ワードラ
インＷＬｂ_i に接続されたメモリセルＱｌ_i 〜Ｑｌ_i ／
に、増幅された形で再度書込まれる。

【００７６】時刻ｔ１２：外部コントロール信号ＲＡＳ
ｂ／が“Ｌ”レベルとなる。このタイミングに同期し
て、図８のＸアドレスＸＡＤＤｂのタイミングに示すよ
うに、Ｘアドレス発生手段１８２からＸアドレス手段１
５２へ、アドレスＸｂ_j が取込まれ、該Ｘアドレス手段
１５２によってメモリセルアレイ１４２内のワードライ
ンＷＬｂ_j が選択されて“Ｈ”レベルとなる。ワードラ
インＷＬｂ_j が“Ｈ”レベルとなると、それに接続され
たメモリセルＱｌ₁ ／〜Ｑｌ_n ／内のトランジスタがオ
ンし、そのメモリ容量に蓄積されていたデータが、相補
ビットラインＢＬｂ_i ，ＢＬｂ_i ／へ転送される。その
直後、相補ビットラインＢＬｂ_i ，ＢＬｂ_i ／に接続さ
れたセンスアンプＳＢ_i が活性化し、転送された相補ビ
ットラインＢＬｂ_i ，ＢＬｂ_i ／上のデータを増幅す
る。

【００７７】時刻ｔ１３：転送コントロール信号ＰＤが
“Ｈ”レベルとなり、リード転送手段１３３内の図６に
示すトランジスタ対ｔｒｆ_i ，ｔｒｆ_i ／がオン状態と
なる。すると、前記時刻ｔ１２において増幅された相補
ビットラインＢＬｂ_i ，ＢＬｂ_i ／上のデータが、該ト
ランジスタ対ｔｒｆ_i ，ｔｒｆ_i ／を介して、リード転
送手段１３３内の図６に示すデータレジスタＦＦｃ_i へ
転送される。

【００７８】時刻ｔ１４： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側のリードを、出力手段１６２
よりするか否かをコントロールするためのリードイネー
ブル信号ＲＥａ／が“Ｌ”レベルになり、メモリセルア
レイ１４１側のリードデータバス１２２及び該出力手段
１６２を介したシリアルリードが開始する。リードコン
トロールクロックＣＬＫａの立上がりに同期して、図８
のＹアドレスＹＡＤＤｂに示すアドレスＡ１をＹアドレ
ス発生手段１７２に取込む。

【００７９】リードイネーブル信号ＲＥａ／が“Ｌ”レ
ベルとなり、リードコントロールクロックＣＬＫａの立
上がりに同期して、Ｙアドレス発生手段１７２に取込ま
れたアドレスＡ１がＹアドレス手段１１２へ送られる。
Ｙアドレス手段１１２では、アドレスＡ１で指定される
図５に示す単位ＹアドレスデコーダＹＢ_j （但し、ｊ；
任意の数）を選択し、デコーダ出力ｙｂ_j を“Ｈ”レベ
ルにする。デコーダ出力ｙｂ_j が“Ｈ”レベルとなる
と、リード転送手段１３２内の図５に示すトランジスタ
対ｔｒｄ_j ，ｔｒｄ_j ／がオンし、データレジスタＦＦ
ｂ_j より、読み出しデータがリードデータバス１２２へ
転送され、出力手段１６２の出力端子ＯＵＴａから、最
初のシリアル読み出しデータＤａ１として出力される。

【００８０】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側のリードを、出力手段１６３
よりするか否かをコントロールするためのリードイネー
ブル信号ＲＥｂ／が“Ｈ”レベルのままなので、シリア
ルリードは開始しない。

【００８１】時刻ｔ１５：図８に示す時刻ｔ１５以降
は、シリアルライトサイクルと、ａ側のメモリセルアレ
イ１４１からのシリアルリードと、ｂ側のメモリセルア
レイ１４２のシリアルリードサイクルとの、３つのシリ
アルアクセス動作がそれぞれ非同期に独立して行われる
例を示している。この例では、ライトイネーブル信号Ｗ
Ｅ／が“Ｌ”レベルとなり、前記時刻ｔ１〜ｔ７と同じ
動作によるシリアルライトが、時刻ｔ１６以降のライト
コントロールクロックＣＬＫｓの立上がりに同期して行
われる。そして、時刻ｔ１〜ｔ７と同様に、シリアルラ
イト動作が行われる。このシリアルライトアドレスＳ
１，Ｓ２，…は、前記時刻ｔ１〜ｔ７までのアドレスと
同じである必要はない。

【００８２】時刻ｔ１６： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側では、リードイネーブル信号
ＲＥａ／が“Ｌ”レベルのままである。リードコントロ
ールクロックＣＬＫａの立上がりに同期して、Ｙアドレ
ス発生手段１７２によってＹアドレスＹＡＤＤａのアド
レスＡ２が取込まれ、Ｙアドレス手段１１２へ送られ
る。Ｙアドレス手段１１２では、図５に示す単位Ｙアド
レスデコーダＹＢ_l （但し、ｌ；任意の数）を選択し、
そのデコーダ出力ｙｂ_l を“Ｈ”レベルにする。する
と、リード転送手段１３２内の図５に示すトランジスタ
対ｔｒｄ_l ，ｔｒｄ_l ／がオンし、データレジスタＦＦ
ｂ_l からの読み出しデータが、リードデータバス１２２
へ転送され、出力手段１６２の出力端子ＯＵＴａから、
シリアル読み出しデータＤａ２として出力される。

【００８３】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側をリードするか否かをコント
ロールするためのリードイネーブル信号ＲＥｂ／が
“Ｌ”レベルになり、該メモリセルアレイ１４２側のリ
ードデータバス１２３及び出力手段１６３を介したシリ
アルリードが開始する。リードコントロールクロックＣ
ＬＫｂの立上がりに同期して、図８のＹアドレスＸＡＤ
Ｄｂに示すアドレスＢ１をＹアドレス発生手段１７３に
取込む。

【００８４】リードイネーブル信号ＲＥｂ／が“Ｌ”レ
ベルとなり、リードコントロールクロックＣＬＫｂの立
上がりに同期して、アドレスＢ１で指定されるＹアドレ
ス手段１１３内の図６に示す単位ＹアドレスデコーダＹ
Ｃ_j （但し、ｊ；任意の数）を選択する。単位Ｙアドレ
スデコーダＹＣ_j が選択されると、そのデコーダ出力ｙ
ｃ_j が“Ｈ”レベルとなり、リード転送手段１３３内の
図６に示すトランジスタ対ｔｒｇ_j ，ｔｒｇ_j ／がオン
する。すると、リード転送手段１３３内のデータレジス
タＦＦｃ_j より、読み出しデータがリードデータバス１
２３へ転送され、出力手段１６３の出力端子ＯＵＴｂか
ら、読み出しデータＤｂ１として出力される。

【００８５】時刻ｔ１７〜ｔ１８：時刻ｔ１６と同様な
動作により、リードイネーブル信号ＲＥａ／，ＲＥｂ／
が“Ｌ”レベルのため、リードコントロールクロックＣ
ＬＫａ，ＣＬＫｂの立上がりに同期して、ａ側とｂ側の
メモリセルアレイ１４１，１４２の独立した非同期のシ
リアルリードが行われる。

【００８６】時刻ｔ１９〜ｔ２３：リードイネーブル信
号ＲＥａ／またはＲＥｂ／は、リードコントロールクロ
ックＣＬＫａまたはＣＬＫｂの立上がりに同期して、そ
のときの指定Ｙアドレスのデータを出力するか否かを決
める働きがある。そのため、リードイネーブル信号ＲＥ
ａ／またはＲＥｂ／が“Ｈ”レベルのときは、出力端子
ＯＵＴａまたはＯＵＴｂの出力状態が、前の出力状態の
まま保たれる。

【００８７】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫａ
の立上がりに同期して出力する出力データをＤａｎ−３
とし、リードイネーブル信号ＲＥａ／が“Ｌ”レベルで
あれば、リードコントロールクロックＣＬＫａに同期し
て、時刻ｔ１９以降、出力データＤａｎ−２，Ｄａｎ−
１，Ｄａｎが出力端子ＯＵＴａから出力されるものとす
る。

【００８８】図８では、時刻ｔ１９〜ｔ２１の２ＣＬＫ
ａサイクル分において、リードイネーブル信号ＲＥａ／
が“Ｈ”レベルとなる。そのため、出力データＤａｎ−
２，Ｄａｎ−１は出力されず、時刻ｔ１９の直前の出力
データＤａｎ−３が出力され続ける。そして、時刻ｔ２
１に、リードイネーブル信号ＲＥａ／が再度“Ｌ”レベ
ルとなるため、出力データＤａｎが出力端子ＯＵＴａか
ら出力される。

【００８９】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫｂ
の立上がりに同期して出力される出力データをＤｂｎ−
４とし、リードイネーブル信号ＲＥｂ／が“Ｌ”レベル
であれば、リードコントロールクロックＣＬＫｂに同期
して、時刻ｔ１９以降、出力データＤｂｎ−３，Ｄｂｎ
−２，Ｄｂｎ−１，Ｄｂｎが出力端子ＯＵＴｂから出力
されるものとする。

【００９０】図８では、時刻ｔ２０〜ｔ２１の１ＣＬＫ
ｂサイクル分において、リードコントロールクロックＲ
Ｅｂ／が“Ｈ”レベルとなる。そのため、出力データＤ
ｂｎ−２が出力されず、時刻ｔ２０の直前の出力データ
Ｄｂｎ−３が出力され続ける。そして、時刻ｔ２１に、
リードイネーブル信号ＲＥｂ／が再度“Ｌ”レベルとな
るため、引き続き出力データＤｂｎ−１，Ｄｂｎが出力
端子ＯＵＴｂから出力される。

【００９１】以上のように、この第１の実施例では、次
のような利点がある。 （１） ａ側のメモリセルアレイ１４１を有する第１番
目のシリアルアクセスメモリと、ｂ側のメモリセルアレ
イ１４２を有する第２番目のシリアルアクセスメモリと
の２つを、並列に同一チップ上に形成し、さらに該第１
及び第２のシリアルアクセスメモリを独立にコントロー
ルする分割メモリコントロール手段１０２を設けると共
に、該第１と第２のシリアルアクセスメモリ間を接続す
るデータレジスタ・メモリセルアレイ接続手段１３４を
設けている。

【００９２】そのため、第１番目のシリアルアクセスメ
モリ内のメモリセルアレイ１４１の１行分のメモリデー
タを、該第１番目のシリアルアクセスメモリよりシリア
ルリードするために、該１行分のメモリデータを、リー
ド転送手段１３２内のデータレジスタにデータ転送する
とき、同時に同一転送サイクル中に、第２番目のシリア
ルアクセスメモリ内のメモリセルアレイ１４２の１本の
ワードラインに接続された１行分のメモリセルに、デー
タを一度に高速転送できる。

【００９３】（２） 第１番目のシリアルアクセスメモ
リの出力データを外部アドレスによって、ランダムに
（第２番目のシリアルアクセスメモリに転送アドレスを
外部から入力することにより）、加工して転送し、蓄積
できる。即ち、入力に対し、ディレイ（遅延）を持って
出力したデータを、さらに、各ビット毎にディレイを設
けて自由に出力できる。このような機能は、ワークステ
ーションや、パーソナルコンピュータ等のＣＰＵシステ
ムにおいて、データを高速に扱うとき有効である。

【００９４】（３） 第１，第２番目のシリアルアクセ
スメモリにおけるリードデータのコントロール信号であ
るリードイネーブル信号ＲＥａ／，ＲＥｂ／を設けたた
め、第１番目と第２番目のリードイネーブル信号ＲＥａ
／，ＲＥｂ／で、第１，第２番目のシリアルアクセスメ
モリのリードデータを独立してコントロールできる。そ
のため、直前の出力状態を、次のシリアルアクセスクロ
ックの入力時も、同じく出力させたいような用途に応用
できる。特に、シリアル出力の偶数ビット、あるいは奇
数ビットのみを取出したい場合や、ｋ（但し、ｋ；任意
の数）ビット毎にリードしたい場合、リードイネーブル
信号ＲＥａ／，ＲＥｂ／のコントロールのみで、第１，
第２番目のシリアルアクセスメモリを独立に、しかも簡
単に実現できる。

【００９５】第２の実施例 図９は、本発明の第２の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図であり、第１の実施例を
示す図７中の要素と共通の要素には共通の符号が付され
ている。このマルチシリアルアクセスメモリでは、図７
の分割メモリコントロール手段１０２に代えて、リード
イネーブル信号ＲＥａ／，ＲＥｂ／を入力しない、ａ側
及びｂ側のメモリセルアレイコントロール手段１０３−
１，１０３−２からなる分割メモリコントロール手段１
０３が設けられている。さらに、各出力手段１６２，１
６３を独立にコントロールする２つの出力インピーダン
スコントロール手段１９１，１９２が、新たに設けられ
ている。

【００９６】出力インピーダンスコントロール手段１９
１は、出力インピーダンスコントロール信号ＯＥａ／を
入力し、出力手段１６２の出力端子ＯＵＴａのインピー
ダンスコントロールを行う信号ＨＺａを発生し、該出力
手段１６２に与える機能を有している。出力インピーダ
ンスコントロール手段１９２は、出力インピーダンスコ
ントロール信号ＯＥｂ／を入力し、出力手段１６３の出
力端子ＯＵＴｂのインピーダンスコントロールを行う信
号ＨＺｂを発生し、該出力手段１６３に与える機能を有
している。

【００９７】図１０は、図９に示すマルチシリアルアク
セスメモリの動作を示すタイミング図である。図１０に
示す時刻ｔ１〜ｔ２３のうち、時刻ｔ１３までの回路動
作は、リードイネーブル信号ＲＥａ／，ＲＥｂ／と無関
係であること、出力インピーダンスコントロール信号Ｏ
Ｅａ／，ＯＥｂ／が“Ｈ”レベルで出力をハイインピー
ダンスとしている以外、第１の実施例と同様の動作であ
る。従って、第１の実施例と異なる時刻ｔ１４以降の動
作説明をする。

【００９８】時刻ｔ１４： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、リードコントロー
ルクロックＣＬＫａの立上がりに同期して、Ｙアドレス
発生手段１７２から出力されるアドレスＡ１で指定され
るＹアドレス手段１１２内の単位Ｙアドレスデコーダが
選択され、リード転送手段１３２内のデータレジスタＦ
Ｆｂ_j からデータが読み出される。その読み出しデータ
は、リードデータバス１２２へ転送され、最初のシリア
ル読み出しデータＤａ１として出力手段１６２へ転送さ
れる。

【００９９】この時刻ｔ１４において、出力インピーダ
ンスコントロール信号ＯＥａ／が“Ｌ”レベルとなり、
時刻ｔ１４以前にハイインピーダンス状態の出力端子Ｏ
ＵＴａが、ローインピーダンスとなって出力可能状態と
なり、最初のシリアル読み出しデータＤａ１が、該出力
端子ＯＵＴａから出力される。

【０１００】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、出力インピーダン
スコントロール信号ＯＥｂ／は“Ｈ”レベルのままであ
り、そのため出力端子ＯＵＴｂがハイインピーダンスの
ままである。

【０１０１】時刻ｔ１５：図１０の時刻ｔ１５以降は、
シリアルライトサイクルと、ａ側のメモリセルアレイ１
４１からのシリアルリードと、ｂ側のメモリセルアレイ
１４２のシリアルリードサイクルとの、３つのシリアル
アクセス動作が、それぞれ非同期に独立して行われる例
が示されている。この例では、ライトイネーブル信号Ｗ
Ｅ／が“Ｌ”レベルとなり、前記時刻ｔ１〜ｔ７と同様
の動作によるシリアルライトが、時刻ｔ１６以降のライ
トコントロールクロックＣＬＫｓの立上がりに同期して
行われる。従って、前記時刻ｔ１〜ｔ７までと同様に、
シリアルライト動作が行われる。このシリアルライトア
ドレスＳ１，Ｓ２，…は、前記時刻ｔ１〜ｔ７までのア
ドレスと同一である必要はない。そして、時刻ｔ１５に
おいて、出力インピーダンスコントロール信号ＯＥｂ／
は“Ｌ”レベルとなり、出力手段１６３がローインピー
ダンスとなる。

【０１０２】時刻ｔ１６： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、リードコントロー
ルクロックＣＬＫａの立上がりに同期して、Ｙアドレス
発生手段１７２から出力されるアドレスＡ２で、Ｙアド
レス手段１１２内の単位Ｙアドレスデコーダが選択され
る。これにより、リード転送手段１３２内のデータレジ
スタに格納された読み出しデータは、リードデータバス
１２２へ転送され、シリアル読み出しデータＤａ２とし
て出力手段１６２へ転送され、出力端子ＯＵＴａから出
力される。

【０１０３】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、リードコントロー
ルクロックＣＬＫｂの立上がりに同期して、Ｙアドレス
発生手段１７３から出力されるアドレスＢ１で、Ｙアド
レス手段１１３内の単位Ｙアドレスデコーダが指定され
る。これにより、リード転送手段１３３内のデータレジ
スタに保持された読み出しデータは、リードデータバス
１２３へ転送され、最初のシリアル読み出しデータＤｂ
１として出力手段１６３へ転送され、出力端子ＯＵＴｂ
から出力される。

【０１０４】時刻ｔ１７〜ｔ１８：時刻ｔ１６と同様な
動作により、出力インピーダンスコントロール信号ＯＥ
ａ／，ＯＥｂ／が“Ｌ”レベルのため、リードコントロ
ールクロックＣＬＫａ，ＣＬＫｂの立上がりに同期し
て、ａ側とｂ側のメモリセルアレイ１４１，１４２がそ
れぞれ独立して非同期のシリアルリードが行われる。

【０１０５】時刻ｔ１９〜ｔ２３：出力インピーダンス
コントロール信号ＯＥａ／，ＯＥｂ／は、出力手段１６
２，１６３の出力インピーダンスをハイインピーダンス
にしたり、あるいはローインピーダンスにする働きがあ
る。回路的には、出力インピーダンスコントロール信号
ＯＥａ／，ＯＥｂ／が他の信号に独立して出力手段１６
２，１６３の出力インピーダンスのコントロールを行う
ようにしてもよいし、あるいはその信号ＯＥａ／，ＯＥ
ｂ／の変化直後のリードコントロールクロックＣＬＫ
ａ，ＣＬＫｂの立上がりに同期して、出力手段１６２，
１６３の出力インピーダンスをコントロールするように
してもよい。

【０１０６】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫａ
の立上がりに同期して出力する出力データをＤａｎ−３
とし、出力インピーダンスコントロール信号ＯＥａ／が
“Ｌ”レベルならば、そのクロックＣＬＫａに同期して
時刻ｔ１９以降の出力データＤａｎ−２，Ｄａｎ−１，
Ｄａｎが出力端子ＯＵＴａから出力されるとする。

【０１０７】図１０では、時刻ｔ１９〜ｔ２１の２ＣＬ
Ｋａサイクル分において、出力インピーダンスコントロ
ール信号ＯＥａ／が“Ｈ”レベルとなる。従って、出力
データＤａｎ−２，Ｄａｎ−１が出力されず、この間、
出力端子ＯＵＴａはハイインピーダンス状態となる。そ
して、時刻ｔ２１に、出力インピーダンスコントロール
信号ＯＥａ／が再度“Ｌ”レベルとなるため、出力デー
タＤａｎが出力端子ＯＵＴａから出力される。時刻ｔ２
２に、出力インピーダンスコントロール信号ＯＥａ／が
“Ｈ”レベルとなり、出力端子ＯＵＴａはハイインピー
ダンス状態となる。

【０１０８】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫｂ
の立上がりに同期して出力する出力データをＤｂｎ−４
とし、出力インピーダンスコントロール信号ＯＥｂ／が
“Ｌ”レベルならば、クロックＣＬＫｂに同期して時刻
ｔ１９以降、出力データＤｂｎ−３，Ｄｂｎ−２，Ｄｂ
ｎ−１，Ｄｂｎが出力端子ＯＵＴｂから出力されるとす
る。

【０１０９】図１０では、時刻ｔ２１〜ｔ２２の１ＣＬ
Ｋｂサイクル分において、出力インピーダンスコントロ
ール信号ＯＥｂ／が“Ｈ”レベルとなる。従って、出力
データＤｂｎ−２が出力されず、この間、出力端子ＯＵ
Ｔｂはハイインピーダンス状態となる。そして、時刻ｔ
２１に、出力インピーダンスコントロール信号ＯＥｂ／
が再度“Ｌ”レベルとなるため、引き続き、出力データ
Ｄｂｎ−１，Ｄｂｎが出力端子ＯＵＴｂから出力され
る。時刻ｔ２３に、出力インピーダンスコントロール信
号ＯＥｂ／が“Ｈ”レベルとなり、出力端子ＯＵＴｂは
ハイインピーダンス状態となる。

【０１１０】以上のように、この第２の実施例では、次
のような利点を有する。第１の実施例の利点（１），
（２）と同様の利点を有している。さらに、第１番目と
第２番目のシリアルアクセスメモリのそれぞれに出力イ
ンピーダンスコントロール手段１９１，１９２を設けた
ので、第１番目と第２番目のリードイネーブル信号であ
る出力インピーダンスコントロール信号ＯＥａ／，ＯＥ
ｂ／により、第１番目と第２番目のシリアルアクセスメ
モリにおける出力手段１６２，１６３の出力端子ＯＵＴ
ａ，ＯＵＴｂを、それぞれ独立してコントロールでき
る。そのため、特に、他のバスと出力端子ＯＵＴａまた
はＯＵＴｂを共通に使用したい場合とか、あるいは該出
力端子ＯＵＴａ，ＯＵＴｂを共通に使用したい場合等に
便利である。

【０１１１】第３の実施例 図１１は、本発明の第３の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第１の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
７に示すマルチシリアルアクセスメモリに、図９の出力
インピーダンスコントロール手段１９１，１９２を設け
ている。

【０１１２】図１２は、図１１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。図１２
の時刻ｔ１〜ｔ２３のうち、時刻ｔ１３までの回路動作
は、出力インピーダンスコントロール信号ＯＥａ／，Ｏ
Ｅｂ／が“Ｈ”レベルで、出力端子ＯＵＴａ，ＯＵＴｂ
をハイインピーダンス状態としている以外、第１の実施
例と同様である。また、時刻ｔ１４〜ｔ１８間の動作
は、第２の実施例と同一である。従って、それらと異な
る時刻ｔ１９以降の動作を説明する。

【０１１３】時刻ｔ１９〜ｔ２３：リードイネーブル信
号ＲＥａ／，ＲＥｂ／は、リードコントロールクロック
ＣＬＫａ，ＣＬＫｂの立上がりに同期して、そのときの
指定Ｙアドレスのデータを出力するか否かを決める働き
がある。そのため、リードイネーブル信号ＲＥａ／，Ｒ
Ｅｂ／が“Ｈ”レベルのときは、出力端子ＯＵＴａ，Ｏ
ＵＴｂの出力状態が、直前の出力状態のまま保たれる。

【０１１４】出力インピーダンスコントロール信号ＯＥ
ａ／，ＯＥｂ／は、出力手段１６２，１６３の出力イン
ピーダンスをハイインピーダンス状態にしたり、あるい
はローインピーダンス状態にする働きがある。回路的に
は、出力インピーダンスコントロール信号ＯＥａ／，Ｏ
Ｅｂ／が他の信号に独立して出力手段の出力インピーダ
ンスをコントロールするようにしてもよいし、あるいは
出力インピーダンスコントロール信号ＯＥａ／，ＯＥｂ
／の変化直後のリードコントロールクロックＣＬＫａ，
ＣＬＫｂの立上がりに同期して、出力手段の出力インピ
ーダンスをコントロールするようにしてもよい。

【０１１５】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫａ
の立上がりに同期して出力する出力データをＤａｎ−３
とし、信号ＯＥａ／とＲＥａ／が“Ｌ”レベルだった
ら、クロックＣＬＫａに同期して時刻ｔ１９以降、出力
データＤａｎ−２，Ｄａｎ−１，Ｄａｎが出力端子ＯＵ
Ｔａから出力されるとする。

【０１１６】図１２では、時刻ｔ１９〜ｔ２１の２ＣＬ
Ｋａサイクル分において、出力インピーダンスコントロ
ール信号ＯＥａ／は“Ｌ”レベルであり、リードイネー
ブル信号ＲＥａ／が“Ｈ”レベルである。従って、出力
データＤａｎ−２，Ｄａｎ−１が出力されず、この間、
出力端子ＯＵＴａは時刻ｔ１９の直前のリードコントロ
ールクロックＣＬＫａの立下がりに同期して出力する出
力データＤａｎ−３の状態を保つ。そして、時刻ｔ２１
において、出力インピーダンスコントロール信号ＯＥａ
／が“Ｌ”レベルのままで、リードイネーブル信号ＲＥ
ａ／が再度“Ｌ”レベルとなるため、出力データＤａｎ
が出力端子ＯＵＴａから出力される。時刻ｔ２２に、出
力インピーダンスコントロール信号ＯＥａ／が“Ｈ”レ
ベルとなり、出力端子ＯＵＴａはハイインピーダンス状
態となる。

【０１１７】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫｂ
の立上がりに同期して出力する出力データをＤｂｎ−４
とし、出力インピーダンスコントロール信号ＯＥｂ／が
“Ｌ”レベルだったら、クロックＣＬＫｂに同期して時
刻ｔ１９以降、出力データＤｂｎ−３，Ｄｂｎ−２，Ｄ
ｂｎ−１，Ｄｂｎを出力端子ＯＵＴｂから出力されると
する。

【０１１８】図１２では、時刻ｔ１９〜ｔ２３間で、リ
ードイネーブル信号ＲＥｂ／が“Ｌ”レベルであり、時
刻ｔ２０〜ｔ２１の１ＣＬＫｂサイクル分において、出
力インピーダンスコントロール信号ＯＥｂ／が“Ｈ”レ
ベルとなる。従って、図１２に示すように、この間の
み、出力データＤｂｎ−２が出力されず、この間は出力
端子ＯＵＴｂがハイインピーダンス状態となる。そし
て、時刻ｔ２１に、出力インピーダンスコントロール信
号ＯＥｂ／が再度“Ｌ”レベルとなるため、引き続き、
出力データＤｂｎ−１，Ｄｂｎが出力端子ＯＵＴｂから
出力される。時刻ｔ２３に、出力インピーダンスコント
ロール信号ＯＥｂ／が“Ｈ”レベルとなり、出力端子Ｏ
ＵＴｂはハイインピーダンス状態となる。

【０１１９】この第３の実施例では、第１の実施例の利
点（１），（２），（３）を有し、さらに第２の実施例
と同様の利点を有している。即ち、この第３の実施例で
は、第２の実施例と同様に、第１番目と第２番目のシリ
アルアクセスメモリの各出力インピーダンスコントロー
ル手段１９１，１９２を設けたので、第１番目と第２番
目のリードイネーブル信号で、第１番目と第２番目のシ
リアルアクセスメモリの出力手段１６１，１６３の出力
端子ＯＵＴａ，ＯＵＴｂをそれぞれ独立してコントロー
ルできる。そのため、特に、他のバスと出力端子ＯＵＴ
ａまたはＯＵＴｂを共通にしたい場合とか、あるいは該
出力端子ＯＵＴａ，ＯＵＴｂを共通に使用したい場合等
に便利である。

【０１２０】第４の実施例 図１３は、本発明の第４の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第１の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
７のマルチシリアルアクセスメモリに、Ｉ／Ｏディスエ
ーブル信号発生手段２０１を設けている。Ｉ／Ｏディス
エーブル信号発生手段２０１は、信号ＣＥ／を入力し、
入力端子ＩＮからの入力手段１６１への入力を禁止し、
さらに各出力手段１６２，１６３の出力端子ＯＵＴａ，
ＯＵＴｂのインピーダンスのコントロールを行うための
信号ＤＩＳを発生する機能を有している。

【０１２１】図１４は、図１３に示すシリアルアクセス
メモリの動作を示すタイミング図である。このシリアル
アクセスメモリは、第１の実施例とほぼ同様の動作を行
うが、信号ＣＥ／によるリード、ライトのイネーブル、
及びディスエーブルコントロールが行われるところが異
なる。

【０１２２】即ち、図１４の時刻ｔ１〜ｔ２３におい
て、時刻ｔ１〜ｔ８と時刻ｔ１５〜ｔ２３の間、信号Ｃ
Ｅ／は、“Ｌ”レベルとなり、ライトイネーブル信号Ｗ
Ｅ／、及びリードイネーブル信号ＲＥａ／，ＲＥｂ／に
優先して、入力手段１６１及び出力手段１６２，１６３
をイネーブルとし、それ以外のとき、それらをディスエ
ーブルにする。例えば、時刻ｔ８〜ｔ１５間は、信号Ｃ
Ｅ／が“Ｈ”レベルとなるため、ライトイネーブル信号
ＷＥ／、及びリードイネーブル信号ＲＥａ／，ＲＥｂ／
が“Ｌ”レベルとなっても、ライト及びリードが共に行
われない。この第４の実施例では、第１の実施例の利点
（１），（２），（３）を有し、さらに次のような利点
を有している。

【０１２３】本実施例では、信号ＣＥ／が、“Ｌ”レベ
ルのときのみ第１の実施例のような動作が可能となる。
この信号ＣＥ／の働きは、複数の本実施例によるシリア
ルアクセスメモリを選択して使用するときに有効であ
る。しかも、ライトイネーブル信号ＷＥ／、及びリード
イネーブル信号ＲＥａ／，ＲＥｂ／の“Ｈ”レベルと
“Ｌ”レベルのコントロールを転送の度に行わず、１つ
のコントロール信号で一度にできるので、コントロール
が容易となり、用途により、有効に使える。さらに、バ
スを本実施例によるシリアルアクセスメモリと共用して
いるシステムでは、外部とは、関係のない転送時には、
信号ＣＥ／のみで、ハイインピーダンスコントロールが
行え、便利である。

【０１２４】第５の実施例 図１５は、本発明の第５の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第２の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリでは、図９に示
すマルチシリアルアクセスメモリに、図１３のＩ／Ｏデ
ィスエーブル信号発生手段２０１を設けている。

【０１２５】図１６は、図１５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第２の実施例とほぼ
同様の動作を行うが、信号ＣＥ／によるリード、ライト
のイネーブル、及びディスエーブルコントロールが行わ
れているところが異なる。

【０１２６】即ち、図１６の時刻ｔ１〜ｔ２３におい
て、時刻ｔ１〜ｔ８と時刻ｔ１５〜ｔ２３の間、信号Ｃ
Ｅ／は、“Ｌ”レベルとなり、ライトイネーブル信号Ｗ
Ｅ／、及び出力インピーダンスコントロール信号ＯＥａ
／，ＯＥｂ／に優先し、入力手段１６１及び出力手段１
６２，１６３をイネーブルとし、それ以外のとき、それ
らをディスエーブルにする。例えば、時刻ｔ８〜ｔ１５
間は、信号ＣＥ／が“Ｈ”レベルとなるため、ライトイ
ネーブル信号ＷＥ／、及び出力インピーダンスコントロ
ール信号ＯＥａ／，ＯＥｂ／が“Ｌ”レベルとなって
も、ライト及びリードが共に行われない。

【０１２７】この第５の実施例では、第１の実施例の利
点（１），（２）を有し、さらに第２及び第４の実施例
の利点も有している。即ち、第２の実施例と同様に、出
力インピーダンスコントロール手段１９１，１９２を設
けたので、出力手段１６２，１６３の出力端子ＯＵＴ
ａ，ＯＵＴｂをそれぞれ独立してコントロールできる。
しかも、第４の実施例と同様に、Ｉ／Ｏディスエーブル
信号発生手段２０１を設けたので、信号ＣＥ／が“Ｌ”
レベルのときのみ第１の実施例のような動作が可能とな
り、この信号ＣＥ／の働きにより、複数のシリアルアク
セスメモリを選択して使用するときに有効である等の利
点を有している。

【０１２８】第６の実施例 図１７は、本発明の第６の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１のマルチシリアルアクセスメモリに、図１３のＩ
／Ｏディスエーブル信号発生手段２０１を設けている。

【０１２９】図１８は、図１７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けたため、信号ＣＥ／によるリード、ライ
トのイネーブル、及びディスエーブルコントロールが行
われるところが異なる。

【０１３０】即ち、図１８における時刻ｔ１〜ｔ２３の
うち、時刻ｔ１〜ｔ８と時刻ｔ１５〜ｔ２３の間、信号
ＣＥ／は、“Ｌ”レベルとなり、ライトイネーブル信号
ＷＥ／、リードイネーブル信号ＲＥａ／，ＲＥｂ／、及
び出力インピーダンスコントロール信号ＯＥａ／，ＯＥ
ｂ／が“Ｌ”レベルとなっても、ライトとリードが共に
行われない。

【０１３１】この第６の実施例では、第１の実施例の利
点（１），（２），（３）を有し、さらに第２及び第４
の実施例の利点を有している。即ち、この第６の実施例
では、第２の実施例と同様に、出力インピーダンスコン
トロール手段１９１，１９２を設けたので、出力手段１
６２，１６３の出力端子ＯＵＴａ，ＯＵＴｂをそれぞれ
独立にコントロールできる。さらに、第４の実施例と同
様に、Ｉ／Ｏディスエーブル信号発生手段２０１を設け
たので、信号ＣＥ／が“Ｌ”レベルのときのみ、第１の
実施例のような動作が可能となり、この信号ＣＥ／の働
きは、複数のシリアルアクセスメモリを選択して使用す
るときに有効である等の利点を有している。

【０１３２】第７の実施例 図１９は、本発明の第７の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第１の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
７の分割メモリコントロール手段１０２に代えて、それ
と入力が異なる分割メモリコントロール手段１０４を設
けると共に、図７のリード用Ｙアドレス発生手段１７２
及び１７３に代えて、リード用の共通Ｙアドレス発生手
段１７４を設けている。

【０１３３】分割メモリコントロール手段１０４は、図
７のａ側のメモリセルアレイコントロール手段１０２−
１と同一のメモリセルアレイコントロール手段１０４−
１と、図７のｂ側のメモリセルアレイコントロール手段
１０２−２に入力されるリードコントロールクロックＣ
ＬＫｂに代えてライトコントロールクロックＣＬＫｓが
入力されるメモリセルアレイコントロール手段１０４−
２とで、構成されている。また、共通Ｙアドレス発生手
段１７４は、独立に設けられた図７のリード用Ｙアドレ
ス発生手段１７２及び１７３を１つに共用化したもので
あり、同一のリード用ＹアドレスＹＡＤＤａを入力し、
同一の出力アドレスＹＹをＹアドレス手段１１２と１１
３へ供給する構成になっている。

【０１３４】図２０は、図１９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１の実施例とほぼ
同様の動作を行うが、同一のリード用ＹアドレスＹＡＤ
Ｄａが共通Ｙアドレス発生手段１７４に取込まれ、その
同一出力アドレスＹＹが、Ｙアドレス手段１１２及び１
１３へ供給されるようになっている点のみが異なる。

【０１３５】この第７の実施例では、第１の実施例の利
点（１），（２），（３）と同様の利点を有している。
さらに、共通Ｙアドレス発生手段１７４を設けてリード
用Ｙアドレスを共通にしたので、ＣＰＵコントロール処
理をする場合や、グラフィック処理のように、単純にシ
リアルに、同一Ｙアドレスの出力を取出したい場合や、
あるいは一定のディレイ（出力端子ＯＵＴａとＯＵＴｂ
のディレイ）を持ったデータを比較してその変化や差異
を確認したい場合等に有効である。しかも、第１の実施
例のように、Ｙアドレス発生手段１７２，１７３を２つ
設ける必要がないので、チップサイズを小さくできる。

【０１３６】第８の実施例 図２１は、本発明の第８の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第２の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリでは、図９の分
割メモリコントロール手段１０３に代えて、それと入力
が異なる分割メモリコントロール手段１０５を設けると
共に、図９のＹアドレス発生手段１７１及び１７３に代
えて、図１９に示すようなリード用の共通のＹアドレス
発生手段１７４を設けている。

【０１３７】分割メモリコントロール回路１０５は、図
９のａ側のメモリセルアレイコントロール手段１０３−
１と同一のメモリセルアレイコントロール手段１０５−
１と、図９のｂ側のメモリセルアレイコントロール手段
１０３−２に入力される外部コントロール信号ＲＡＳｂ
／に代えてリードコトロールクロックＣＬＫａを入力す
るメモリセルアレイコントロール手段１０５−２とで、
構成されている。共通Ｙアドレス発生手段１７４は、図
１９と同様に、独立して設けられたリード用Ｙアドレス
発生手段１７２及び１７３を共通にし、同一のリード用
ＹアドレスＹＡＤＤａを入力し、同一の出力アドレスＹ
ＹをＹアドレス手段１１２及び１１３へ供給するように
なっている。

【０１３８】図２２は、図２１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第２の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７４が
設けられているので、リード用Ｙアドレスが共通である
点が異なる。

【０１３９】この第８の実施例では、第１の実施例の利
点（１），（２）を有している。さらに、第２の実施例
と同様に、出力インピーダンスコントロール手段１９
１，１９２を設けたので、各出力端子ＯＵＴａ，ＯＵＴ
ｂを独立にコントロールできる。しかも、第６の実施例
と同様に、共通Ｙアドレス発生手段１７４を設けてリー
ド用Ｙアドレスを共通にしたので、単純にシリアルに同
一Ｙアドレスの出力を取出す場合等に有効であり、さら
にＹアドレス発生手段を２つ設ける必要がないので、チ
ップサイズを小さくできる。

【０１４０】第９の実施例 図２３は、本発明の第９の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１の分割メモリコントロール手段１０２に代えて、
それと入力の異なる図１９の分割メモリコントロール手
段１０４を設けると共に、図１１の独立したリード用Ｙ
アドレス発生手段１７２，１７３に代えて、図１９に示
すようなリード用の共通Ｙアドレス発生手段１７４を設
けている。この共通Ｙアドレス発生手段１７４は、同一
リード用ＹアドレスＸＡＤＤａを入力し、同一の出力ア
ドレスＹＹをＹアドレス手段１１２及び１１３へ供給す
るようになっている。

【０１４１】図２４は、図２３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７４を
設けているので、リード用Ｙアドレスが共通である点が
異なる。

【０１４２】この第９の実施例では、第１の実施例の利
点（１），（２），（３）と同様の利点を有している。
さらに、出力インピーダンスコントロール手段１９１，
１９２を設けているので、第２の実施例と同様に、各出
力端子ＯＵＴａ，ＯＵＴｂを独立にコントロールでき
る。その上、共通Ｙアドレス発生手段１７４を設けてリ
ード用Ｙアドレスを共通にしているので、第７の実施例
と同様に、単純にシリアルに同一Ｙアドレスの出力を取
出したい場合等において有効であり、しかも、Ｙアドレ
ス発生手段を２つ設ける必要がないので、チップサイズ
を小さくできる。第１０の実施例 図２５は、本発明の第１０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第７の実施
例を示す図１９中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１９のマルチシリアルアクセスメモリに、図１５
に示すＩ／Ｏディスエーブル信号発生手段２０１が設け
られている。Ｉ／Ｏディスエーブル信号発生手段２０１
は、信号ＣＥ／を入力し、入力端子ＩＮからの入力手段
１６１への入力を禁止し、さらに出力手段１６２，１６
３の出力端子ＯＵＴａ，ＯＵＴｂのインピーダンスコン
トロールを行うための信号ＤＩＳを発生する機能を有し
ている。

【０１４３】図２６は、図２５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第７の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けているので、信号ＣＥ／によって素子動
作が優先的にコントロールされる点が異なる。

【０１４４】この第１０の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有してい
る。さらに、第７の実施例と同様に、共通Ｙアドレス発
生手段１７４を設けてリード用Ｙアドレスを共通にした
ので、単純にシリアルに同一Ｙアドレスの出力を取出し
たい場合等において有効であり、しかもＹアドレス発生
手段を２つ設ける必要がないので、チップサイズの小型
化が図れる。

【０１４５】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けたので、信号ＣＥ／が“Ｌ”レベルのとき
のみ第７の実施例と同一の動作が可能となり、該信号Ｃ
Ｅ／が“Ｈ”レベルのときは、素子動作を完全にディス
エーブルできる。この信号ＣＥ／の働きは、複数の本実
施例によるシリルアアクセスメモリを選択して使用する
ときに有効である。しかも、ライトイネーブル信号ＷＥ
／、及びリードイネーブル信号ＲＥａ／，ＲＥｂ／の
“Ｈ”レベルと“Ｌ”レベルのコントロールを転送の度
に行わず、１つのコントロール信号で一度にできるの
で、コントロールが容易となり、用途により、非常に有
効に使える。従って、バスを本実施例によるシリアルア
クセスメモリと共用しているシステムでは、外部とは、
関係のない転送時には、信号ＣＥ／のみで、ハイインピ
ーダンスコントロールが行え、便利である。

【０１４６】第１１の実施例 図２７は、本発明の第１１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第８の実施
例を示す図２１中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２１のマルチシリアルアクセスメモリに、第５の
実施例を示す図１５のＩ／Ｏディスエーブル信号発生手
段２０１が設けられ、該手段２０１の信号ＤＩＳによっ
て入力手段１６１及び出力手段１６２，１６３の入／出
力を制御するようになっている。

【０１４７】図２８は、図２７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第８の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けたことにより、その手段２０１に入力さ
れる信号ＣＥ／により、素子動作が優先的にコントロー
ルされる点が異なる。

【０１４８】この第１１の実施例では、第１０の実施例
の利点（１），（２）と同様の利点を有している。さら
に、出力インピーダンスコントロール手段１９１，１９
２を設けたので、第２の実施例と同様に、各出力端子Ｏ
ＵＴａ，ＯＵＴｂを独立にコントロールできる。その
上、共通Ｙアドレス発生手段１７４を設けてリード用Ｙ
アドレスを共通にしたので、第７の実施例と同様に、単
純にシリアルに同一Ｙアドレスの出力を取出したい場合
等に有効であり、しかもＹアドレス発生手段を２つ設け
る必要がないので、チップサイズを小型化できる。

【０１４９】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けたので、その入力信号ＣＥ／が“Ｌ”レベ
ルのときのみ第８の実施例と同一の動作が可能となり、
信号ＣＥ／が“Ｈ”レベルのときは、素子動作を完全に
ディスエーブルできる。この信号ＣＥ／の働きは、複数
の本実施例によるシリアルアクセスメモリを選択して使
用するときに有効である。しかも、ライトイネーブル信
号ＷＥ／、及び出力インピーダンスコントロール信号Ｏ
Ｅａ／，ＯＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコン
トロールを転送の度に行わず、１つのコントロール信号
で一度にできるので、コントロールが容易となり、用途
により、非常に有効に使える。従って、バスを本実施例
によるシリアルアクセスメモリと共用しているシステム
では、外部とは、関係のない転送時には、信号ＣＥ／の
みで、ハイインピーダンスのコントロールが行え、便利
である。

【０１５０】第１２の実施例 図２９は、本発明の第１２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第９の実施
例を示す図２３中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２３のマルチシリアルアクセスメモリに、第５の
実施例を示す図１５のＩ／Ｏディスエーブル信号発生手
段２０１が設けられ、該手段２０１によって入力手段１
６１及び出力手段１６２，１６３の入／出力をコントロ
ールするようになっている。

【０１５１】図３０は、図２９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第９の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１が設けられているので、その入力信号ＣＥ／に
より、素子動作が優先的にコントロールされる点が異な
る。

【０１５２】この第１２の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に、出力インピーダンスコントロール手段１９１，１９
２を設けているので、第２の実施例と同様に、各出力端
子ＯＵＴａ，ＯＵＴｂを独立にコントロールできるばか
りか、共通Ｙアドレス発生手段１７４を設けているの
で、第７の実施例と同様に、単純にシリアルに同一Ｙア
ドレスの出力を取出したい場合等に有効である。

【０１５３】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／が“Ｌ”
レベルのときのみ第９の実施例と同一の動作が可能とな
り、該信号ＣＥ／が“Ｈ”レベルのときは、素子動作を
完全にディスエーブルできる。この信号ＣＥ／の働き
は、複数の本実施例によるシリアルアクセスメモリを選
択して使用するときに有効である。しかも、ライトイネ
ーブル信号ＷＥ／、リードイネーブル信号ＲＥａ／，Ｒ
Ｅｂ／、及び出力インピーダンスコントロール信号ＯＥ
ａ／，ＯＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコント
ロールを転送の度に行わず、１つのコントロール信号で
一度にできるので、コントロールが容易となり、用途に
より、非常に有効に使える。従って、バスを本実施例に
よるシリアルアクセスメモリと共用しているシステムで
は、外部とは、関係のない転送時には、信号ＣＥ／のみ
で、ハイインピーダンスのコントロールができ、便利で
ある。

【０１５４】第１３の実施例 図３１は、本発明の第１３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第７の実施
例を示す図１９中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１９の分割メモリコントロール手段１０４に代え
て、入力の異なる分割メモリコントロール手段１０６を
設けると共に、図１９のＹアドレス発生手段１７１及び
共通Ｙアドレス発生手段１７４を共有化した共通Ｙアド
レス発生手段１８５を設けている。

【０１５５】分割メモリコントロール手段１０６は、図
１９のａ側のメモリセルアレイコントロール手段１０４
−１に入力されるリードコントロールクロックＣＬＫａ
を省略したメモリセルアレイコントロール手段１０６−
１と、図１９のｂ側のメモリセルアレイコントロール手
段１０４−２と同一のメモリセルアレイコントロール手
段１０６−２とで、構成されている。また、図１９で
は、リード用Ｙアドレス手段が、リード用共通Ｙアドレ
ス発生手段１７４によって共通化されていたのに対し、
本実施例では、ライト用Ｙアドレス発生手段１７１をも
共有させた共通Ｙアドレス発生手段１７５が設けられて
いる。この共通Ｙアドレス発生手段１７５は、ライトコ
ントロールクロックＣＬＫｓに同期して共通Ｙアドレス
ＹＡＤＤｓを取込み、共通アドレスＹＡｓを発生して全
てのＹアドレス手段１１１，１１２，１１３へ供給する
ようになっている。

【０１５６】図３２は、図３１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第７の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７５を
設けているので、Ｙアドレス手段１１１，１１２，１１
３に対してライト用及びリード用Ｙアドレスが共通であ
る点が異なる。

【０１５７】この第１３の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有してい
る。さらに、共通Ｙアドレス発生手段１７５を設け、ラ
イト用Ｙアドレス及びリード用Ｙアドレスを共通にした
ので、ＴＶやＦＡＸ、コピーマシン等の画像、あるいは
文書処理のように、単純にシリアルに同一Ｙアドレスの
入／出力をしたい場合に有効である。しかも、共通Ｙア
ドレス発生手段１７５が１つだけで済むため、チップサ
イズを最小化できる。

【０１５８】第１４の実施例 図３３は、本発明の第１４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第８の実施
例を示す図２１中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２１の分割メモリコントロール回路１０５に代え
て、入力の異なる分割メモリコントロール手段１０６を
設けると共に、図２１のＹアドレス発生手段１７１及び
共通Ｙアドレス発生手段１７４を共通化して、図３１と
同様の共通Ｙアドレス発生手段１７５を設けている。

【０１５９】分割メモリコントロール手段１０６は、図
２１に示すａ側及びｂ側のメモリセルアレイコントロー
ル手段１０５−１，１０５−２から入力のリードコント
ロールクロックＣＬＫａを省略した、ａ側及びｂ側のメ
モリセルアレイコントロール手段１０６−１，１０６−
２より構成されている。また、図２１では、リード用Ｙ
アドレス手段がリード用共通Ｙアドレス発生手段１７４
によって共通化されていたのに対し、本実施例では、ラ
イト用Ｙアドレス発生手段１７１をも共有させた共通Ｙ
アドレス発生手段１７５を設けている。この共通Ｙアド
レス発生手段１７５は、ライトコントロールクロックＣ
ＬＫｓに同期して共通ＹアドレスＹＡＤＤｓを取込み、
共通アドレスＹＡｓを発生して全てのＹアドレス手段１
１１，１１２，１１３へ供給するようになっている。

【０１６０】図３４は、図３３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第８の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７５を
設けているので、ライト用及びリード用Ｙアドレスの全
てがＹアドレス手段１１１，１１２，１１３に対して共
通である点が異なる。

【０１６１】この第１４の実施例では、第１の実施例の
利点（１），（２）と同様の利点を有し、さらに出力イ
ンピーダンスコントロール手段１９１，１９２を設けて
いるので、第２の実施例と同様に、各出力端子ＯＵＴ
ａ，ＯＵＴｂを独立にコントロールできる。その上、共
通Ｙアドレス発生手段１７５を設け、ライト用及びリー
ド用Ｙアドレスを共通にしているので、第１３の実施例
と同様に、単純にシリアルに同一Ｙアドレスの入／出力
をしたい場合に有効であり、しかもＹアドレス発生手段
が１つだけで済むため、チップサイズを最小化できる。

【０１６２】第１５の実施例 図３５は、本発明の第１５の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第９の実施
例を示す図２３中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２３の分割メモリコントロール手段１０４からそ
の入力のリードコントロールクロックＣＬＫａを省略し
た分割メモリコントロール手段１０６を設けると共に、
図２３のライト用Ｙアドレス発生手段１７１とリード用
共通Ｙアドレス発生手段１７４とを共通化した共通Ｙア
ドレス発生手段１７５を設けている。共通Ｙアドレス発
生手段１７５は、図３１と同様に、ライトコントロール
クロックＣＬＫｓに同期して共通ＹアドレスＹＡＤＤｓ
を取込み、共通アドレスＹＡｓを発生して全てのＹアド
レス手段１１１，１１２，１１３へ供給するようになっ
ている。

【０１６３】図３６は、図３５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第９の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７５を
設けているので、ライト用及びリード用Ｙアドレスの全
てが共通である点が異なる。

【０１６４】この第１５の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に出力インピーダンスコントロール手段１９１，１９２
を設けているので、第２の実施例と同様に、各出力端子
ＯＵＴａ，ＯＵＴｂを独立にコントロールできる。その
上、共通Ｙアドレス発生手段１７５を設け、ライト用Ｙ
アドレス及びリード用Ｙアドレスを共通にしたので、第
１３の実施例と同様に、単純にシリアルに同一Ｙアドレ
スの入／出力をしたい場合に有効であり、しかもＹアド
レス発生手段が１つだけで済むため、チップサイズを最
小化できる。

【０１６５】第１６の実施例 図３７は、本発明の第１６の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１３の実
施例を示す図３１中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３１のマルチシリアルアクセスメモリに、図１３
のＩ／Ｏディスエーブル信号発生手段２０１を設け、入
力手段１６１及び出力手段１６２，１６３の入／出力を
制御するようになっている。

【０１６６】図３８は、図３７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１３の実施例とほ
ぼ同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生
手段２０１を設けているので、その入力信号ＣＥ／によ
り、素子動作が優先的にコントロールされる点が異な
る。

【０１６７】この第１６の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に共通Ｙアドレス発生手段１７５を設けてライト用及び
リード用Ｙアドレスを共通にしたので、第１３の実施例
と同様に、単純にシリアルに同一Ｙアドレスの入／出力
をしたい場合に有効であり、しかもＹアドレス発生手段
が１つだけで済むため、チップサイズを最小化できる。

【０１６８】さらに、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けているので、その入力信号ＣＥ／が、
“Ｌ”レベルのときのみ第１３の実施例と同一の動作が
可能となり、該信号ＣＥ／が“Ｈ”レベルのときは、素
子動作を完全にディスエーブルできる。また、第４の実
施例と同様に、この信号ＣＥ／の働きは、複数のシリア
ルアクセスメモリを選択して使用するときに有効であ
り、しかも、ライトイネーブル信号ＷＥ／、及びリード
イネーブル信号ＲＥａ／，ＲＥｂ／の“Ｈ”レベルと
“Ｌ”レベルのコントロールを転送の度に行わず、１つ
のコントロール信号で一度にできるので、コントロール
が容易になる等の利点を有している。

【０１６９】第１７の実施例 図３９は、本発明の第１７の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１４の実
施例を示す図３３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３３のマルチシリアルアクセスメモリに、図１３
のＩ／Ｏディスエーブル信号発生手段２０１を設け、入
力手段１６１及び出力手段１６２，１６３の入／出力を
コントロールするようになっている。

【０１７０】図４０は、図３９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１４の実施例とほ
ぼ同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生
手段２０１を設けているので、その入力信号ＣＥ／によ
り、素子動作が優先的にコントロールされる点が異な
る。 この第１７の実施例では、第１の実施例の利点
（１），（２）と同様の利点を有し、さらに出力インピ
ーダンスコントロール手段１９１，１９２を設けている
ので、第２の実施例と同様に、各出力端子ＯＵＴａ，Ｏ
ＵＴｂを独立にコントロールできる。その上、共通Ｙア
ドレス発生手段１７５を設け、ライト用及びリード用Ｙ
アドレスを共通にしたので、第１３の実施例と同様に、
単純にシリアルに同一Ｙアドレスの入／出力をしたい場
合に有効であり、しかもチップサイズを最小化できる。

【０１７１】また、Ｉ／Ｏディスエーブル信号発生手段
２０１の入力信号ＣＥ／が“Ｌ”レベルのときのみ、第
１４の実施例と同一の動作が可能となり、該信号ＣＥ／
が“Ｈ”レベルのときは、素子動作を完全にディスエー
ブルできる。さらに、第４の実施例と同様に、信号ＣＥ
／の働きは、複数のシリアルアクセスメモリを選択して
使用するときに有効である。その上、ライトイネーブル
信号ＷＥ／、及び出力インピーダンスコントロール信号
ＯＥａ／，ＯＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコ
ントロールを転送の度に行わず、１つのコントロール信
号で一度にできるので、コントロールが容易になる等の
利点がある。

【０１７２】第１８の実施例 図４１は、本発明の第１８の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１５の実
施例を示す図３５中の要素と共通の要素には共通の符号
が付されている。

【０１７３】このマルチシリアルアクセスメモリでは、
図３５のマルチシリアルアクセスメモリに、第４の実施
例を示す図１３のＩ／Ｏディスエーブル信号発生手段２
０１を設け、入力手段１６１及び出力手段１６２，１６
３の入／出力をコントロールするようになっている。

【０１７４】図４２は、図４１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１５の実施例とほ
ぼ同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生
手段２０１が設けられているので、その入力信号ＣＥ／
により、素子動作が優先的にコントロールされる点が異
なる。

【０１７５】この第１８の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に出力インピーダンスコントロール手段１９０，１９１
を設けているので、第２の実施例と同様の利点を有して
いる。その上、共通Ｙアドレス発生手段１７５を設け、
ライト用及びリード用のＹアドレスを共通にしているの
で、第１３の実施例と同様の利点を有している。

【０１７６】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／が“Ｌ”
レベルのときのみ、第１５の実施例と同一の動作が可能
となり、該信号ＣＥ／が“Ｈ”レベルのときは、素子動
作を完全にディスエーブルできる。さらに、第４の実施
例と同様に、信号ＣＥ／の働きは、複数のシリアルアク
セスメモリを選択して使用するときに有効であり、その
上、ライトイネーブル信号ＷＥ／、及び出力インピーダ
ンスコントロール信号ＯＵＴａ，ＯＵＴｂの“Ｈ”レベ
ルと“Ｌ”レベルのコントロールを転送の度に行わず、
１つのコントロール信号で一度にできるので、コントロ
ールが容易になる等の利点がある。

【０１７７】第１９の実施例 図４３は、本発明の第１９の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１３の実
施例を示す図３１中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３１の分割メモリコントロール手段１０６と入力
の異なる分割メモリコントロール手段１０８を設けると
共に、図３１のＸアドレス発生回路１８１，１８２に代
えて、共通Ｘアドレス発生手段１８３が設けられてい
る。

【０１７８】分割メモリコントロール手段１０８は、図
３１の分割メモリコントロール手段１０６に入力される
コントロール信号ＲＡＳａ／に代えてコントロール信号
ＲＡＳ／が入力されるａ側とｂ側のメモリセルアレイコ
ントロール手段１０８−１，１０８−２より構成されて
いる。共通Ｘアドレス発生手段１８３は、コントロール
信号ＲＡＳ／に同期して共通ＸアドレスＸＡＤＤを取込
み、共通アドレスＸＸを全てのＸアドレス手段１５１，
１５２へ供給する機能を有している。

【０１７９】図４４は、図４３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１３の実施例とほ
ぼ同様の動作を行うが、図３１のＸアドレス発生手段１
８１，１８２に代えて共通Ｘアドレス発生手段１８３が
設けられているため、ａ側のメモリセルアレイ１４１の
リード転送Ｘアドレスと、同時に起こるｂ側のメモリセ
ルアレイ１４２のライト転送Ｘアドレスが、同じになる
点が異なる。

【０１８０】この第１９の実施例では、第１の実施例の
利点（１），（３）と同様の利点を有し、その上、第１
番目のシリアルアクセスメモリ中のメモリセルアレイ１
４１の出力データを、第２番目のシリアルアクセスメモ
リ中のメモリセルアレイ１４２の同じＸアドレスへ転送
し、蓄積できる。この蓄積データは、第１の実施例の利
点（２）とほぼ同様に、第２番目のシリアルアクセスメ
モリのアクセスアドレスをランダムにアクセスすること
により、出力できる。即ち、入力に対し、ディレイを持
って出力したデータを、さらに各ビット毎にディレイを
設けて自由に出力できる。このような機能は、ワークス
テーションやパーソナルコンピュータ等のＣＰＵシステ
ムにおいて、データを高速に扱うとき有効である。

【０１８１】また、共通Ｙアドレス発生手段１７５を設
け、ライト用とリード用のＹアドレスを共通にしたの
で、第１３の実施例と同様に、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効であり、その
上、共通Ｙアドレス発生手段１７５が１つだけで済むた
め、チップサイズを小型化できる。しかも、共通Ｘアド
レス発生手段１８３を設けてＸアドレス発生手段をも共
有化したため、Ｘアドレス発生手段の数が１つだけで済
み、Ｙアドレス発生手段の共有化と相まって、大幅にチ
ップサイズを縮小化できる。

【０１８２】第２０の実施例 図４５は、本発明の第２０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１４の実
施例を示す図３３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３３の分割メモリコントロール手段１０７に代え
て、それと入力の異なる分割メモリコントロール手段１
０９を設けると共に、図３３のＸアドレス発生手段１８
１，１８２に代えて、図４３の共通Ｘアドレス発生手段
１８３を設けている。

【０１８３】分割メモリコントロール手段１０９は、図
３３の分割メモリコントロール手段１０７に入力される
コントロール信号ＲＡＳａ／に代えてコントロール信号
ＲＡＳ／を入力するａ側とｂ側のメモリセルアレイコン
トロール手段１０９−１，１０９−２より構成されてい
る。共通Ｘアドレス発生手段１８３は、コントロール信
号ＲＡＳ／に同期して共通ＸアドレスＸＡＤＤを取込
み、共通アドレスＸＸを発生して全てのＸアドレス手段
１５１，１５２へ供給する機能を有している。

【０１８４】図４６は、図４５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１４の実施例とほ
ぼ同様の動作を行うが、第１９の実施例と同様に、共通
Ｘアドレス発生手段１８３を設けてＸアドレス発生手段
を共通化しているため、ａ側のメモリセルアレイ１４１
のリード転送Ｘアドレスと、同時に起こるｂ側のメモリ
セルアレイ１４２のライト転送Ｘアドレスが、同じにな
る点が異なる。

【０１８５】この第２０の実施例では、第１の実施例の
利点（１）と同様の利点を有する上に、第１９の実施例
と同様に、第１番目のシリアルアクセスメモリの出力デ
ータを、第２番目のシリアルアクセスメモリの同じＸア
ドレスに転送し、蓄積できる。この蓄積データは、第２
番目のシリアルアクセスメモリのアクセスアドレスをラ
ンダムにアクセスすることにより、出力できる。さら
に、出力インピーダンスコントロール手段１９１，１９
２を設けたので、第２の実施例と同様に、各出力端子Ｏ
ＵＴａ，ＯＵＴｂを独立にコントロールできる。

【０１８６】また、共通Ｙアドレス発生手段１７５を設
けてライト用とリード用Ｙアドレスを共通にしたので、
第１３の実施例と同様に、単純にシリアルに同一Ｙアド
レスの入／出力をしたい場合に有効であり、その上、Ｙ
アドレス発生手段が１つだけで済むため、チップサイズ
を小型化できる。しかも、第１９の実施例と同様に、共
通Ｘアドレス発生手段１８３を設けてＸアドレス発生手
段をも共有化したため、Ｘアドレス発生手段の数が１つ
だけで済み、Ｙアドレス発生手段の共有化と相まって、
大幅にチップサイズを縮小化できる。

【０１８７】第２１の実施例 図４７は、本発明の第２１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１５の実
施例を示す図３５中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３５の分割メモリコントロール手段１０６に代え
て、それと入力の異なる図４３に示す分割メモリコント
ロール手段１０８を設けると共に、図３５のＸアドレス
発生手段１８１，１８２に代えて、共通Ｘアドレス発生
手段１８３を設けている。共通Ｘアドレス発生手段１８
３は、図４５と同様に、コントロール信号ＲＡＳ／に同
期して共通ＸアドレスＸＡＤＤを取込み、共通アドレス
ＸＸを発生してＸアドレス手段１５１，１５２へ供給す
る機能を有している。

【０１８８】図４８は、図４７のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第１５の実施例とほぼ同
様の動作を行うが、共通Ｘアドレス発生手段１８３を設
けてＸアドレス発生手段を共有化しているため、ａ側の
メモリセルアレイ１４１のリード転送Ｘアドレスと、同
時に起こるｂ側のメモリセルアレイ１４２のライト転送
Ｘアドレスが、同じになる点が異なる。

【０１８９】この第２１の実施例では、第１の実施例の
利点（１），（３）と同様の利点を有し、その上、第１
９の実施例と同様に、第１番目のシリアルアクセスメモ
リの出力データを第２番目のシリアルアクセスメモリの
同じＸアドレスに転送し、蓄積できる。この蓄積データ
は、第２番目のシリアルアクセスメモリのアクセスアド
レスをランダムにアクセスすることにより、出力でき
る。さらに、出力インピーダンスコントロール手段１９
１，１９２を設けているので、第２の実施例と同様に、
各出力端子ＯＵＴａ，ＯＵＴｂを独立にコントロールで
きる。

【０１９０】また、共通Ｙアドレス発生手段１７５を設
け、ライト用とリード用Ｙアドレスを共通にしたので、
第１３の実施例と同様に、単純にシリアルに同一Ｙアド
レスの入／出力をしたい場合等に有効であり、しかも共
通Ｙアドレス発生手段１７５を設けてＸアドレス発生手
段をも共有化したため、第１９の実施例と同様に、チッ
プサイズを大幅に縮小化できる。

【０１９１】第２２の実施例 図４９は、本発明の第２２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１９の実
施例を示す図４３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図４９のマルチシリアルアクセスメモリに、第４の
実施例を示す図１３のＩ／Ｏディスエーブル信号発生手
段２０１を設け、入力手段１６１及び出力手段１６２，
１６３の入／出力をコントロールするようになってい
る。

【０１９２】図５０は、図４９のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第１９の実施例とほぼ同
様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているため、素子動作が優先的にコントロ
ールされる点が異なる。

【０１９３】この第２２の実施例では、第１の実施例の
利点（１），（３）と同様の利点を有し、さらに第１９
の実施例と同様に、第１番目のシリアルアクセスメモリ
の出力データを第２番目のシリアルアクセスメモリの同
じＸアドレスに転送し、蓄積できる。この蓄積データ
は、第２番目のシリアルアクセスメモリのアクセスアド
レスをランダムにアクセスすることにより、出力でき
る。その上、Ｉ／Ｏディスエーブル信号発生手段２０１
を設けているので、その入力信号ＣＥ／が“Ｌ”レベル
のときのみ、第１９の実施例と同一の動作が可能とな
り、該信号ＣＥ／が“Ｈ”レベルのときは、素子動作を
完全にディスエーブルできる。この信号ＣＥ／の働き
は、第４の実施例と同様に、複数のシリアルアクセスメ
モリを選択して使用するときに有効である。しかも、ラ
イトイネーブル信号ＷＥ／、及びリードイネーブル信号
ＲＥａ／，ＲＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコ
ントロールを、転送の度に行わず、１つのコントロール
信号で一度にできるので、コントロールが容易になる等
の利点を有する。

【０１９４】また、第１９の実施例と同様に、共通Ｙア
ドレス発生手段１７５を設けてライト用とリード用のし
Ｙアドレスを共通にしたので、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効であり、しかも
共通Ｘアドレス発生手段１８３を設けてＸアドレス発生
手段をも共有化したため、チップサイズを大幅に縮小化
できる。

【０１９５】第２３の実施例 図５１は、本発明の第２３の実施例を示すマルチシリア
ルアクセスメモリの構成ロック図であり、第２０の実施
例を示す図４５中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図４５のマルチシリアルアクセスメモリに、第４の
実施例を示す図１３のＩ／Ｏディスエーブル信号発生手
段２０１を設け、入力手段１６１及び出力手段１６２，
１６３の入／出力をコントロールするようになってい
る。

【０１９６】図５２は、図５１のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第２０の実施例とほぼ同
様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／により、
素子動作が優先的にコントロールされる点が異なる。こ
の第２３の実施例では、第１の実施例の利点（１）を有
し、さらに第１９の実施例と同様に、第１番目のシリア
ルアクセスメモリの出力データを第２番目のシリアルア
クセスメモリの同じＸアドレスに転送し、蓄積できる。
この蓄積データは、第２番目のシリアルアクセスメモリ
のアクセスアドレスをランダムにアクセスすることによ
り出力できる。その上、出力インピーダンスコントロー
ル手段１９１，１９２を設けているので、第２の実施例
と同様に、各出力端子ＯＵＴａ，ＯＵＴｂを独立にコン
トロールできる。しかも、Ｉ／Ｏディスエーブル信号発
生手段２０１を設けているので、その入力信号ＣＥ／に
よって第２２の実施例と同様に、素子動作のディスエー
ブルをコントロールできる。

【０１９７】また、共通Ｙアドレス発生手段１７５を設
けてライト用とリード用のＹアドレスを共通にしたの
で、第１３の実施例と同様に、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効である等の利点
を有する上に、共通Ｘアドレス発生手段１８３を設けて
Ｘアドレス発生手段をも共有化しているため、第１９の
実施例と同様に、チップサイズを大幅に縮小化できる。

【０１９８】第２４の実施例 図５３は、本発明の第２４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第２１の実
施例を示す図４７中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図４７のマルチシリアルアクセスメモリに、第４の
実施例を示す図１３のＩ／Ｏディスエーブル信号発生手
段２０１を設け、入力手段１６１及び出力手段１６２，
１６３の入／出力をコントロールするようになってい
る。

【０１９９】図５４は、図５３のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第２１の実施例とほぼ同
様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／により、
素子動作が優先的にコントロールされる点が異なる。こ
の第２４の実施例では、第１の実施例の利点（１），
（３）と同様の利点を有する上に、第１９の実施例と同
様に、第１番目のシリアルアクセスメモリの出力データ
を第２番目のシリアルアクセスメモリの同じＸアドレス
に転送し、蓄積できる。この蓄積データは、第２番目の
シリアルアクセスメモリのアクセスアドレスをランダム
にアクセスすることにより、出力できる。さらに、出力
インピーダンスコントロール手段１９１，１９２を設け
ているので、第２の実施例と同様に、各出力端子ＯＵＴ
ａ，ＯＵＴｂを独立にコントロールできる。その上、Ｉ
／Ｏディスエーブル信号発生手段２０１を設けているの
で、第２３の実施例とほぼ同様の利点が得られ、バスを
本実施例によるシリアルアクセスメモリと共用している
システムでは、外部とは、関係のない転送時には、信号
ＣＥ／のみで、ハイインピーダンスのコントロールがで
き、便利である。

【０２００】また、共通Ｙアドレス発生手段１７５を設
けてライト用とリード用のＹアドレスを共通にしたの
で、第１３の実施例と同様に、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効である等の利点
を有し、しかも第１９の実施例と同様に、共通Ｘアドレ
ス発生手段１８３を設けてＸアドレス発生手段をも共有
化したため、チップサイズを大幅に縮小化できる。な
お、本発明は上記実施例に限定されず、種々の変形が可
能である。その変形例としては、例えば次のようなもの
がある。

【０２０１】（ｉ） 上記実施例ではメモリセルアレイ
１４１，１４２が２つの場合について説明したが、３つ
以上あってもよい。また、それらのメモリセルアレイ１
４１，１４２は、ＤＲＡＭメモリセルアレイで構成され
る場合について説明したが、ＤＲＡＭ以外のメモリセル
アレイで構成してもよい。 （ii） 図７において、各コントロールクロックＣＬＫ
ｓ，ＣＬＫａ，ＣＬＫｂ等の立上がりに同期したメモリ
動作について説明したが、各回路はその立下りに同期し
て動作するようにしてもよい。

【０２０２】（iii) 図１等のＹアドレス手段１１１，
１１２，１１３は、シリアルにアクセスする場合、従来
のデコーダ形式のＹアドレス発生手段でなくてもよく、
広くマルチポートＤＲＡＭで用いられているような、シ
フトレジスタをシリアルポインタとしたようなアドレス
手段等であってもよい。 （iv） 第１３図等に示されるＩ／Ｏディスエーブル信
号発生手段２０１の出力は、上記実施例におけるシリア
ルアクセスメモリの入／出力以外の回路動作、例えば、
アドレス手段１１１，１１２，１１３，１５１，１５
２，…や、メモリコントロール信号発生手段である分割
メモリコントロール手段１０２，…を、ディスエーブル
にしてもよい。

【０２０３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、複数個のシリアルアクセスメモリを並列に並
べ、それらを独立にコントロールする分割メモリコント
ロール手段を設け、さらに各シリアルアクセスメモリ間
を接続する転送手段を設けたので、例えば、第１番目の
シリアルアクセスメモリのメモリデータをシリアルリー
ドするとき、同時に同一転送サイクル中に、第２のシリ
アルアクセスメモリに対するメモリデータのライト転送
を一度に高速に行える。しかも、第１番目のシリアルア
クセスメモリの出力データを、外部アドレスによって、
ランダムに、加工して転送し、蓄積できる。そのため、
入力に対し、ディレイを持って出力したデータを、さら
に各ビット毎にディレイを設けて自由に出力できる。さ
らに、分割メモリコントロール手段にリードイネーブル
信号を入力するようにしたので、各シリアルアクセスメ
モリのリードデータを独立してコントロールできる。

【０２０４】第２の発明によれば、第１の発明とほぼ同
様の効果が得られるばかりか、出力インピーダンスコン
トロール手段を設けたので、各シリアルアクセスメモリ
の出力手段を独立してコントロールできる。第３の発明
によれば、第１の発明と同一の効果が得られ、さらに出
力インピーダンスコントロール手段を設けたので、第２
の発明と同様に、各シリアルアクセスメモリの出力手段
を独立にコントロールできる。

【０２０５】第４の発明によれば、第１の発明と同一の
効果が得られる。さらに、Ｉ／Ｏディスエーブル信号発
生手段を設けたので、この手段のコントロールによって
第１の発明と同様の動作が可能になると共に、各シリア
ルアクセスメモリを選択して使用できる。しかも、シリ
アルアクセスメモリに対するライト及びリード制御を転
送の度に行うと、１つのコントロール信号で一度にでき
るので、コントロールが容易となる。

【０２０６】第５の発明によれば、第１の発明とほぼ同
様の効果が得られるばかりか、出力インピーダンスコン
トロール手段を設けたので、第２の発明と同様に、各シ
リアルアクセスメモリの出力手段を独立してコントロー
ルできる。その上、Ｉ／Ｏディスエーブル信号発生手段
を設けたので、このＩ／Ｏディスエーブル信号発生手段
の制御によって第１の発明と同様の動作が可能になると
共に、各シリアルアクセスメモリを選択して使用すると
きに有効である。しかも、各シリアルアクセスメモリに
対するライト及びリードのコントロールを転送の度に行
うと、１つのコントロール信号で１度にできるので、コ
ントロールの容易化が図れる。

【０２０７】第６の発明によれば、第１の発明と同様の
効果が得られる。さらに、出力インピーダンスコントロ
ール手段を設けたので、第２の発明と同様に、各シリア
ルアクセスメモリの出力手段を独立してコントロールで
きる。その上、Ｉ／Ｏディスエーブル信号発生手段を設
けたので、第４の発明と同様に、第１発明のような動作
が可能になると共に、各シリアルアクセスメモリを選択
して使用するときに有効である。しかも、ライト及びリ
ードコントロールを転送の度に行わず、１つのコントロ
ール信号で１度にできるので、用途により有効に使え
る。

【０２０８】第７の発明によれば、第１の発明と同一の
効果が得られる。さらに、共通のリード用Ｙアドレス手
段を設けたので、リード用Ｙアドレスを共通にでき、Ｃ
ＰＵコントロール処理や、グラフィック処理等のよう
に、単純にシリアルに同一Ｙアドレスの出力を取出した
り、あるいは一定のディレイを持ったデータを比較して
その変化や差異を確認するような場合等に有効である。
しかも、リード用Ｙアドレスの共通化によってＹアドレ
ス手段を削減でき、それによってチップサイズを小さく
できる。

【０２０９】第８の発明によれば、第１の発明とほぼ同
様の効果が得られる。さらに、出力インピーダンスコン
トロール手段を設けたので、第２の発明と同様に、各シ
リアルアクセスメモリの出力手段を独立にコントロール
できる。その上、リード用Ｙアドレスを共通にできるの
で、第６の発明と同様に、例えば、単純にシリアルに同
一Ｙアドレスの出力を取出したり、あるいは一定のディ
レイを持ったデータを比較してその変化や差異を確認す
るようなときに有効である。しかも、リード用Ｙアドレ
スの共通化によってＹアドレス手段を削減でき、チップ
サイズを小さくできる。

【０２１０】第９の発明によれば、第１の発明と同様の
効果が得られる。さらに、出力インピーダンスコントロ
ール手段を設けたので、第２の発明と同様に、各シリア
ルアクセスメモリの出力手段の出力端子を独立してコン
トロールできる。その上、リード用Ｙアドレスを共通に
できるので、第７の発明と同様に、例えば、単純にシリ
アルに同一Ｙアドレスの出力を取出したりするような場
合等において有効であり、しかもＹアドレス手段の削減
化によってチップサイズを小さくできる。

【０２１１】第１０の発明によれば、第１の発明と同一
の効果が得られる。さらに、リード用Ｙアドレスを共通
にできるので、第７の発明と同様に、例えば、単純にシ
リアルに同一Ｙアドレスの出力を取出すような場合等に
おいて有効であり、しかもＹアドレス手段の削減化によ
ってチップサイズを小さくできる。その上、Ｉ／Ｏディ
スエーブル信号発生手段を設けたので、そのコントロー
ルによって第７の発明と同一の動作が可能になるばかり
か、メモリ動作を完全にディスエーブルにできる。しか
も、ライト及びリードのコントロールを転送の度に行わ
ずに、１つのコントロール信号で１度にできるので、コ
ントロールが容易となり、用途により、非常に有効に使
える。従って、例えばバスを本発明によるシリアルアク
セスメモリと共用しているシステムでは、外部とは、関
係のない転送時には、Ｉ／Ｏディスエーブル信号発生手
段によってハイインピーダンスのコントロールが行え、
使い勝ってが向上する。

【０２１２】第１１の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力手段を独立でコントロー
ルできる。さらに、第７の発明と同様に、リード用Ｙア
ドレスを共通にできる。その上、Ｉ／Ｏディスエーブル
信号発生手段を設けたので、そのコントロールによって
第８の発明と同一の動作が可能になると共に、メモリ動
作を完全にディスエーブルできる。しかも、このＩ／Ｏ
ディスエーブル信号発生手段により、複数のシリアルア
クセスメモリを選択して使用するときに有利であるばか
りか、ライト及びリードのコントロールを転送の度に行
わず、１つのコントロール信号で１度にできるので、コ
ントロールが容易になる等の効果がある。

【０２１３】第１２の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、各シリ
アルアクセスメモリの出力手段を独立にコントロールで
き、その上、第７の発明と同様に、リード用Ｙアドレス
を共通にできるので、同一Ｙアドレスの出力に対する取
出しを容易にできると共に、チップサイズを小さくでき
る等の効果がある。さらに、Ｉ／Ｏディスエーブル信号
発生手段を設けたので、第９の発明と同一の動作が可能
になるばかりか、メモリ動作を完全にディスエーブルで
きる。しかも、複数のシリアルアクセスメモリを選択し
て使用するときに、使い勝手等が容易になる。

【０２１４】第１３の発明によれば、第１の発明と同一
の効果が得られる。さらに、ライト用及びリード用Ｙア
ドレスを共通にできるので、例えば、単純にシリアルに
同一Ｙアドレスの入／出力をするようなときに有効であ
り、しかもＹアドレス手段の削減化によってチップサイ
ズを最小化できる。

【０２１５】第１４の発明によれば、第１の発明とほぼ
同様の利点が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力手段を独立にコントロー
ルできる。さらに、第１３の発明と同様に、ライト用及
びリード用Ｙアドレスを共通にできるので、例えば単純
にシリアルに同一Ｙアドレスの入／出力をするようなと
きに有効であり、しかもＹアドレス手段の削減化によっ
てチップサイズを最小化できる。

【０２１６】第１５の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、各シリ
アルアクセスメモリの出力手段を独立してコントロール
できる。さらに、第１３の発明と同様に、ライト用及び
リード用Ｙアドレスを共通にできるので、例えば、単純
にシリアルに同一Ｙアドレスの入／出力をしたいときに
有効であり、しかもＹアドレス手段の削減化によってチ
ップサイズを最小化できる。

【０２１７】第１６の発明によれば、第１の発明と同一
の効果が得られるばかりか、第１３の発明と同様に、ラ
イト用及びリード用Ｙアドレスを共通にできるので、例
えば、単純にシリアルに同一Ｙアドレスの入／出力をす
るようなときに有効であり、その上、Ｙアドレス手段の
削減化によってチップサイズを最小化できる。さらに、
Ｉ／Ｏディスエーブル信号発生手段を設けたので、第１
３の発明と同一の動作が可能になると共に、メモリ動作
を完全にディスエーブルできる。しかも、第４の発明と
同様に、複数のシリアルアクセスメモリを選択して使用
するときに有効であるばかりか、ライト及びリードコン
トロールを転送の度に行わず、１つのコントロール信号
で１度にできるので、コントロールが容易になる等の効
果がある。

【０２１８】第１７の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力手段を独立にコントロー
ルできる。さらに、第１３の発明と同様に、ライト用及
びリード用Ｙアドレスを共通にできるので、例えば、単
純にシリアルに同一Ｙアドレスの入／出力をするとき等
に有効であり、しかもＹアドレス手段の削減化によって
チップサイズを最小化できる。その上、Ｉ／Ｏディスエ
ーブル信号発生手段を設けたので、第１４の発明と同一
の動作が可能になると共に、メモリ動作を完全にディス
エーブルできる。しかも、第４の発明と同様に、複数の
シリアルアクセスメモリを選択して使用するときに有効
であるばかりか、ライト及びリードのコントロールを転
送の度に行わず、１つのコントロール信号で１度にでき
るので、コントロールが容易になる等の効果がある。

【０２１９】第１８の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の実施例と同様に、各シ
リアルアクセスメモリの出力手段を独立にコントロール
できる。さらに、第１３の発明と同様に、ライト用及び
リード用Ｙアドレスを共通にできるので、例えば、単純
にシリアルに同一Ｙアドレスの入／出力をするようなと
きに有効であるばかりか、Ｙアドレス手段の削減化によ
ってチップサイズを最小化できる。その上、Ｉ／Ｏディ
スエーブル信号発生手段を設けたので、第１５の発明と
同一の動作が可能になると共に、メモリ動作を完全にデ
ィスエーブルできる。しかも、第４の発明と同様に、複
数のシリアルアクセスメモリを選択して使用するときに
有効であるばかりか、ライト及びリードコントロールを
転送の度に行わず、１つのコントロール信号で１度にで
きるので、コントロールが容易になる等の効果がある。

【０２２０】第１９の発明によれば、第１の発明と同一
の効果が得られるばかりか、第１３の発明と同様に、ラ
イト用及びリード用Ｙアドレスを共通にできるので、例
えば、単純にシリアルに同一Ｙアドレスの入／出力をす
るようなときに有効である。その上、Ｙアドレス手段の
削減化によってチップサイズを最小化できる。しかも、
Ｘアドレス手段をも共有化できるので、その数の削減化
によってチップサイズをより小さくできる。

【０２２１】第２０の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第１の発明と同様に、各
シリアルアクセスメモリの出力手段を独立にコントロー
ルできる。さらに、第１３の発明と同様に、ライト用及
びリード用Ｙアドレスを共通にできるので、入／出力の
簡単化が図れると共に、Ｙアドレス手段の削減化によっ
てチップサイズを最小化できる。しかも、第１９の発明
と同様に、Ｘアドレス手段をも共有化できるので、チッ
プサイズをより小さくできる。

【０２２２】第２１の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、各シリ
アルアクセスメモリの出力手段を独立にコントロールで
きる。その上、第１３の発明と同様に、ライト用及びリ
ード用Ｙアドレスを共通にできるので、入／出力の容易
化とチップサイズの小型化が図れる。しかも、第１９の
発明と同様に、Ｘアドレス手段をも共有化したので、チ
ップサイズをより小さくできる。

【０２２３】第２２の発明によれば、第１の発明と同一
の効果が得られるばかりか、第１３の発明と同様に、ラ
イト用及びリード用Ｙアドレスを共通にできるので、入
／出力の容易化とチップサイズの小型化が図れると共
に、第１９の発明と同様に、Ｘアドレス手段をも共有化
できるので、チップサイズをより小さくできる。その
上、Ｉ／Ｏディスエーブル信号発生手段を設けたので、
第１９の発明と同一の動作が可能になると共に、メモリ
動作を完全にディスエーブルできる。しかも、第４の発
明と同様に、複数のシリアルアクセスメモリを選択して
使用するとき等に有効であるばかりか、ライト及びリー
ドコントロールを転送の度に行わず、１つのコントロー
ル信号で１度にできるので、コントロールの容易化等が
図れる。

【０２２４】第２３の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力を独立にコントロールで
きる。さらに、第１３の発明と同様に、ライト用及びリ
ード用Ｙアドレスを共通にできるので、入／出力の簡単
化とチップサイズを最小化できる。その上、第１９の発
明と同様に、Ｘアドレス手段をも共有化できるので、チ
ップサイズをより小さくできる。しかも、Ｉ／Ｏディス
エーブル信号発生手段を設けたので、第２２の発明と同
様に、各シリアルアクセスメモリの入／出力に対するデ
ィスエーブルをコントロールできる。

【０２２５】第２４の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、シリア
ルアクセスメモリの出力手段を独立にコントロールでき
る。さらに、第１３の実施例と同様に、ライト用及びリ
ード用Ｙアドレスを共通にできるので、入／出力の簡単
化とチップサイズを小型化できる。その上、第１９の発
明と同様に、Ｘアドレス手段をも共有化できるので、チ
ップサイズをより小さくできる。しかも、Ｉ／Ｏディス
エーブル信号発生手段を設けたので、第２３の発明と同
様に、各シリアルアクセスメモリに対する入／出力のデ
ィスエーブル制御が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の基本回路を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図２】従来のシリアルアクセスメモリの構成ブロック
図である。

【図３】図２の主要部分の回路図である。

【図４】図２及び図３のタイミング図である。

【図５】図１の主要部分の回路図である。

【図６】図１の主要部分の回路図である。

【図７】本発明第１の実施例を示すマルチシリアルアク
セスメモリの構成ブロック図である。

【図８】図７のタイミング図である。

【図９】本発明の第２の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図である。

【図１０】図９のタイミング図である。

【図１１】本発明の第３の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。

【図１２】図１１のタイミング図である。

【図１３】本発明の第４の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。

【図１４】図１３のタイミング図である。

【図１５】本発明の第５の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。

【図１６】図１５のタイミング図である。

【図１７】本発明の第６の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。

【図１８】図１７のタイミング図である。

【図１９】本発明の第７の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。

【図２０】図１９のタイミング図である。

【図２１】本発明の第８の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。

【図２２】図２１のタイミング図である。

【図２３】本発明の第９の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。

【図２４】図２３のタイミング図である。

【図２５】本発明の第１０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図２６】図２５のタイミング図である。

【図２７】本発明の第１１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図２８】図２７のタイミング図である。

【図２９】本発明の第１２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図３０】図２９のタイミング図である。

【図３１】本発明の第１３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図３２】図３１のタイミング図である。

【図３３】本発明の第１４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図３４】図３３のタイミング図である。

【図３５】本発明の第１５の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図３６】図３５のタイミング図である。

【図３７】本発明の第１６の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図３８】図３７のタイミング図である。

【図３９】本発明の第１７の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図４０】図３９のタイミング図である。

【図４１】本発明の第１８の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図４２】図４１のタイミング図である。

【図４３】本発明の第１９の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図４４】図４３のタイミング図である。

【図４５】本発明の第２０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図４６】図４５のタイミング図である。

【図４７】本発明の第２１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図４８】図４７のタイミング図である。

【図４９】本発明の第２２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図５０】図４９のタイミング図である。

【図５１】本発明の第２３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図５２】図５１のタイミング図である。

【図５３】本発明の第２４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。

【図５４】図５３のタイミング図である。

【符号の説明】

１０１ メモリコントロール手段 １０２〜１０９ 分割メモリコントロール手
段 １０２，１０２−２−１〜１０９−１，１０９−２
メモリセルアレイコントロール手段 １１１〜１１３ Ｙアドレス手段 １２１ ライトデータバス １２２，１２３ リードデータバス １３１ ライト転送手段 １３２，１３３ リード転送手段 １３４ データレジスタ・メモリセ
ルアレイ接続手段 １４１，１４２ メモリセルアレイ １５１，１５２ Ｘアドレス手段 １６１ 入力手段 １６２，１６３ 出力手段 １７１〜１７３ Ｙアドレス発生手段 １７４，１７５ 共通Ｙアドレス発生手段 １８１，１８２ Ｘアドレス発生手段 １８３ 共通Ｘアドレス発生手段

Claims (24)

【特許請求の範囲】
1. 【請求項１】 同一チップ上に並列に形成され、それぞ
   れ独立したアドレスをＸアドレス手段及びＹアドレス手
   段でデコードしてそのデコード結果に基づきシリアルに
   データの入出力を行う複数個のシリアルアクセスメモリ
   と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
   ドのためのデータ転送時に、その転送データを前記第ｎ
   ＋１番目のシリアルアクセスメモリへライト転送するよ
   うな転送手段と、 前記シルアルアクセスメモリ個々のリードデータの読み
   出しを行うか、前出力の状態を保つかをコントロールす
   るリードイネーブル信号を含む各種の信号を入力し、前
   記各シリアルアクセスメモリを相互の転送コントロール
   以外に、独立にコントロールする分割メモリコントロー
   ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
2. 【請求項２】 同一チップ上に並列に形成され、それぞ
   れ独立したアドレスをＸアドレス手段及びＹアドレス手
   段でデコードしてそのデコード結果に基づきシリアルに
   データの入力を行うと共に出力手段からシリアルにデー
   タの出力を行う複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
   ドのためのデータ転送時に、その転送データを前記第ｎ
   ＋１番目のシリアルアクセスメモリへライト転送するよ
   うな転送手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
   ル以外に、独立にコントロールする分割メモリコントロ
   ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
   ピーダンスのコントロールを行う出力インピーダンスコ
   ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
3. 【請求項３】 同一チップ上に並列に形成され、それぞ
   れ独立したアドレスをＸアドレス手段及びＹアドレス手
   段でデコードしてそのデコード結果に基づきシリアルに
   データの入力を行うと共に出力手段からシリアルにデー
   タの出力を行う複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
   ドのためのデータ転送時に、その転送データを前記第ｎ
   ＋１番目のシリアルアクセスメモリへライト転送するよ
   うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
   出しを行うか、前出力の状態を保つかをコントロールす
   るリードイネーブル信号を含む各種の信号を入力し、前
   記各シリアルアクセスメモリを相互の転送コントロール
   以外に、独立にコントロールする分割メモリコントロー
   ル手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
   ピーダンスのコントロールを行う出力インピーダンスコ
   ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
4. 【請求項４】 同一チップ上に並列に形成され、それぞ
   れ独立したアドレスをＸアドレス手段及びＹアドレス手
   段でデコードしてそのデコード結果に基づき入力手段及
   び出力手段によってシリアルにデータの入出力を行う複
   数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
   ドのためのデータ転送時に、その転送データを前記第ｎ
   ＋１番目のシリアルアクセスメモリへライト転送するよ
   うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
   出しを行うか、前出力の状態を保つかをコントロールす
   るリードイネーブル信号を含む各種の信号を入力し、前
   記各シリアルアクセスメモリを相互の転送コントロール
   以外に、独立にコントロールする分割メモリコントロー
   ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
   を同時にディスエーブルにする信号を発生するＩ／Ｏデ
   ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
5. 【請求項５】 請求項４の複数個のシリアルアクセスメ
   モリ、転送手段、及びＩ／Ｏディスエーブル信号発生手
   段と、 前記各シリアルアクセスメモリを相互の転送コントロー
   ル以外に、独立にコントロールする分割メモリコントロ
   ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
   ピーダンスのコントロールを行う出力インピーダンスコ
   ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
6. 【請求項６】 請求項４の複数個のシリアルアクセスメ
   モリ、転送手段、分割メモリコントロール手段、及びＩ
   ／Ｏディスエーブル信号発生手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
   ピーダンスのコントロールを行う出力インピーダンスコ
   ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
7. 【請求項７】 同一チップ上に並列に形成され、それぞ
   れ独立したアドレスをデコードする各独立したＸアドレ
   ス手段、該アドレスをデコードする独立した第１番目の
   ライト用Ｙアドレス手段、及び該アドレスをデコードす
   る第１番目〜第ｎ番目までの共通のリード用Ｙアドレス
   手段を有し、それらのデコード結果に基づきシリアルに
   データの入出力を行う複数個のシリアルアクセスメモリ
   と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
   ドのためのデータ転送時に、その転送データを前記第ｎ
   ＋１番目のシリアルアクセスメモリへライト転送するよ
   うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
   出しを行うか、前出力の状態を保つかをコントロールす
   るリードイネーブル信号を含む各種の信号を入力し、前
   記各シリアルアクセスメモリを相互の転送コントロール
   以外に、独立にコントロールする分割メモリコントロー
   ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
8. 【請求項８】 同一チップ上に並列に形成され、それぞ
   れ独立したアドレスをデコードする各独立したＸアドレ
   ス手段、該アドレスをデコードする独立した第１番目の
   ライト用Ｙアドレス手段、及び該アドレスをデコードす
   る第１番目〜第ｎ番目までの共通のリード用Ｙアドレス
   手段を有し、それらのデコード結果に基づきシリアルに
   データの入力を行うと共通に出力手段からシリアルにデ
   ータの出力を行う複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
   ドのためのデータ転送時に、その転送データを前記第ｎ
   ＋１番目のシリアルアクセスメモリへライト転送するよ
   うな転送手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
   ル以外に、独立にコントロールする分割メモリコントロ
   ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
   ピーダンスのコントロールを行う出力インピーダンスコ
   ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
9. 【請求項９】 請求項８の複数個のシリアルアクセスメ
   モリ、転送手段、及び出力インピーダンスコントロール
   手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
   出しを行うか、前出力の状態を保つかをコントロールす
   るリードイネーブル信号を含む各種の信号を入力し、前
   記各シリアルアクセスメモリを相互の転送コントロール
   以外に、独立にコントロールする分割メモリコントロー
   ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
   リ。
10. 【請求項１０】 同一チップ上に並列に形成され、それ
    ぞれ独立したアドレスをデコードする各独立したＸアド
    レス手段、該アドレスをデコードする独立した第１番目
    のライト用Ｙアドレス手段、及び該アドレスをデコード
    する第１番目〜第ｎ番目までの共通のリード用Ｙアドレ
    ス手段を有し、それらのデコード結果に基づき入力手段
    及び出力手段によってシリアルにデータの入出力を行う
    複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
    ドのためのデータ転送時に、その転送データを前記第ｎ
    ＋１番目のシリアルアクセスメモリへライト転送するよ
    うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
    出しを行うか、前出力の状態を保つかをコントロールす
    るリードイネーブル信号を含む各種の信号を入力し、前
    記各シリアルアクセスメモリを相互の転送コントロール
    以外に、独立にコントロールする分割メモリコントロー
    ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
    を同時にディスエーブルにする信号を発生するＩ／Ｏデ
    ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
11. 【請求項１１】 請求項１０の複数個のシリアルアクセ
    スメモリ、転送手段、及びＩ／Ｏディスエーブル信号発
    生手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
    ル以外に、独立にコントロールする分割メモリコントロ
    ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
    ピーダンスのコントロールを行う出力インピーダンスコ
    ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
12. 【請求項１２】 請求項１０の複数個のシリアルアクセ
    スメモリ、転送手段、及び分割メモリコントロール手段
    と、 前記各シリアルアクセスメモリの出力手段に対するイン
    ピーダンスのコントロールを行う出力インピーダンスコ
    ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
13. 【請求項１３】 同一チップ上に並列に形成され、それ
    ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
    手段でデコードしてそのデコード結果に基づきシリアル
    にデータの入出力を行う複数個のシリアルアクセスメモ
    リと、 前記各独立したＸアドレス手段と前記第１番目のライト
    用Ｙアドレス手段を兼ねる第１番目〜第ｎ番目までの共
    通のライト／リード用共通Ｙアドレス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
    ドのためのデータ転送時に、その転送データを前記第ｎ
    ＋１番目のシリアルアクセスメモリへライト転送するよ
    うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
    出しを行うか、前出力の状態を保つかをコントロールす
    るリードイネーブル信号を含む各種の信号を入力し、前
    記各シリアルアクセスメモリを相互の転送コントロール
    以外に、独立にコントロールする分割コントロール手段
    とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
14. 【請求項１４】 同一チップ上に並列に形成され、それ
    ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
    手段でデコードしてそのデコード結果に基づき入力手段
    及び出力手段によってシリアルにデータの入出力を行う
    複数個のシリアルアクセスメモリと、 前記各独立したＸアドレス手段と前記第１番目のライト
    用Ｙアドレス手段を兼ねる第１番目〜第ｎ番目までの共
    通のライト／リード用共通Ｙアドレス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
    ドのためのデータ転送時に、その転送データを前記第ｎ
    ＋１番目のシリアルアクセスメモリへライト転送するよ
    うな転送手段と、 前記各シリアルクアセスメモリを相互の転送コントロー
    ル以外に、独立にコントロールする分割メモリコントロ
    ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
    ピーダンスのコントロールを行う出力インピーダンスコ
    ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
15. 【請求項１５】 請求項１４の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、転送手段、及び出
    力インピーダンスコントロール手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
    出しを行うか、前出力の状態を保つかをコントロールす
    るリードイネーブル信号を含む各種の信号を入力し、前
    記各シリアルアクセスメモリを相互の転送コントロール
    以外に、独立にコントロールする分割メモリコントロー
    ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
16. 【請求項１６】 請求項１４の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、及び転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
    出しを行うか、前出力の状態を保つかをコントロールす
    るリードイネーブル信号を含む各種の信号を入力し、前
    記各シリアルアクセスメモリを相互の転送コントロール
    以外に、独立にコントロールする分割メモリコントロー
    ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
    を同時にディスエーブルにする信号を発生するＩ／Ｏデ
    ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
17. 【請求項１７】 請求項１４の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
    モリコントロール手段、及び出力インピーダンスコント
    ロール手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
    を同時にディスエーブルにする信号を発生するＩ／Ｏデ
    ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
18. 【請求項１８】 請求項１６の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
    モリコントロール手段、及びＩ／Ｏディスエーブル信号
    発生手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
    ピーダンスのコントロールを行う出力インピーダンスコ
    ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
19. 【請求項１９】 同一チップ上に並列に形成され、それ
    ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
    手段でデコードしてそのデコード結果に基づきシリアル
    にデータの入出力を行う複数個のシリアルアクセスメモ
    リと、 前記各シリアルアクセスメモリ共通のＸアドレス手段と
    前記第１番目のライト用Ｙアドレス手段を兼ねる第１番
    目〜第ｎ番目までの共通のライト／リード用共通Ｙアド
    レス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
    ドのためのデータ転送時に、その転送データを前記第ｎ
    ＋１番目のシリアルアクセスメモリへライト転送するよ
    うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
    出しを行うか、前出力の状態を保つかをコントロールす
    るリードイネーブル信号を含む各種の信号を入力し、前
    記各シリアルアクセスメモリを相互の転送コントロール
    以外に、独立にコントロールする分割メモリコントロー
    ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
20. 【請求項２０】 同一チップ上に並列に形成され、それ
    ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
    手段でデコードしてそのデコード結果に基づき入力手段
    及び出力手段によってシリアルにデータの入出力を行う
    複数個のシリアルアクセスメモリと、 前記各シリアルアクセスメモリ共通のＸアドレス手段と
    前記第１番目のライト用Ｙアドレス手段を兼ねる第１番
    目〜第ｎ番目までの共通のライト／リード用共通Ｙアド
    レス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
    ドのためのデータ転送時に、その転送データを前記第ｎ
    ＋１番目のシリアルアクセスメモリへライト転送するよ
    うな転送手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
    ル以外に、独立にコントロールする分割メモリコントロ
    ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
    ピーダンスのコントロールを行う出力インピーダンスコ
    ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
21. 【請求項２１】 請求項２０の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、転送手段、及び出
    力インピーダンスコントロール手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
    出しを行うか、前出力の状態を保つかをコントロールす
    るリードイネーブル信号を含む各種の信号を入力し、前
    記各シリアルアクセスメモリを相互の転送コントロール
    以外に、独立にコントロールする分割メモリコントロー
    ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
22. 【請求項２２】 請求項２０の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、及び転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
    出しを行うか、前出力の状態を保つかをコントロールす
    るリードイネーブル信号を含む各種の信号を入力し、前
    記各シリアルアクセスメモリを相互の転送コントロール
    以外に、独立にコントロールする分割メモリコントロー
    ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
    を同時にディスエーブルにする信号を発生するＩ／Ｏデ
    ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
23. 【請求項２３】 請求項２０の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
    モリコントロール手段、及び出力インピーダンスコント
    ロール手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
    を同時にディスエーブルにする信号を発生するＩ／Ｏデ
    ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。
24. 【請求項２４】 請求項２１の複数個のシリアルアクセ
    スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
    モリコントロール手段、及び出力インピーダンスコント
    ロール手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
    を同時にディスエーブルにする信号を発生するＩ／Ｏデ
    ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
    リ。