JPH0831169A - 同期型半導体記憶装置及びその読み出し制御方法 - Google Patents
同期型半導体記憶装置及びその読み出し制御方法Info
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Abstract
するレジスタ17と、ビット線B1、*B1、B2、*
B2とこれに対応するレジスタのビットとの間をオン/
オフさせる第1スイッチ素子群N11、N14、N2
1、N24と、ビット線とデータバスDB、*DBとの
間をオン/オフさせる第2スイッチ素子群N12、N1
5、N22、N25と、データバスと記憶素子との間を
オン/オフさせる第3スイッチ素子群N13、N16、
N23、N26とを備え、メモリセルに対しランダムア
クセスする場合には列デコーダ16の出力で第2スイッ
チ素子を選択制御し、レジスタからデータをシリアルに
読み出す場合には、行デコーダ12で選択された1行分
のメモリセルの内容を、第1スイッチ素子群を制御して
レジスタに書き込んだ後、列デコーダの出力で第3スイ
ッチ素子を順に選択制御する。
Description
作する同期型半導体記憶装置及びその読み出し制御方法
に関する。
Mメモリセルアレイに対し、通常のランダムアクセス回
路に加え、チップ専有面積が比較的広いシリアルアクセ
ス回路を備えており、かつ、入出力端子数が通常のDR
AMの約2倍であるので、価格が通常のDRAMの約2
倍と高い。
ック周波数の向上に伴い、図4に示すようなシンクロナ
スDRAMが開発されている。シンクロナスDRAM
は、外部から供給されるクロックCLKの立ち上がりエ
ッジに同期してコマンドのラッチやデータの入出力を行
う同期型DRAMであり、第1データまでのアクセスタ
イムは、非同期型のDRAMとほぼ同じであるが、第2
データ以降をクロック単位で高速読み出しすることが可
能である。また、バンク0のメモリセルアレイ10とバ
ンク1のメモリセルアレイ20とを有し、メモリセルア
レイ10とメモリセルアレイ20とから交互に例えば4
ワード毎読み出すことにより、プリチャージ時間を見か
け上隠すことができ、行アドレスが異なっても間断なく
アクセスすることができる。シンクロナスDRAMは、
VRAMよりもチップ面積が狭く安価である。
をVRAMとして用いることが期待されている。
セルアレイ10からデータが連続して読み出され、この
データがビデオ信号に変換されている途中で、画像処理
のアプリケーションプログラムにおいて、メモリセルア
レイ10の他のアドレスからデータを読み出し、その値
に応じてメモリセルアレイ10の内容を書き換える場合
には、メモリセルアレイ10とメモリセルアレイ20と
から交互にデータを読み出すことができないので、図5
に示す如く、連続的なデータアクセスができず、無駄時
間が生ずる。
に説明する。図5は、JEDECの規格に従った動作を
しめしており、バーストレングスが4でCASレーテン
シが2の場合を示す。なお、メモリセルアレイ10のビ
ット線は、t0より前にプリチャージされている。以下
において、例えば(t0)の動作は、時点t0から始ま
る一連の動作を意味する。
RA01として行アドレスバッファレジスタ11に保持
させる。この行アドレスRA01が行デコーダ12でデ
コードされて、メモリセルアレイ10内の1本のワード
線が選択され、1行分のメモリセルの記憶内容がビット
線上に読み出される。次にビット線上のデータがセンス
アンプ13で増幅される。
CA01として列アドレスカウンタ15に保持させる。
この列アドレスCA01が列デコーダ16でデコードさ
れて、列デコーダ16の出力に応じたビット線上のデー
タD00が列スイッチ回路14を介し入出力回路30に
供給され、入出力回路30内のフリップフロップに保持
されて出力される。
れるデータD00が外部から読み取られる。制御回路3
1は、列アドレスカウンタ15にクロックを供給して列
アドレスをインクリメントさせる。この列アドレスに応
じたビット線上のデータD01が列スイッチ回路14を
介し入出力回路30に供給され、入出力回路30内のフ
リップフロップに保持されて出力される。
で繰り返され、t4〜t7において連続した4ワードの
データD00〜D03が入出力回路30から出力され
る。 (t6)次のアクセスに備えてメモリセル10のビット
線がプリチャージされる。上記規格上、このプリチャー
ジの際には行及び列のアドレスバッファ11、16及び
入出力回路30内のフリップフロップの内容が全てクリ
アされるが、クロックCLKの1サイクルが例えば10
nsと極めて短時間であるので、時点t6で外部信号を
受け付けてからこのクリアが実行されるまでの信号伝播
遅延により、時点t7でのデータD03の出力は保証さ
れる。
様にして、同一バンクのメモリセルアレイ10の他のワ
ード線で選択された1行分のデータのうち連続した4ワ
ードのデータDX0〜DX3がt〜tにおいて入出力回
路30から出力される。したがって、t8からt12ま
での5クロックサイクルが無駄時間となる。 本発明の目的は、このような問題点に鑑み、ワード線で
選択されたメモリセルから1ワードずつ連続してデータ
を読み出している途中で同一バンクに対しランダムアク
セス要求があった場合、無駄時間を低減することができ
る同期型半導体記憶装置及びその読み出し制御方法を提
供することにある。
は、メモリセルアレイと、該メモリセルアレイに対しデ
ータアクセスするためのデータアクセス回路とを有し、
該データアクセス回路は、該メモリセルアレイ内のワー
ド線を選択する行アドレスデコーダと、コラムデコーダ
とを備え、クロックに同期して動作する同期型半導体記
憶装置において、該データアクセス回路はさらに、該メ
モリセルアレイ内のワード線で同時に選択されるメモリ
セルの数に等しい記憶素子を備えたレジスタと、該ビッ
ト線とこれに対応する該記憶素子との間をオン/オフさ
せる第1スイッチ素子群と、該ビット線とデータバスと
の間をオン/オフさせる第2スイッチ素子群と、該デー
タバスと該記憶素子との間をオン/オフさせる第3スイ
ッチ素子群とを備えたコラムスイッチ回路と、該メモリ
セルに対し読み書きする場合には該列デコーダの出力で
該第2スイッチ素子群の1ワード分を選択制御し、該レ
ジスタからデータを読み出す場合には該列デコーダの出
力で該第3スイッチ素子群の1ワード分を選択制御し、
ワード線で選択されたメモリセルの内容を該レジスタに
書き込む場合には該第1スイッチ素子群を一括制御する
制御回路と、を有する。
メモリセルから1ワードずつ連続してデータを読み出し
ている途中でメモリセルに対しアクセス要求があった場
合、次の第2発明の同期型半導体記憶装置の読み出し制
御方法で動作させることにより、レジスタからの連続読
み出しとメモリセルに対するアクセスを部分的に並行し
て行うことができるので、無駄時間を低減することがで
きる。
モリセルのワード線で選択されたメモリセルから1ワー
ドずつ順にデータを読み出すシリアルリードの場合に
は、上記第1スイッチ素子群を一括制御して該ワード線
で選択されたメモリセルの内容を上記レジスタに書き込
ませ、次いで上記列デコーダの出力で上記第3スイッチ
素子群の1ワード分を順に選択制御して該レジスタから
データを読み出させ、該シリアルリード中に、該メモリ
セルアレイに対しアクセスを行う場合には、該シリアル
リードと並行して、アクセス対象の該メモリセルに対応
したワード線を選択させ、次いでシリアルリード動作に
おける該第3スイッチ素子群の選択制御を中断して、上
記第2スイッチ素子群の1ワード分を選択制御して該メ
モリセルに対応したビット線からデータを読み出させ、
次いで該シリアルリード動作を継続させる。
アルリードを行わない場合には従来の通常の同期型半導
体記憶装置として使用することができ、各種画像処理装
置にも用いることができ、汎用性が高い。また、従来の
通常の同期型半導体記憶装置に付加した本発明の特徴部
分の構成が簡単であるので、高価格化を抑制できる。第
1発明の第1態様では、上記第1発明の構成にさらに、
入力端がアドレスバスに接続された第1の列アドレスカ
ウンタと、入力端が該アドレスバスに接続された第2の
列アドレスカウンタと、該第1と第2の列アドレスカウ
ンタの一方の出力を選択して上記列デコーダに供給する
マルチプレクサと、該列デコーダの出力を上記第2スイ
ッチ素子群と第3スイッチ素子群の一方の制御入力端に
供給するデマルチプレクサと、を有し、上記制御回路
は、上記メモリセルに対しアクセスする場合には、該ア
ドレスバス上のアドレスを該第1の列アドレスカウンタ
に保持させ、該マルチプレクサに対し該第1の列アドレ
スカウンタの出力を選択させ、かつ、該デマルチプレク
サに対し該第2スイッチ素子群を選択させ、上記レジス
タからデータを順に読み出すシリアルリードの場合に
は、該アドレスバス上のアドレスを該第2の列アドレス
カウンタに保持させ、該マルチプレクサに対し該第2の
列アドレスカウンタの出力を選択させ、かつ、該デマル
チプレクサに対し該第3スイッチ素子群を選択させ、該
レジスタからデータを1ワード読み出す毎に該第2の列
アドレスカウンタの値をインクリメントさせる。
法を容易に実施することができる。第1発明の第2態様
では、上記第1態様において上記制御回路は、上記レジ
スタからデータを読み出す第1の動作中に、第2の動作
として上記メモリセルアレイからデータを読み出す場合
には、該第1の動作を継続し、該第1の動作として上記
第1スイッチ素子群を制御し上記ワード線で選択された
メモリセルの内容を該レジスタに書き込んだ後に、該第
2の動作として、該第1の動作と並行して読み出し対象
のメモリセルに対応したワード線を選択させる。
法をさらに容易に実施することができる。第1発明の第
3態様では、上記制御回路は、上記メモリセルアレイに
対する次のリード動作又はライト動作に備えるために、
上記第1の動作として上記ワード線で選択されたメモリ
セルの内容を上記レジスタに保持させた後の、上記クロ
ックに同期して、上記ビット線をプリチャージさせる。
アレイに対する次のリード動作又はライト動作に備える
ために、上記シリアルリードの場合には、上記ワード線
で選択されたメモリセルの内容を上記レジスタに保持さ
せた後の該クロックに同期して、上記ビット線をプリチ
ャージさせる。この第1発明の第3態様又は第2発明の
第1態様によれば、クロックに同期してシリアルリード
中に、メモリセルに対しアクセス要求があっても、間断
なくアクセスすることができ、本発明の効果が高められ
る。
対するシリアルリード動作中に、他のバンクの上記メモ
リセルに対しシリアルリードの動作を準備しておくこと
により、異なるバンクにわたって連続的にシリアルリー
ドを行う。この第2態様によれば、シリアルリード中に
同一バンクに対しアクセス要求があっても、複数バンク
にわたって間断なくアクセスすることができ、本発明の
効果がさらに高められる。
する。図中、同一又は類似の構成要素には、同一又は類
似の符号を付している。 [第1実施例]図1は、VRAMとしても用いることが
可能な第1実施例のシンクロナスDRAMの概略構成を
示す。
構成の、バンク0のメモリセルアレイ10と、バンク1
のメモリセルアレイ20とを備えている。メモリセルア
レイ10に対するアクセス回路とメモリセルアレイ20
に対するアクセス回路とは、互いに対称的な構成となっ
ており、以下、バンク0の回路について説明する。アド
レスバス上のアドレスADは、RA0として行アドレス
バッファレジスタ11に保持され、保持された行アドレ
スRA0が行デコーダ12でデコードされ、メモリセル
アレイ10内の一本のワード線が選択される。
ルアレイ10が2行2列のメモリセルM11〜M22で
構成されている場合を示す。各メモリセルは、MOSキ
ャパシタ101の一端がグランド線に接続され、他端が
nMOSトランジスタ102を介してビット線B1に接
続され、nMOSトランジスタ102のゲートがワード
線W1に接続されている。奇数行のメモリセルM11及
びM12はそれぞれビット線B1及びB2に接続され、
偶数行のM21及びM22はそれぞれビット線*B1及
び*B2に接続されている。
リチャージ回路(図1では図示省略)に接続され、他端
がセンスアンプ13及び列スイッチ回路14Aを介して
行データレジスタ17に接続されている。これらプリチ
ャージ回路、センスアンプ13、列スイッチ回路14A
及び行データレジスタ17は、メモリセルアレイ10の
各列について互いに同一構成となっている。
1及び*B1の一端がそれぞれ、pMOSトランジスタ
P11及びP12を介して電位VCC/2の電源供給線
に接続され、ビット線B1とビット線*B1の間に等電
位化用のpMOSトランジスタP3が接続されている。
pMOSトランジスタP11〜P13の各ゲートは共通
に接続され、これにプリチャージ信号*φ1が供給され
る。プリチャージ回路の第2列は、pMOSトランジス
タP21〜P23からなる。
ト線B1と*B1の電位差を増幅して電源電位VCCと
0Vとにフルスィングさせるセンスアンプ131であ
る。センスアンプ131は、制御回路31Aからのイネ
ーブル信号φ2により動作/非動作状態にされる。セン
スアンプ13の第2列は、センスアンプ132である。
列スイッチ回路14Aの第1列は、ビット線B1の他端
にnMOSトランジスタN11及びN12の一端が接続
され、nMOSトランジスタN12の他端が、一方では
データバスDBに接続され、他方ではnMOSトランジ
スタN13を介してnMOSトランジスタN11の他端
に接続されている。同様に、ビット線*B1の他端にn
MOSトランジスタN14及びN15の一端が接続さ
れ、nMOSトランジスタN15の他端が、一方ではデ
ータバス*DBに接続され、他方ではnMOSトランジ
スタN16を介してnMOSトランジスタN14の他端
に接続されている。nMOSトランジスタN12及びN
15の両ゲートは共通に接続され、これにコラム選択信
号CS1が供給される。nMOSトランジスタN13及
びN16の両ゲートは共通に接続され、これにレジスタ
ビット選択信号RS1が供給される。また、nMOSト
ランジスタN11及びN14のゲートは共通に接続さ
れ、これにレジスタ書き込み信号RWが供給される。列
スイッチ回路14Aの第2列は、nMOSトランジスタ
N22〜N26からなり、nMOSトランジスタN22
及びN25の両ゲートにはコラム選択信号CS2が供給
され、nMOSトランジスタN23及びN26の両ゲー
トにはレジスタビット選択信号RS2が供給され、nM
OSトランジスタN21及びN24のゲートにはレジス
タ書き込み信号RWが供給される。
プフロップ171であり、nMOSトランジスタN17
及びN18のソースが共にグランド線に接続され、nM
OSトランジスタN17のドレインがnMOSトランジ
スタN18のゲートに接続され、nMOSトランジスタ
N18のドレインがnMOSトランジスタN17のゲー
トに接続されている。nMOSトランジスタN17及び
N18のドレインはそれぞれ、nMOSトランジスタN
11及びN14の他端に接続されている。nMOSトラ
ンジスタN17及びN18の各ゲートとグランド線との
間には、データ保持に寄与する寄生容量が存在する。行
データレジスタ17の第2列は、フリップフロップ17
2であり、nMOSトランジスタN27及びN28から
なる。
ADは、レジスタ選択信号*RSが高レベルのときCA
0として列アドレスカウンタ15Aにロードされ、レジ
スタ選択信号*RSが低レベルのときCR0として列ア
ドレスカウンタ15Bにロードされ、ロードされた列ア
ドレスCA0とCR0の一方がマルチプレクサ18で選
択されて列デコーダ16でデコードされる。デコード結
果は、図2に示す如く、デマルチプレクサ19を介し、
その制御入力端に供給されるメモリ/レジスタ選択信号
M/Rが高レベルのときコラム選択信号CS1及びCS
2として列スイッチ回路14Aに供給され、メモリ/レ
ジスタ選択信号M/Rが低レベルのときレジスタビット
選択信号RS1及びRS2として、列スイッチ回路14
Aに供給される。
30に接続されている。入出力回路30は、データバス
DB及び*DB上のデータを保持するフリップフロップ
と、この保持前にデータバスDBと*DBとの電位差を
増幅するセンスアンプとを備えている(不図示)。制御
回路31Aは、従来と同様に、モードレジスタを備えて
おり、バーストレングス、ラップタイプ、CASレーデ
ンシを設定可能となっており、また、メモリセルアレイ
10及び20に対するセルフリフレッシュ回路を備えて
いる。
ロックCLK、チップセレクト信号*CS、行アドレス
ストローブ信号*RAS、列アドレスストローブ信号*
CAS、ライトイネーブル信号*WE、アドレスADの
最上位ビットBS及びレジスタ選択信号*RSに基づ
き、メモリアクセス回路の構成要素を制御する。制御回
路31Aは、チップセレクト信号*CSが低レベルのと
き、クロックCLKの立ち上がりから一連の制御信号を
出力する。
ットであり、低レベルのときバンク0の選択を意味し、
高レベルのときバンク1の選択を意味する。また、レジ
スタ選択信号*RSは、低レベルのとき行レジスタアク
セス要求を意味し、高レベルのときメモリアクセス要求
を意味する。行アドレスストローブ信号*RASが低レ
ベルであり、かつ、列アドレスストローブ信号*CAS
が高レベルのとき、クロックCLKの立ち上がりエッジ
のタイミングで、アドレスADが行アドレスバッファレ
ジスタに保持され、次いでビット線上へのデータの読み
出し動作及びセンスアンプ13による増幅動作が行われ
る。レジスタ選択信号*RSが低レベルの場合にはさら
に、行データレジスタ17への書き込みが行われる。
ベルであり、かつ、列アドレスストローブ信号*CAS
が低レベルのとき、クロックCLKの立ち上がりエッジ
のタイミングで、アドレスADが列アドレスカウンタに
保持され、次いで、レジスタ選択信号*RSが高レベル
の場合にはライトイネーブル信号*WEが高レベルか低
レベルかに応じてビット線上のデータの読み出し動作又
は書き込み動作が行われ、レジスタ選択信号*RSが低
レベルの場合には行データレジスタ17からの読み出し
動作が行われる。
って制御動作を行い、図5中の時点t6のように行アド
レスストローブ信号*RAS及び列アドレスストローブ
信号*CASが共に低レベルのときプリチャージを行
い、さらに、規格外であるが、後述の時点t2において
プリチャージを行う。次に、図3に従って、シンクロナ
スDRAMの動作例を説明する。
AMとして用いており、メモリセルアレイ10から1行
分、行データレジスタ17に保持させ、行データレジス
タ17に保持されたデータを1ビットづつ順に読み出さ
せ、入出力回路30を介して不図示のビデオ信号生成回
路に供給する。このシリアルリード中に、メモリセルア
レイ10に対しアプリケーションプログラムからランダ
ムアクセス要求があった場合に、その要求を受け付け、
データの読み出し又は書き込みを行う。このランダムア
クセス要求が、シリアルリード中のバンクに対するもの
であるときに、無駄時間が問題となるので、図3はこの
場合の一部を示す。図3は、バーストレングスが4でC
ASレーテンシが2の場合を示す。
は、t0より前にプリチャージされている。以下におい
て、例えば(t0)の動作は、時点t0から始まる一連
の動作を意味する。 (t0)チップセレクト信号*CSが低レベル、行アド
レスストローブ信号*RASが低レベル、列アドレスス
トローブ信号*CASが高レベル、バンク選択信号BS
が低レベルであるので、アドレスADをRA01として
行アドレスバッファレジスタ11に保持させ、行デコー
ダ12で選択された行の記憶内容をビット線上に読み出
させる。次いで、イネーブル信号φ2によりセンスアン
プ13を動作状態にさせ、ビット線上のデータをセンス
アンプ13で増幅させる。また、時点t0でレジスタ選
択信号*RSが低レベル、ライトイネーブル信号*WE
が高レベルであるので、レジスタ書き込み信号RWを高
レベルにし、nMOSトランジスタN11、N14、N
21及びN24をオンにさせて、ビット線上の1行分の
データを行データレジスタ17に保持させる。
ベル、行アドレスストローブ信号*RASが高レベル、
列アドレスストローブ信号*CASが低レベル、ライト
イネーブル信号*WEが高レベル、バンク選択信号BS
が低レベル、レジスタ選択信号*RSが低レベルであ
り、かつ、上述のようにバーストレングスが4であるの
で、以下のようにして行データレジスタ17から4ワー
ド(本実施例では1ワード=1ビット)のデータのシリ
アルリード制御を行う。
ドレスカウンタ15Bに保持させ、マルチプレクサ18
に対し列アドレスカウンタ15Bの出力を選択させる。
また、図2においてメモリ/レジスタ選択信号M/Rを
低レベルにして、レジスタビット選択信号RS1を高レ
ベルにし、フリップフロップ171に保持されたデータ
をnMOSトランジスタN13及びN16を介しデータ
バスDB及び*DBから読み出させる。すなわち、列ス
イッチ回路14Aに対し行データレジスタ17の第1ビ
ットを選択させる。そして、入出力回路30内のフリッ
プフロップにデータバスDB及び*DB上のデータD1
0を保持させる。
アクセスに備えて、メモリセルアレイ10のビット線を
プリチャージさせる。すなわち、リードコマンド(行ア
ドレスストローブ信号*RASが高レベル、列アドレス
ストローブ信号*CASが低レベル、ライトイネーブル
信号*WEが高レベル)が行データレジスタ17に対す
るもの(レジスタ選択信号*RSが高レベル)である場
合には特別に、バンク選択信号BSで示されるバンクの
ビット線に対し、プリチャージも行う。但し、この場合
には、行及び列のアドレスバッファ11、15A、15
B及び入出力回路30内のフリップフロップの内容はク
リアしない。このプリチャージは、時点t2で既に、図
2中のnMOSトランジスタN11、N14、N21、
N24、N12、N15、N22及びN25がオフであ
ることから可能になる。
れるデータD00が外部から読み取られる。列アドレス
カウンタ15Bにクロックを供給して列アドレスをイン
クリメントさせ、列スイッチ回路14Aに対し行データ
レジスタ17の第2ビットを選択させ、入出力回路30
内のフリップフロップにデータバスDB及び*DB上の
データD01を保持させる。
〜t7において繰り返され、行データレジスタ17から
のデータD01〜D03がクロックCLKに同期して読
み出される。t4〜t7では、以下の動作も並行して行
われる。並行動作は、上記のようにnMOSトランジス
タN11、N14、N21、N24、N12、N15、
N22及びN25がオフであることから可能になる。
ベル、行アドレスストローブ信号*RASが低レベル、
列アドレスストローブ信号*CASが高レベル、バンク
選択信号BSが低レベル、レジスタ選択信号*RSが高
レベルであるので、アドレスADをRA0Xとして行ア
ドレスバッファレジスタ11に保持させ、行デコーダ1
2で選択された行の記憶内容をビット線上に読み出させ
る。次いで、イネーブル信号φ2によりセンスアンプ1
3を動作状態にさせ、ビット線上のデータをセンスアン
プ13で増幅させる。
ベル、行アドレスストローブ信号*RASが高レベル、
列アドレスストローブ信号*CASが低レベル、ライト
イネーブル信号*WEが高レベル、バンク選択信号BS
が低レベル、レジスタ選択信号*RSが高レベルであ
り、かつ、上述のようにバーストレングスが4であるの
で、すなわち、アプリケーシュンプログラムからバンク
0のメモリセルアレイ10に対し連続した4ワードのラ
ンダムリード要求が行われているので、以下のようにし
てメモリセルアレイ10から4ワードのデータのランダ
ムリード制御を行う。
ドレスカウンタ15Aに保持させる。データD03が、
入出力回路30内のフリップフロップに保持された後
に、マルチプレクサ18に対し列アドレスカウンタ15
Aの出力を選択させる。次いで、図2においてメモリ/
レジスタ選択信号M/Rを高レベルにして、行デコーダ
12で選択されセンスアンプ13で増幅された1行分の
データのうち選択した1ビットのデータDX0を、デー
タバスDB及び*DBから読み出させ、入出力回路30
内のフリップフロップに保持させる。
れるデータDX0が外部から読み取られる。列アドレス
カウンタ15Aにクロックを供給して列アドレスをイン
クリメントさせ、入出力回路30内のフリップフロップ
にデータバスDB及び*DB上のデータDX1を保持さ
せる。
9〜t11において繰り返され、メモリセルアレイ10
からのデータDX1〜DX3がクロックCLKに同期し
て読み出される。 (t10)チップセレクト信号*CSが低レベル、行ア
ドレスストローブ信号*RASが高レベル、列アドレス
ストローブ信号*CASが低レベル、ライトイネーブル
信号*WEが高レベル、バンク選択信号BSが低レベ
ル、レジスタ選択信号*RSが低レベルであるので、以
下のようにして行データレジスタ17から4ワードのデ
ータのシリアルリード制御を行う。すなわち、行データ
レジスタ17のシリアルリード制御が再開される。
ドレスカウンタ15Bに保持させる。データDX03
が、入出力回路30内のフリップフロップに保持された
後に、マルチプレクサ18に対し列アドレスカウンタ1
5Bの出力を選択させる。また、図2においてメモリ/
レジスタ選択信号M/Rを低レベルにして、列スイッチ
回路14Aに対し行データレジスタ17のビットを選択
させ、データD04をデータバスDB及び*DB上に読
み出させる。次いでこれを、入出力回路30内のフリッ
プフロップに保持させる。
のコマンドと同一であるので、上記プリチャージも行わ
れる。上記従来技術の欄の(t6)で述べたように、信
号伝播遅延によりデータDX3の出力は保証される。 (t12)時点t12で、DRAMから出力されるデー
タD04が外部から読み取られる。
給して列アドレスをインクリメントさせ、列スイッチ回
路14Aに対し行データレジスタ17の次のビットを選
択させ、入出力回路30内のフリップフロップにデータ
バスDB及び*DB上のデータD01を保持させる。 (t13〜t15)前記(t12)の動作がt13〜t
15において繰り返され、行データレジスタ17からの
データD05〜D07がクロックCLKに同期して読み
出される。
してシリアルリード制御中に、同一バンクに対しランダ
ムアクセス要求があっても、間断なくアクセスすること
ができ、無駄時間が低減される。行データレジスタ17
から全ビットのデータを読み出す4サイクル前から、バ
ンク1についてバンク0の場合と同様にシリアルリード
制御を開始することにより、バンク0からバンク1への
シリアルリード制御を間断無く行い、このような制御を
線順次で繰り返す。
ルリードを行うのでリフレッシュ動作を行う必要がな
い。本実施例のシンクロナスDRAMは、シリアルリー
ドを行わない場合には従来の通常のシンクロナスDRA
Mとして使用することができ、また、各種画像処理装置
にも用いることができ、汎用性が高い。また、従来の通
常のシンクロナスDRAMに付加した構成が簡単である
ので、高価格化を抑制できる。
まれる。例えば、上記実施例では時点t2での外部信号
の組み合わせであるコマンドを、レジスタリードコマン
ドかつ特別なプリチャージコマンドであるとしたが、プ
リチャージコマンドを含まない変形例であってもよい。
この場合、図5に示す範囲では動作が図5と同一にな
り、時点t6でプリチャージコマンドを供給しなければ
ならず、また、5クロックサイクルの無駄時間が生ず
る。しかし、図4の構成の場合、図5の続きの動作にお
いてメモリセルからデータD04〜D07を読み出すと
きには、図5中のt8〜t12と同様の無駄時間が生ず
る。これに対し、上記変形例の場合には、図3のt10
でのレジスタリードと同じ動作を図16のt15で、メ
モリリード動作と並行して行い、不図示のt17〜でレ
ジスタからデータを連続して読み出すことができるの
で、本発明の効果が得られる。
DRAMが1ビット出力、すなわち1ワードが1ビット
の場合を説明したが、複数ビット並列出力の構成であっ
てもよい。この場合、列スイッチ回路14Aは、行デー
タレジスタ17からの複数ビット並列出力の構成を、当
業者に周知の、メモリセルアレイ10からの複数ビット
並列出力の構成と同様にすればよい。
ルアレイ10のメモリセルと同一構成であってもよいこ
とは勿論である。さらに、本発明は単バンク構成に適用
しても効果が得られる。
型半導体記憶装置では、ワード線で選択されたメモリセ
ルの内容をレジスタに一括して保持させ、このレジスタ
から1ワードずつ連続してデータを読み出し、この読み
出し中にメモリセルアレイに対しアクセス要求があった
場合には第2発明の読み出し制御方法で動作させること
により、レジスタからのシリアルリードとメモリセルに
対するアクセスを部分的に並行して行うことができるの
で、無駄時間を低減することができるという効果を奏す
る。
は、シリアルリードを行わない場合には従来の通常の同
期型半導体記憶装置として使用することができ、各種画
像処理装置にも用いることができ、汎用性が高く、さら
に、従来の通常の同期型半導体記憶装置に付加した本発
明の特徴部分の構成が簡単であるので、高価格化を抑制
でき、安価で高速動作が可能なVRAMとして用いるこ
とができるという効果を奏する。
方法を容易に実施することができるという効果を奏す
る。第1発明の第2態様によれば、第2発明の方法をさ
らに容易に実施することができるという効果を奏する。
第1発明の第3態様又は第2発明の第1態様によれば、
クロックに同期してシリアルリード中に、メモリセルア
レイに対しアクセス要求があっても、間断なくアクセス
することができ、上記本発明の効果が高められる。
同期してシリアルリード中に、同一バンクに対しアクセ
ス要求があっても、複数バンクにわたって間断なくアク
セスすることができ、上記本発明の効果がさらに高めら
れる。
略構成を示すブロック図である。
成されている場合の、図1のバンク0の要部回路図であ
る。
イムチャートである。
ブロック図である。
イムチャートである。
スタ 12、22 行デコーダ 13、23、131、132 センスアンプ 14、14A、24、24A 列スイッチ回路 15、15A、15B、25、25A、25B 列アド
レスカウンタ 16、26 列デコーダ 17、27 行データレジスタ 18、28 マルチプレクサ 19、29 デマルチプレクサ 30 入出力回路 31、31A 制御回路 171、172 フリップフロップ
Claims (7)
- 【請求項1】 メモリセルアレイと、該メモリセルアレ
イに対しデータアクセスするためのデータアクセス回路
とを有し、該データアクセス回路は、該メモリセルアレ
イ内のワード線を選択する行アドレスデコーダと、コラ
ムデコーダとを備え、クロックに同期して動作する同期
型半導体記憶装置において、該データアクセス回路はさ
らに、 該メモリセルアレイ内のワード線で同時に選択されるメ
モリセルの数に等しい記憶素子を備えたレジスタと、 該ビット線とこれに対応する該記憶素子との間をオン/
オフさせる第1スイッチ素子群と、該ビット線とデータ
バスとの間をオン/オフさせる第2スイッチ素子群と、
該データバスと該記憶素子との間をオン/オフさせる第
3スイッチ素子群とを備えたコラムスイッチ回路と、 該メモリセルに対し読み書きする場合には該列デコーダ
の出力で該第2スイッチ素子群の1ワード分を選択制御
し、該レジスタからデータを読み出す場合には該列デコ
ーダの出力で該第3スイッチ素子群の1ワード分を選択
制御し、ワード線で選択されたメモリセルの内容を該レ
ジスタに書き込む場合には該第1スイッチ素子群を一括
制御する制御回路と、 を有することを特徴とする同期型半導体記憶装置。 - 【請求項2】 請求項1にさらに、 入力端がアドレスバスに接続された第1の列アドレスカ
ウンタと、 入力端が該アドレスバスに接続された第2の列アドレス
カウンタと、 該第1と第2の列アドレスカウンタの一方の出力を選択
して前記列デコーダに供給するマルチプレクサと、 該列デコーダの出力を前記第2スイッチ素子群と第3ス
イッチ素子群の一方の制御入力端に供給するデマルチプ
レクサと、 を有し、前記制御回路は、 前記メモリセルに対しアクセスする場合には、該アドレ
スバス上のアドレスを該第1の列アドレスカウンタに保
持させ、該マルチプレクサに対し該第1の列アドレスカ
ウンタの出力を選択させ、かつ、該デマルチプレクサに
対し該第2スイッチ素子群を選択させ、 前記レジスタからデータを読み出す場合には、該アドレ
スバス上のアドレスを該第2の列アドレスカウンタに保
持させ、該マルチプレクサに対し該第2の列アドレスカ
ウンタの出力を選択させ、かつ、該デマルチプレクサに
対し該第3スイッチ素子群を選択させる、 ことを特徴とする同期型半導体記憶装置。 - 【請求項3】 前記制御回路は、 前記レジスタからデータを読み出す第1の動作中に、第
2の動作として前記メモリセルアレイからデータを読み
出す場合には、該第1の動作を継続し、 該第1の動作として前記第1スイッチ素子群を制御し前
記ワード線で選択されたメモリセルの内容を該レジスタ
に書き込んだ後に、該第2の動作として、該第1の動作
と並行して読み出し対象のメモリセルに対応したワード
線を選択させる、 ことを特徴とする請求項2記載の同期型半導体記憶装
置。 - 【請求項4】 前記制御回路は、前記メモリセルアレイ
に対する次のリード動作又はライト動作に備えるため
に、前記第1の動作として前記ワード線で選択されたメ
モリセルの内容を前記レジスタに保持させた後の、前記
クロックに同期して、前記ビット線をプリチャージさせ
ることを特徴とする請求項3記載の同期型半導体記憶装
置。 - 【請求項5】 請求項1又は2記載の同期型半導体記憶
装置に対する読み出し制御方法であって、 前記メモリセルのワード線で選択されたメモリセルから
1ワードずつ順にデータを読み出すシリアルリードの場
合には、前記第1スイッチ素子群を一括制御して該ワー
ド線で選択されたメモリセルの内容を前記レジスタに書
き込ませ、次いで前記列デコーダの出力で前記第3スイ
ッチ素子群の1ワード分を順に選択制御して該レジスタ
からデータを読み出させ、 該シリアルリード中に、該メモリセルアレイに対しアク
セスを行う場合には、該シリアルリードと並行して、ア
クセス対象の該メモリセルに対応したワード線を選択さ
せ、次いでシリアルリード動作における該第3スイッチ
素子群の選択制御を中断して、前記第2スイッチ素子群
の1ワード分を選択制御して該メモリセルに対応したビ
ット線からデータを読み出させ、次いで該シリアルリー
ド動作を継続させる、 ことを特徴とする読み出し制御方法。 - 【請求項6】 前記メモリセルアレイに対する次のリー
ド動作又はライト動作に備えるために、前記シリアルリ
ードの場合には、前記ワード線で選択されたメモリセル
の内容を前記レジスタに保持させた後の該クロックに同
期して、前記ビット線をプリチャージさせる、 ことを特徴とする請求項5記載の読み出し制御方法。 - 【請求項7】 前記メモリセルアレイが複数バンク構成
である場合に、前記レジスタに対するシリアルリード動
作中に、他のバンクの前記メモリセルに対しシリアルリ
ードの動作を準備しておくことにより、異なるバンクに
わたって連続的にシリアルリードを行う、 ことを特徴とする請求項5又は6記載の読み出し制御方
法。
Priority Applications (4)
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KR1019950010460A KR0160563B1 (ko) | 1994-07-14 | 1995-04-29 | 동기형 반도체 기억 장치 및 그 판독 제어 방법 |
US08/433,255 US5568427A (en) | 1994-07-14 | 1995-05-02 | Memory and method of reading out of the memory |
TW084104763A TW275710B (ja) | 1994-07-14 | 1995-05-13 |
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ID=15744293
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KR (1) | KR0160563B1 (ja) |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6028812A (en) * | 1998-03-03 | 2000-02-22 | Sharp Kabushiki Kaisha | Semiconductor memory device and method for controlling the same |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100203145B1 (ko) | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 메모리 소자의 뱅크 분산 방법 |
JP4057084B2 (ja) * | 1996-12-26 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
KR100247923B1 (ko) * | 1997-01-29 | 2000-03-15 | 윤종용 | 스위치신호발생기및이를이용한고속동기형sram |
JPH1139894A (ja) * | 1997-07-23 | 1999-02-12 | Sharp Corp | クロック同期式読み出し専用メモリ |
US5856947A (en) * | 1997-08-27 | 1999-01-05 | S3 Incorporated | Integrated DRAM with high speed interleaving |
CA2217375C (en) * | 1997-09-30 | 2001-09-11 | Valerie Lines | Bi-directional data bus scheme with optimized read and write characteristics |
JP3277860B2 (ja) * | 1997-09-30 | 2002-04-22 | 日本電気株式会社 | ロウバッファ内蔵半導体メモリ |
WO1999046775A2 (en) | 1998-03-10 | 1999-09-16 | Rambus, Inc. | Performing concurrent refresh and current control operations in a memory subsystem |
KR100305647B1 (ko) * | 1998-05-27 | 2002-03-08 | 박종섭 | 동기식메모리장치 |
US5963481A (en) * | 1998-06-30 | 1999-10-05 | Enhanced Memory Systems, Inc. | Embedded enhanced DRAM, and associated method |
JP2000049305A (ja) * | 1998-07-28 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
US6330636B1 (en) | 1999-01-29 | 2001-12-11 | Enhanced Memory Systems, Inc. | Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank |
IT1318978B1 (it) * | 2000-10-06 | 2003-09-19 | St Microelectronics Srl | Struttura di controllo e temporizzazione per una memoria |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6211977A (ja) * | 1985-07-10 | 1987-01-20 | Toshiba Corp | 画像メモリ |
US4980862A (en) * | 1987-11-10 | 1990-12-25 | Mosaid, Inc. | Folded bitline dynamic ram with reduced shared supply voltages |
EP0405411B1 (en) * | 1989-06-26 | 1995-11-15 | Nec Corporation | Semiconductor memory having improved data readout scheme |
JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
US5241503A (en) * | 1991-02-25 | 1993-08-31 | Motorola, Inc. | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers |
JP3231842B2 (ja) * | 1992-06-23 | 2001-11-26 | 株式会社 沖マイクロデザイン | シリアルアクセスメモリ |
KR100256120B1 (ko) * | 1993-09-22 | 2000-05-15 | 김영환 | 고속 감지 증폭기 |
-
1994
- 1994-07-14 JP JP16190794A patent/JP3380050B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-29 KR KR1019950010460A patent/KR0160563B1/ko not_active IP Right Cessation
- 1995-05-02 US US08/433,255 patent/US5568427A/en not_active Expired - Lifetime
- 1995-05-13 TW TW084104763A patent/TW275710B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6028812A (en) * | 1998-03-03 | 2000-02-22 | Sharp Kabushiki Kaisha | Semiconductor memory device and method for controlling the same |
Also Published As
Publication number | Publication date |
---|---|
JP3380050B2 (ja) | 2003-02-24 |
KR960006014A (ko) | 1996-02-23 |
KR0160563B1 (ko) | 1998-12-01 |
US5568427A (en) | 1996-10-22 |
TW275710B (ja) | 1996-05-11 |
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