JPH0831169A - 同期型半導体記憶装置及びその読み出し制御方法 - Google Patents
同期型半導体記憶装置及びその読み出し制御方法Info
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- JPH0831169A JPH0831169A JP6161907A JP16190794A JPH0831169A JP H0831169 A JPH0831169 A JP H0831169A JP 6161907 A JP6161907 A JP 6161907A JP 16190794 A JP16190794 A JP 16190794A JP H0831169 A JPH0831169 A JP H0831169A
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【目的】アクセスの無駄時間を低減する。
【構成】メモリセルアレイ１０の１行分のデータを保持
するレジスタ１７と、ビット線Ｂ１、＊Ｂ１、Ｂ２、＊
Ｂ２とこれに対応するレジスタのビットとの間をオン／
オフさせる第１スイッチ素子群Ｎ１１、Ｎ１４、Ｎ２
１、Ｎ２４と、ビット線とデータバスＤＢ、＊ＤＢとの
間をオン／オフさせる第２スイッチ素子群Ｎ１２、Ｎ１
５、Ｎ２２、Ｎ２５と、データバスと記憶素子との間を
オン／オフさせる第３スイッチ素子群Ｎ１３、Ｎ１６、
Ｎ２３、Ｎ２６とを備え、メモリセルに対しランダムア
クセスする場合には列デコーダ１６の出力で第２スイッ
チ素子を選択制御し、レジスタからデータをシリアルに
読み出す場合には、行デコーダ１２で選択された１行分
のメモリセルの内容を、第１スイッチ素子群を制御して
レジスタに書き込んだ後、列デコーダの出力で第３スイ
ッチ素子を順に選択制御する。
するレジスタ１７と、ビット線Ｂ１、＊Ｂ１、Ｂ２、＊
Ｂ２とこれに対応するレジスタのビットとの間をオン／
オフさせる第１スイッチ素子群Ｎ１１、Ｎ１４、Ｎ２
１、Ｎ２４と、ビット線とデータバスＤＢ、＊ＤＢとの
間をオン／オフさせる第２スイッチ素子群Ｎ１２、Ｎ１
５、Ｎ２２、Ｎ２５と、データバスと記憶素子との間を
オン／オフさせる第３スイッチ素子群Ｎ１３、Ｎ１６、
Ｎ２３、Ｎ２６とを備え、メモリセルに対しランダムア
クセスする場合には列デコーダ１６の出力で第２スイッ
チ素子を選択制御し、レジスタからデータをシリアルに
読み出す場合には、行デコーダ１２で選択された１行分
のメモリセルの内容を、第１スイッチ素子群を制御して
レジスタに書き込んだ後、列デコーダの出力で第３スイ
ッチ素子を順に選択制御する。
Description
【０００１】
【産業上の利用分野】本発明は、クロックに同期して動
作する同期型半導体記憶装置及びその読み出し制御方法
に関する。
作する同期型半導体記憶装置及びその読み出し制御方法
に関する。
【０００２】
【従来の技術】ＶＲＡＭ（ビデオＲＡＭ）では、ＤＲＡ
Ｍメモリセルアレイに対し、通常のランダムアクセス回
路に加え、チップ専有面積が比較的広いシリアルアクセ
ス回路を備えており、かつ、入出力端子数が通常のＤＲ
ＡＭの約２倍であるので、価格が通常のＤＲＡＭの約２
倍と高い。
Ｍメモリセルアレイに対し、通常のランダムアクセス回
路に加え、チップ専有面積が比較的広いシリアルアクセ
ス回路を備えており、かつ、入出力端子数が通常のＤＲ
ＡＭの約２倍であるので、価格が通常のＤＲＡＭの約２
倍と高い。
【０００３】一方、マイクロプロセッサのシステムクロ
ック周波数の向上に伴い、図４に示すようなシンクロナ
スＤＲＡＭが開発されている。シンクロナスＤＲＡＭ
は、外部から供給されるクロックＣＬＫの立ち上がりエ
ッジに同期してコマンドのラッチやデータの入出力を行
う同期型ＤＲＡＭであり、第１データまでのアクセスタ
イムは、非同期型のＤＲＡＭとほぼ同じであるが、第２
データ以降をクロック単位で高速読み出しすることが可
能である。また、バンク０のメモリセルアレイ１０とバ
ンク１のメモリセルアレイ２０とを有し、メモリセルア
レイ１０とメモリセルアレイ２０とから交互に例えば４
ワード毎読み出すことにより、プリチャージ時間を見か
け上隠すことができ、行アドレスが異なっても間断なく
アクセスすることができる。シンクロナスＤＲＡＭは、
ＶＲＡＭよりもチップ面積が狭く安価である。
ック周波数の向上に伴い、図４に示すようなシンクロナ
スＤＲＡＭが開発されている。シンクロナスＤＲＡＭ
は、外部から供給されるクロックＣＬＫの立ち上がりエ
ッジに同期してコマンドのラッチやデータの入出力を行
う同期型ＤＲＡＭであり、第１データまでのアクセスタ
イムは、非同期型のＤＲＡＭとほぼ同じであるが、第２
データ以降をクロック単位で高速読み出しすることが可
能である。また、バンク０のメモリセルアレイ１０とバ
ンク１のメモリセルアレイ２０とを有し、メモリセルア
レイ１０とメモリセルアレイ２０とから交互に例えば４
ワード毎読み出すことにより、プリチャージ時間を見か
け上隠すことができ、行アドレスが異なっても間断なく
アクセスすることができる。シンクロナスＤＲＡＭは、
ＶＲＡＭよりもチップ面積が狭く安価である。
【０００４】そこで、このようなシンクロナスＤＲＡＭ
をＶＲＡＭとして用いることが期待されている。
をＶＲＡＭとして用いることが期待されている。
【０００５】
【発明が解決しようとする課題】しかし、例えばメモリ
セルアレイ１０からデータが連続して読み出され、この
データがビデオ信号に変換されている途中で、画像処理
のアプリケーションプログラムにおいて、メモリセルア
レイ１０の他のアドレスからデータを読み出し、その値
に応じてメモリセルアレイ１０の内容を書き換える場合
には、メモリセルアレイ１０とメモリセルアレイ２０と
から交互にデータを読み出すことができないので、図５
に示す如く、連続的なデータアクセスができず、無駄時
間が生ずる。
セルアレイ１０からデータが連続して読み出され、この
データがビデオ信号に変換されている途中で、画像処理
のアプリケーションプログラムにおいて、メモリセルア
レイ１０の他のアドレスからデータを読み出し、その値
に応じてメモリセルアレイ１０の内容を書き換える場合
には、メモリセルアレイ１０とメモリセルアレイ２０と
から交互にデータを読み出すことができないので、図５
に示す如く、連続的なデータアクセスができず、無駄時
間が生ずる。
【０００６】この問題の発生を、図５に基づいて具体的
に説明する。図５は、ＪＥＤＥＣの規格に従った動作を
しめしており、バーストレングスが４でＣＡＳレーテン
シが２の場合を示す。なお、メモリセルアレイ１０のビ
ット線は、ｔ０より前にプリチャージされている。以下
において、例えば（ｔ０）の動作は、時点ｔ０から始ま
る一連の動作を意味する。
に説明する。図５は、ＪＥＤＥＣの規格に従った動作を
しめしており、バーストレングスが４でＣＡＳレーテン
シが２の場合を示す。なお、メモリセルアレイ１０のビ
ット線は、ｔ０より前にプリチャージされている。以下
において、例えば（ｔ０）の動作は、時点ｔ０から始ま
る一連の動作を意味する。
【０００７】（ｔ０）制御回路３１は、アドレスＡＤを
ＲＡ０１として行アドレスバッファレジスタ１１に保持
させる。この行アドレスＲＡ０１が行デコーダ１２でデ
コードされて、メモリセルアレイ１０内の１本のワード
線が選択され、１行分のメモリセルの記憶内容がビット
線上に読み出される。次にビット線上のデータがセンス
アンプ１３で増幅される。
ＲＡ０１として行アドレスバッファレジスタ１１に保持
させる。この行アドレスＲＡ０１が行デコーダ１２でデ
コードされて、メモリセルアレイ１０内の１本のワード
線が選択され、１行分のメモリセルの記憶内容がビット
線上に読み出される。次にビット線上のデータがセンス
アンプ１３で増幅される。
【０００８】（ｔ２）制御回路３１は、アドレスＡＤを
ＣＡ０１として列アドレスカウンタ１５に保持させる。
この列アドレスＣＡ０１が列デコーダ１６でデコードさ
れて、列デコーダ１６の出力に応じたビット線上のデー
タＤ００が列スイッチ回路１４を介し入出力回路３０に
供給され、入出力回路３０内のフリップフロップに保持
されて出力される。
ＣＡ０１として列アドレスカウンタ１５に保持させる。
この列アドレスＣＡ０１が列デコーダ１６でデコードさ
れて、列デコーダ１６の出力に応じたビット線上のデー
タＤ００が列スイッチ回路１４を介し入出力回路３０に
供給され、入出力回路３０内のフリップフロップに保持
されて出力される。
【０００９】（ｔ４）時点ｔ４で、ＤＲＡＭから出力さ
れるデータＤ００が外部から読み取られる。制御回路３
１は、列アドレスカウンタ１５にクロックを供給して列
アドレスをインクリメントさせる。この列アドレスに応
じたビット線上のデータＤ０１が列スイッチ回路１４を
介し入出力回路３０に供給され、入出力回路３０内のフ
リップフロップに保持されて出力される。
れるデータＤ００が外部から読み取られる。制御回路３
１は、列アドレスカウンタ１５にクロックを供給して列
アドレスをインクリメントさせる。この列アドレスに応
じたビット線上のデータＤ０１が列スイッチ回路１４を
介し入出力回路３０に供給され、入出力回路３０内のフ
リップフロップに保持されて出力される。
【００１０】以下、時点ｔ４と同様の動作が時点ｔ７ま
で繰り返され、ｔ４〜ｔ７において連続した４ワードの
データＤ００〜Ｄ０３が入出力回路３０から出力され
る。 （ｔ６）次のアクセスに備えてメモリセル１０のビット
線がプリチャージされる。上記規格上、このプリチャー
ジの際には行及び列のアドレスバッファ１１、１６及び
入出力回路３０内のフリップフロップの内容が全てクリ
アされるが、クロックＣＬＫの１サイクルが例えば１０
ｎｓと極めて短時間であるので、時点ｔ６で外部信号を
受け付けてからこのクリアが実行されるまでの信号伝播
遅延により、時点ｔ７でのデータＤ０３の出力は保証さ
れる。
で繰り返され、ｔ４〜ｔ７において連続した４ワードの
データＤ００〜Ｄ０３が入出力回路３０から出力され
る。 （ｔ６）次のアクセスに備えてメモリセル１０のビット
線がプリチャージされる。上記規格上、このプリチャー
ジの際には行及び列のアドレスバッファ１１、１６及び
入出力回路３０内のフリップフロップの内容が全てクリ
アされるが、クロックＣＬＫの１サイクルが例えば１０
ｎｓと極めて短時間であるので、時点ｔ６で外部信号を
受け付けてからこのクリアが実行されるまでの信号伝播
遅延により、時点ｔ７でのデータＤ０３の出力は保証さ
れる。
【００１１】（ｔ９〜ｔ１３）ｔ０〜ｔ４での動作と同
様にして、同一バンクのメモリセルアレイ１０の他のワ
ード線で選択された１行分のデータのうち連続した４ワ
ードのデータＤＸ０〜ＤＸ３がｔ〜ｔにおいて入出力回
路３０から出力される。したがって、ｔ８からｔ１２ま
での５クロックサイクルが無駄時間となる。 本発明の目的は、このような問題点に鑑み、ワード線で
選択されたメモリセルから１ワードずつ連続してデータ
を読み出している途中で同一バンクに対しランダムアク
セス要求があった場合、無駄時間を低減することができ
る同期型半導体記憶装置及びその読み出し制御方法を提
供することにある。
様にして、同一バンクのメモリセルアレイ１０の他のワ
ード線で選択された１行分のデータのうち連続した４ワ
ードのデータＤＸ０〜ＤＸ３がｔ〜ｔにおいて入出力回
路３０から出力される。したがって、ｔ８からｔ１２ま
での５クロックサイクルが無駄時間となる。 本発明の目的は、このような問題点に鑑み、ワード線で
選択されたメモリセルから１ワードずつ連続してデータ
を読み出している途中で同一バンクに対しランダムアク
セス要求があった場合、無駄時間を低減することができ
る同期型半導体記憶装置及びその読み出し制御方法を提
供することにある。
【００１２】
【課題を解決するための手段及びその作用】第１発明で
は、メモリセルアレイと、該メモリセルアレイに対しデ
ータアクセスするためのデータアクセス回路とを有し、
該データアクセス回路は、該メモリセルアレイ内のワー
ド線を選択する行アドレスデコーダと、コラムデコーダ
とを備え、クロックに同期して動作する同期型半導体記
憶装置において、該データアクセス回路はさらに、該メ
モリセルアレイ内のワード線で同時に選択されるメモリ
セルの数に等しい記憶素子を備えたレジスタと、該ビッ
ト線とこれに対応する該記憶素子との間をオン／オフさ
せる第１スイッチ素子群と、該ビット線とデータバスと
の間をオン／オフさせる第２スイッチ素子群と、該デー
タバスと該記憶素子との間をオン／オフさせる第３スイ
ッチ素子群とを備えたコラムスイッチ回路と、該メモリ
セルに対し読み書きする場合には該列デコーダの出力で
該第２スイッチ素子群の１ワード分を選択制御し、該レ
ジスタからデータを読み出す場合には該列デコーダの出
力で該第３スイッチ素子群の１ワード分を選択制御し、
ワード線で選択されたメモリセルの内容を該レジスタに
書き込む場合には該第１スイッチ素子群を一括制御する
制御回路と、を有する。
は、メモリセルアレイと、該メモリセルアレイに対しデ
ータアクセスするためのデータアクセス回路とを有し、
該データアクセス回路は、該メモリセルアレイ内のワー
ド線を選択する行アドレスデコーダと、コラムデコーダ
とを備え、クロックに同期して動作する同期型半導体記
憶装置において、該データアクセス回路はさらに、該メ
モリセルアレイ内のワード線で同時に選択されるメモリ
セルの数に等しい記憶素子を備えたレジスタと、該ビッ
ト線とこれに対応する該記憶素子との間をオン／オフさ
せる第１スイッチ素子群と、該ビット線とデータバスと
の間をオン／オフさせる第２スイッチ素子群と、該デー
タバスと該記憶素子との間をオン／オフさせる第３スイ
ッチ素子群とを備えたコラムスイッチ回路と、該メモリ
セルに対し読み書きする場合には該列デコーダの出力で
該第２スイッチ素子群の１ワード分を選択制御し、該レ
ジスタからデータを読み出す場合には該列デコーダの出
力で該第３スイッチ素子群の１ワード分を選択制御し、
ワード線で選択されたメモリセルの内容を該レジスタに
書き込む場合には該第１スイッチ素子群を一括制御する
制御回路と、を有する。
【００１３】この第１発明では、ワード線で選択された
メモリセルから１ワードずつ連続してデータを読み出し
ている途中でメモリセルに対しアクセス要求があった場
合、次の第２発明の同期型半導体記憶装置の読み出し制
御方法で動作させることにより、レジスタからの連続読
み出しとメモリセルに対するアクセスを部分的に並行し
て行うことができるので、無駄時間を低減することがで
きる。
メモリセルから１ワードずつ連続してデータを読み出し
ている途中でメモリセルに対しアクセス要求があった場
合、次の第２発明の同期型半導体記憶装置の読み出し制
御方法で動作させることにより、レジスタからの連続読
み出しとメモリセルに対するアクセスを部分的に並行し
て行うことができるので、無駄時間を低減することがで
きる。
【００１４】第２発明の読み出し制御方法では、上記メ
モリセルのワード線で選択されたメモリセルから１ワー
ドずつ順にデータを読み出すシリアルリードの場合に
は、上記第１スイッチ素子群を一括制御して該ワード線
で選択されたメモリセルの内容を上記レジスタに書き込
ませ、次いで上記列デコーダの出力で上記第３スイッチ
素子群の１ワード分を順に選択制御して該レジスタから
データを読み出させ、該シリアルリード中に、該メモリ
セルアレイに対しアクセスを行う場合には、該シリアル
リードと並行して、アクセス対象の該メモリセルに対応
したワード線を選択させ、次いでシリアルリード動作に
おける該第３スイッチ素子群の選択制御を中断して、上
記第２スイッチ素子群の１ワード分を選択制御して該メ
モリセルに対応したビット線からデータを読み出させ、
次いで該シリアルリード動作を継続させる。
モリセルのワード線で選択されたメモリセルから１ワー
ドずつ順にデータを読み出すシリアルリードの場合に
は、上記第１スイッチ素子群を一括制御して該ワード線
で選択されたメモリセルの内容を上記レジスタに書き込
ませ、次いで上記列デコーダの出力で上記第３スイッチ
素子群の１ワード分を順に選択制御して該レジスタから
データを読み出させ、該シリアルリード中に、該メモリ
セルアレイに対しアクセスを行う場合には、該シリアル
リードと並行して、アクセス対象の該メモリセルに対応
したワード線を選択させ、次いでシリアルリード動作に
おける該第３スイッチ素子群の選択制御を中断して、上
記第２スイッチ素子群の１ワード分を選択制御して該メ
モリセルに対応したビット線からデータを読み出させ、
次いで該シリアルリード動作を継続させる。
【００１５】第１発明の同期型半導体記憶装置は、シリ
アルリードを行わない場合には従来の通常の同期型半導
体記憶装置として使用することができ、各種画像処理装
置にも用いることができ、汎用性が高い。また、従来の
通常の同期型半導体記憶装置に付加した本発明の特徴部
分の構成が簡単であるので、高価格化を抑制できる。第
１発明の第１態様では、上記第１発明の構成にさらに、
入力端がアドレスバスに接続された第１の列アドレスカ
ウンタと、入力端が該アドレスバスに接続された第２の
列アドレスカウンタと、該第１と第２の列アドレスカウ
ンタの一方の出力を選択して上記列デコーダに供給する
マルチプレクサと、該列デコーダの出力を上記第２スイ
ッチ素子群と第３スイッチ素子群の一方の制御入力端に
供給するデマルチプレクサと、を有し、上記制御回路
は、上記メモリセルに対しアクセスする場合には、該ア
ドレスバス上のアドレスを該第１の列アドレスカウンタ
に保持させ、該マルチプレクサに対し該第１の列アドレ
スカウンタの出力を選択させ、かつ、該デマルチプレク
サに対し該第２スイッチ素子群を選択させ、上記レジス
タからデータを順に読み出すシリアルリードの場合に
は、該アドレスバス上のアドレスを該第２の列アドレス
カウンタに保持させ、該マルチプレクサに対し該第２の
列アドレスカウンタの出力を選択させ、かつ、該デマル
チプレクサに対し該第３スイッチ素子群を選択させ、該
レジスタからデータを１ワード読み出す毎に該第２の列
アドレスカウンタの値をインクリメントさせる。
アルリードを行わない場合には従来の通常の同期型半導
体記憶装置として使用することができ、各種画像処理装
置にも用いることができ、汎用性が高い。また、従来の
通常の同期型半導体記憶装置に付加した本発明の特徴部
分の構成が簡単であるので、高価格化を抑制できる。第
１発明の第１態様では、上記第１発明の構成にさらに、
入力端がアドレスバスに接続された第１の列アドレスカ
ウンタと、入力端が該アドレスバスに接続された第２の
列アドレスカウンタと、該第１と第２の列アドレスカウ
ンタの一方の出力を選択して上記列デコーダに供給する
マルチプレクサと、該列デコーダの出力を上記第２スイ
ッチ素子群と第３スイッチ素子群の一方の制御入力端に
供給するデマルチプレクサと、を有し、上記制御回路
は、上記メモリセルに対しアクセスする場合には、該ア
ドレスバス上のアドレスを該第１の列アドレスカウンタ
に保持させ、該マルチプレクサに対し該第１の列アドレ
スカウンタの出力を選択させ、かつ、該デマルチプレク
サに対し該第２スイッチ素子群を選択させ、上記レジス
タからデータを順に読み出すシリアルリードの場合に
は、該アドレスバス上のアドレスを該第２の列アドレス
カウンタに保持させ、該マルチプレクサに対し該第２の
列アドレスカウンタの出力を選択させ、かつ、該デマル
チプレクサに対し該第３スイッチ素子群を選択させ、該
レジスタからデータを１ワード読み出す毎に該第２の列
アドレスカウンタの値をインクリメントさせる。
【００１６】この第１態様によれば、上記第２発明の方
法を容易に実施することができる。第１発明の第２態様
では、上記第１態様において上記制御回路は、上記レジ
スタからデータを読み出す第１の動作中に、第２の動作
として上記メモリセルアレイからデータを読み出す場合
には、該第１の動作を継続し、該第１の動作として上記
第１スイッチ素子群を制御し上記ワード線で選択された
メモリセルの内容を該レジスタに書き込んだ後に、該第
２の動作として、該第１の動作と並行して読み出し対象
のメモリセルに対応したワード線を選択させる。
法を容易に実施することができる。第１発明の第２態様
では、上記第１態様において上記制御回路は、上記レジ
スタからデータを読み出す第１の動作中に、第２の動作
として上記メモリセルアレイからデータを読み出す場合
には、該第１の動作を継続し、該第１の動作として上記
第１スイッチ素子群を制御し上記ワード線で選択された
メモリセルの内容を該レジスタに書き込んだ後に、該第
２の動作として、該第１の動作と並行して読み出し対象
のメモリセルに対応したワード線を選択させる。
【００１７】この第２態様によれば、上記第２発明の方
法をさらに容易に実施することができる。第１発明の第
３態様では、上記制御回路は、上記メモリセルアレイに
対する次のリード動作又はライト動作に備えるために、
上記第１の動作として上記ワード線で選択されたメモリ
セルの内容を上記レジスタに保持させた後の、上記クロ
ックに同期して、上記ビット線をプリチャージさせる。
法をさらに容易に実施することができる。第１発明の第
３態様では、上記制御回路は、上記メモリセルアレイに
対する次のリード動作又はライト動作に備えるために、
上記第１の動作として上記ワード線で選択されたメモリ
セルの内容を上記レジスタに保持させた後の、上記クロ
ックに同期して、上記ビット線をプリチャージさせる。
【００１８】第２発明の第１態様では、上記メモリセル
アレイに対する次のリード動作又はライト動作に備える
ために、上記シリアルリードの場合には、上記ワード線
で選択されたメモリセルの内容を上記レジスタに保持さ
せた後の該クロックに同期して、上記ビット線をプリチ
ャージさせる。この第１発明の第３態様又は第２発明の
第１態様によれば、クロックに同期してシリアルリード
中に、メモリセルに対しアクセス要求があっても、間断
なくアクセスすることができ、本発明の効果が高められ
る。
アレイに対する次のリード動作又はライト動作に備える
ために、上記シリアルリードの場合には、上記ワード線
で選択されたメモリセルの内容を上記レジスタに保持さ
せた後の該クロックに同期して、上記ビット線をプリチ
ャージさせる。この第１発明の第３態様又は第２発明の
第１態様によれば、クロックに同期してシリアルリード
中に、メモリセルに対しアクセス要求があっても、間断
なくアクセスすることができ、本発明の効果が高められ
る。
【００１９】第２発明の第２態様では、上記レジスタに
対するシリアルリード動作中に、他のバンクの上記メモ
リセルに対しシリアルリードの動作を準備しておくこと
により、異なるバンクにわたって連続的にシリアルリー
ドを行う。この第２態様によれば、シリアルリード中に
同一バンクに対しアクセス要求があっても、複数バンク
にわたって間断なくアクセスすることができ、本発明の
効果がさらに高められる。
対するシリアルリード動作中に、他のバンクの上記メモ
リセルに対しシリアルリードの動作を準備しておくこと
により、異なるバンクにわたって連続的にシリアルリー
ドを行う。この第２態様によれば、シリアルリード中に
同一バンクに対しアクセス要求があっても、複数バンク
にわたって間断なくアクセスすることができ、本発明の
効果がさらに高められる。
【００２０】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図中、同一又は類似の構成要素には、同一又は類
似の符号を付している。 ［第１実施例］図１は、ＶＲＡＭとしても用いることが
可能な第１実施例のシンクロナスＤＲＡＭの概略構成を
示す。
する。図中、同一又は類似の構成要素には、同一又は類
似の符号を付している。 ［第１実施例］図１は、ＶＲＡＭとしても用いることが
可能な第１実施例のシンクロナスＤＲＡＭの概略構成を
示す。
【００２１】このシンクロナスＤＲＡＭは、互いに同一
構成の、バンク０のメモリセルアレイ１０と、バンク１
のメモリセルアレイ２０とを備えている。メモリセルア
レイ１０に対するアクセス回路とメモリセルアレイ２０
に対するアクセス回路とは、互いに対称的な構成となっ
ており、以下、バンク０の回路について説明する。アド
レスバス上のアドレスＡＤは、ＲＡ０として行アドレス
バッファレジスタ１１に保持され、保持された行アドレ
スＲＡ０が行デコーダ１２でデコードされ、メモリセル
アレイ１０内の一本のワード線が選択される。
構成の、バンク０のメモリセルアレイ１０と、バンク１
のメモリセルアレイ２０とを備えている。メモリセルア
レイ１０に対するアクセス回路とメモリセルアレイ２０
に対するアクセス回路とは、互いに対称的な構成となっ
ており、以下、バンク０の回路について説明する。アド
レスバス上のアドレスＡＤは、ＲＡ０として行アドレス
バッファレジスタ１１に保持され、保持された行アドレ
スＲＡ０が行デコーダ１２でデコードされ、メモリセル
アレイ１０内の一本のワード線が選択される。
【００２２】図２は、説明の簡単化のために、メモリセ
ルアレイ１０が２行２列のメモリセルＭ１１〜Ｍ２２で
構成されている場合を示す。各メモリセルは、ＭＯＳキ
ャパシタ１０１の一端がグランド線に接続され、他端が
ｎＭＯＳトランジスタ１０２を介してビット線Ｂ１に接
続され、ｎＭＯＳトランジスタ１０２のゲートがワード
線Ｗ１に接続されている。奇数行のメモリセルＭ１１及
びＭ１２はそれぞれビット線Ｂ１及びＢ２に接続され、
偶数行のＭ２１及びＭ２２はそれぞれビット線＊Ｂ１及
び＊Ｂ２に接続されている。
ルアレイ１０が２行２列のメモリセルＭ１１〜Ｍ２２で
構成されている場合を示す。各メモリセルは、ＭＯＳキ
ャパシタ１０１の一端がグランド線に接続され、他端が
ｎＭＯＳトランジスタ１０２を介してビット線Ｂ１に接
続され、ｎＭＯＳトランジスタ１０２のゲートがワード
線Ｗ１に接続されている。奇数行のメモリセルＭ１１及
びＭ１２はそれぞれビット線Ｂ１及びＢ２に接続され、
偶数行のＭ２１及びＭ２２はそれぞれビット線＊Ｂ１及
び＊Ｂ２に接続されている。
【００２３】ビット線Ｂ１及び＊Ｂ１は、その一端がプ
リチャージ回路（図１では図示省略）に接続され、他端
がセンスアンプ１３及び列スイッチ回路１４Ａを介して
行データレジスタ１７に接続されている。これらプリチ
ャージ回路、センスアンプ１３、列スイッチ回路１４Ａ
及び行データレジスタ１７は、メモリセルアレイ１０の
各列について互いに同一構成となっている。
リチャージ回路（図１では図示省略）に接続され、他端
がセンスアンプ１３及び列スイッチ回路１４Ａを介して
行データレジスタ１７に接続されている。これらプリチ
ャージ回路、センスアンプ１３、列スイッチ回路１４Ａ
及び行データレジスタ１７は、メモリセルアレイ１０の
各列について互いに同一構成となっている。
【００２４】プリチャージ回路の第１列は、ビット線Ｂ
１及び＊Ｂ１の一端がそれぞれ、ｐＭＯＳトランジスタ
Ｐ１１及びＰ１２を介して電位ＶＣＣ／２の電源供給線
に接続され、ビット線Ｂ１とビット線＊Ｂ１の間に等電
位化用のｐＭＯＳトランジスタＰ３が接続されている。
ｐＭＯＳトランジスタＰ１１〜Ｐ１３の各ゲートは共通
に接続され、これにプリチャージ信号＊φ１が供給され
る。プリチャージ回路の第２列は、ｐＭＯＳトランジス
タＰ２１〜Ｐ２３からなる。
１及び＊Ｂ１の一端がそれぞれ、ｐＭＯＳトランジスタ
Ｐ１１及びＰ１２を介して電位ＶＣＣ／２の電源供給線
に接続され、ビット線Ｂ１とビット線＊Ｂ１の間に等電
位化用のｐＭＯＳトランジスタＰ３が接続されている。
ｐＭＯＳトランジスタＰ１１〜Ｐ１３の各ゲートは共通
に接続され、これにプリチャージ信号＊φ１が供給され
る。プリチャージ回路の第２列は、ｐＭＯＳトランジス
タＰ２１〜Ｐ２３からなる。
【００２５】センスアンプ（群）１３の第１列は、ビッ
ト線Ｂ１と＊Ｂ１の電位差を増幅して電源電位ＶＣＣと
０Ｖとにフルスィングさせるセンスアンプ１３１であ
る。センスアンプ１３１は、制御回路３１Ａからのイネ
ーブル信号φ２により動作／非動作状態にされる。セン
スアンプ１３の第２列は、センスアンプ１３２である。
列スイッチ回路１４Ａの第１列は、ビット線Ｂ１の他端
にｎＭＯＳトランジスタＮ１１及びＮ１２の一端が接続
され、ｎＭＯＳトランジスタＮ１２の他端が、一方では
データバスＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１３を介してｎＭＯＳトランジスタＮ１１の他端
に接続されている。同様に、ビット線＊Ｂ１の他端にｎ
ＭＯＳトランジスタＮ１４及びＮ１５の一端が接続さ
れ、ｎＭＯＳトランジスタＮ１５の他端が、一方ではデ
ータバス＊ＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１６を介してｎＭＯＳトランジスタＮ１４の他端
に接続されている。ｎＭＯＳトランジスタＮ１２及びＮ
１５の両ゲートは共通に接続され、これにコラム選択信
号ＣＳ１が供給される。ｎＭＯＳトランジスタＮ１３及
びＮ１６の両ゲートは共通に接続され、これにレジスタ
ビット選択信号ＲＳ１が供給される。また、ｎＭＯＳト
ランジスタＮ１１及びＮ１４のゲートは共通に接続さ
れ、これにレジスタ書き込み信号ＲＷが供給される。列
スイッチ回路１４Ａの第２列は、ｎＭＯＳトランジスタ
Ｎ２２〜Ｎ２６からなり、ｎＭＯＳトランジスタＮ２２
及びＮ２５の両ゲートにはコラム選択信号ＣＳ２が供給
され、ｎＭＯＳトランジスタＮ２３及びＮ２６の両ゲー
トにはレジスタビット選択信号ＲＳ２が供給され、ｎＭ
ＯＳトランジスタＮ２１及びＮ２４のゲートにはレジス
タ書き込み信号ＲＷが供給される。
ト線Ｂ１と＊Ｂ１の電位差を増幅して電源電位ＶＣＣと
０Ｖとにフルスィングさせるセンスアンプ１３１であ
る。センスアンプ１３１は、制御回路３１Ａからのイネ
ーブル信号φ２により動作／非動作状態にされる。セン
スアンプ１３の第２列は、センスアンプ１３２である。
列スイッチ回路１４Ａの第１列は、ビット線Ｂ１の他端
にｎＭＯＳトランジスタＮ１１及びＮ１２の一端が接続
され、ｎＭＯＳトランジスタＮ１２の他端が、一方では
データバスＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１３を介してｎＭＯＳトランジスタＮ１１の他端
に接続されている。同様に、ビット線＊Ｂ１の他端にｎ
ＭＯＳトランジスタＮ１４及びＮ１５の一端が接続さ
れ、ｎＭＯＳトランジスタＮ１５の他端が、一方ではデ
ータバス＊ＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１６を介してｎＭＯＳトランジスタＮ１４の他端
に接続されている。ｎＭＯＳトランジスタＮ１２及びＮ
１５の両ゲートは共通に接続され、これにコラム選択信
号ＣＳ１が供給される。ｎＭＯＳトランジスタＮ１３及
びＮ１６の両ゲートは共通に接続され、これにレジスタ
ビット選択信号ＲＳ１が供給される。また、ｎＭＯＳト
ランジスタＮ１１及びＮ１４のゲートは共通に接続さ
れ、これにレジスタ書き込み信号ＲＷが供給される。列
スイッチ回路１４Ａの第２列は、ｎＭＯＳトランジスタ
Ｎ２２〜Ｎ２６からなり、ｎＭＯＳトランジスタＮ２２
及びＮ２５の両ゲートにはコラム選択信号ＣＳ２が供給
され、ｎＭＯＳトランジスタＮ２３及びＮ２６の両ゲー
トにはレジスタビット選択信号ＲＳ２が供給され、ｎＭ
ＯＳトランジスタＮ２１及びＮ２４のゲートにはレジス
タ書き込み信号ＲＷが供給される。
【００２６】行データレジスタ１７の第１列は、フリッ
プフロップ１７１であり、ｎＭＯＳトランジスタＮ１７
及びＮ１８のソースが共にグランド線に接続され、ｎＭ
ＯＳトランジスタＮ１７のドレインがｎＭＯＳトランジ
スタＮ１８のゲートに接続され、ｎＭＯＳトランジスタ
Ｎ１８のドレインがｎＭＯＳトランジスタＮ１７のゲー
トに接続されている。ｎＭＯＳトランジスタＮ１７及び
Ｎ１８のドレインはそれぞれ、ｎＭＯＳトランジスタＮ
１１及びＮ１４の他端に接続されている。ｎＭＯＳトラ
ンジスタＮ１７及びＮ１８の各ゲートとグランド線との
間には、データ保持に寄与する寄生容量が存在する。行
データレジスタ１７の第２列は、フリップフロップ１７
２であり、ｎＭＯＳトランジスタＮ２７及びＮ２８から
なる。
プフロップ１７１であり、ｎＭＯＳトランジスタＮ１７
及びＮ１８のソースが共にグランド線に接続され、ｎＭ
ＯＳトランジスタＮ１７のドレインがｎＭＯＳトランジ
スタＮ１８のゲートに接続され、ｎＭＯＳトランジスタ
Ｎ１８のドレインがｎＭＯＳトランジスタＮ１７のゲー
トに接続されている。ｎＭＯＳトランジスタＮ１７及び
Ｎ１８のドレインはそれぞれ、ｎＭＯＳトランジスタＮ
１１及びＮ１４の他端に接続されている。ｎＭＯＳトラ
ンジスタＮ１７及びＮ１８の各ゲートとグランド線との
間には、データ保持に寄与する寄生容量が存在する。行
データレジスタ１７の第２列は、フリップフロップ１７
２であり、ｎＭＯＳトランジスタＮ２７及びＮ２８から
なる。
【００２７】図１において、アドレスバス上のアドレス
ＡＤは、レジスタ選択信号＊ＲＳが高レベルのときＣＡ
０として列アドレスカウンタ１５Ａにロードされ、レジ
スタ選択信号＊ＲＳが低レベルのときＣＲ０として列ア
ドレスカウンタ１５Ｂにロードされ、ロードされた列ア
ドレスＣＡ０とＣＲ０の一方がマルチプレクサ１８で選
択されて列デコーダ１６でデコードされる。デコード結
果は、図２に示す如く、デマルチプレクサ１９を介し、
その制御入力端に供給されるメモリ／レジスタ選択信号
Ｍ／Ｒが高レベルのときコラム選択信号ＣＳ１及びＣＳ
２として列スイッチ回路１４Ａに供給され、メモリ／レ
ジスタ選択信号Ｍ／Ｒが低レベルのときレジスタビット
選択信号ＲＳ１及びＲＳ２として、列スイッチ回路１４
Ａに供給される。
ＡＤは、レジスタ選択信号＊ＲＳが高レベルのときＣＡ
０として列アドレスカウンタ１５Ａにロードされ、レジ
スタ選択信号＊ＲＳが低レベルのときＣＲ０として列ア
ドレスカウンタ１５Ｂにロードされ、ロードされた列ア
ドレスＣＡ０とＣＲ０の一方がマルチプレクサ１８で選
択されて列デコーダ１６でデコードされる。デコード結
果は、図２に示す如く、デマルチプレクサ１９を介し、
その制御入力端に供給されるメモリ／レジスタ選択信号
Ｍ／Ｒが高レベルのときコラム選択信号ＣＳ１及びＣＳ
２として列スイッチ回路１４Ａに供給され、メモリ／レ
ジスタ選択信号Ｍ／Ｒが低レベルのときレジスタビット
選択信号ＲＳ１及びＲＳ２として、列スイッチ回路１４
Ａに供給される。
【００２８】データバスＤＢ及び＊ＤＢは、入出力回路
３０に接続されている。入出力回路３０は、データバス
ＤＢ及び＊ＤＢ上のデータを保持するフリップフロップ
と、この保持前にデータバスＤＢと＊ＤＢとの電位差を
増幅するセンスアンプとを備えている（不図示）。制御
回路３１Ａは、従来と同様に、モードレジスタを備えて
おり、バーストレングス、ラップタイプ、ＣＡＳレーデ
ンシを設定可能となっており、また、メモリセルアレイ
１０及び２０に対するセルフリフレッシュ回路を備えて
いる。
３０に接続されている。入出力回路３０は、データバス
ＤＢ及び＊ＤＢ上のデータを保持するフリップフロップ
と、この保持前にデータバスＤＢと＊ＤＢとの電位差を
増幅するセンスアンプとを備えている（不図示）。制御
回路３１Ａは、従来と同様に、モードレジスタを備えて
おり、バーストレングス、ラップタイプ、ＣＡＳレーデ
ンシを設定可能となっており、また、メモリセルアレイ
１０及び２０に対するセルフリフレッシュ回路を備えて
いる。
【００２９】制御回路３１Ａは、外部から供給されるク
ロックＣＬＫ、チップセレクト信号＊ＣＳ、行アドレス
ストローブ信号＊ＲＡＳ、列アドレスストローブ信号＊
ＣＡＳ、ライトイネーブル信号＊ＷＥ、アドレスＡＤの
最上位ビットＢＳ及びレジスタ選択信号＊ＲＳに基づ
き、メモリアクセス回路の構成要素を制御する。制御回
路３１Ａは、チップセレクト信号＊ＣＳが低レベルのと
き、クロックＣＬＫの立ち上がりから一連の制御信号を
出力する。
ロックＣＬＫ、チップセレクト信号＊ＣＳ、行アドレス
ストローブ信号＊ＲＡＳ、列アドレスストローブ信号＊
ＣＡＳ、ライトイネーブル信号＊ＷＥ、アドレスＡＤの
最上位ビットＢＳ及びレジスタ選択信号＊ＲＳに基づ
き、メモリアクセス回路の構成要素を制御する。制御回
路３１Ａは、チップセレクト信号＊ＣＳが低レベルのと
き、クロックＣＬＫの立ち上がりから一連の制御信号を
出力する。
【００３０】バンク選択信号ＢＳは、アドレス最上位ビ
ットであり、低レベルのときバンク０の選択を意味し、
高レベルのときバンク１の選択を意味する。また、レジ
スタ選択信号＊ＲＳは、低レベルのとき行レジスタアク
セス要求を意味し、高レベルのときメモリアクセス要求
を意味する。行アドレスストローブ信号＊ＲＡＳが低レ
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が高レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが行アドレスバッファレ
ジスタに保持され、次いでビット線上へのデータの読み
出し動作及びセンスアンプ１３による増幅動作が行われ
る。レジスタ選択信号＊ＲＳが低レベルの場合にはさら
に、行データレジスタ１７への書き込みが行われる。
ットであり、低レベルのときバンク０の選択を意味し、
高レベルのときバンク１の選択を意味する。また、レジ
スタ選択信号＊ＲＳは、低レベルのとき行レジスタアク
セス要求を意味し、高レベルのときメモリアクセス要求
を意味する。行アドレスストローブ信号＊ＲＡＳが低レ
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が高レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが行アドレスバッファレ
ジスタに保持され、次いでビット線上へのデータの読み
出し動作及びセンスアンプ１３による増幅動作が行われ
る。レジスタ選択信号＊ＲＳが低レベルの場合にはさら
に、行データレジスタ１７への書き込みが行われる。
【００３１】行アドレスストローブ信号＊ＲＡＳが高レ
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が低レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが列アドレスカウンタに
保持され、次いで、レジスタ選択信号＊ＲＳが高レベル
の場合にはライトイネーブル信号＊ＷＥが高レベルか低
レベルかに応じてビット線上のデータの読み出し動作又
は書き込み動作が行われ、レジスタ選択信号＊ＲＳが低
レベルの場合には行データレジスタ１７からの読み出し
動作が行われる。
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が低レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが列アドレスカウンタに
保持され、次いで、レジスタ選択信号＊ＲＳが高レベル
の場合にはライトイネーブル信号＊ＷＥが高レベルか低
レベルかに応じてビット線上のデータの読み出し動作又
は書き込み動作が行われ、レジスタ選択信号＊ＲＳが低
レベルの場合には行データレジスタ１７からの読み出し
動作が行われる。
【００３２】制御回路３１Ａは、ＪＥＤＥＣの規格に従
って制御動作を行い、図５中の時点ｔ６のように行アド
レスストローブ信号＊ＲＡＳ及び列アドレスストローブ
信号＊ＣＡＳが共に低レベルのときプリチャージを行
い、さらに、規格外であるが、後述の時点ｔ２において
プリチャージを行う。次に、図３に従って、シンクロナ
スＤＲＡＭの動作例を説明する。
って制御動作を行い、図５中の時点ｔ６のように行アド
レスストローブ信号＊ＲＡＳ及び列アドレスストローブ
信号＊ＣＡＳが共に低レベルのときプリチャージを行
い、さらに、規格外であるが、後述の時点ｔ２において
プリチャージを行う。次に、図３に従って、シンクロナ
スＤＲＡＭの動作例を説明する。
【００３３】この例では、シンクロナスＤＲＡＭをＶＲ
ＡＭとして用いており、メモリセルアレイ１０から１行
分、行データレジスタ１７に保持させ、行データレジス
タ１７に保持されたデータを１ビットづつ順に読み出さ
せ、入出力回路３０を介して不図示のビデオ信号生成回
路に供給する。このシリアルリード中に、メモリセルア
レイ１０に対しアプリケーションプログラムからランダ
ムアクセス要求があった場合に、その要求を受け付け、
データの読み出し又は書き込みを行う。このランダムア
クセス要求が、シリアルリード中のバンクに対するもの
であるときに、無駄時間が問題となるので、図３はこの
場合の一部を示す。図３は、バーストレングスが４でＣ
ＡＳレーテンシが２の場合を示す。
ＡＭとして用いており、メモリセルアレイ１０から１行
分、行データレジスタ１７に保持させ、行データレジス
タ１７に保持されたデータを１ビットづつ順に読み出さ
せ、入出力回路３０を介して不図示のビデオ信号生成回
路に供給する。このシリアルリード中に、メモリセルア
レイ１０に対しアプリケーションプログラムからランダ
ムアクセス要求があった場合に、その要求を受け付け、
データの読み出し又は書き込みを行う。このランダムア
クセス要求が、シリアルリード中のバンクに対するもの
であるときに、無駄時間が問題となるので、図３はこの
場合の一部を示す。図３は、バーストレングスが４でＣ
ＡＳレーテンシが２の場合を示す。
【００３４】なお、メモリセルアレイ１０のビット線
は、ｔ０より前にプリチャージされている。以下におい
て、例えば（ｔ０）の動作は、時点ｔ０から始まる一連
の動作を意味する。 （ｔ０）チップセレクト信号＊ＣＳが低レベル、行アド
レスストローブ信号＊ＲＡＳが低レベル、列アドレスス
トローブ信号＊ＣＡＳが高レベル、バンク選択信号ＢＳ
が低レベルであるので、アドレスＡＤをＲＡ０１として
行アドレスバッファレジスタ１１に保持させ、行デコー
ダ１２で選択された行の記憶内容をビット線上に読み出
させる。次いで、イネーブル信号φ２によりセンスアン
プ１３を動作状態にさせ、ビット線上のデータをセンス
アンプ１３で増幅させる。また、時点ｔ０でレジスタ選
択信号＊ＲＳが低レベル、ライトイネーブル信号＊ＷＥ
が高レベルであるので、レジスタ書き込み信号ＲＷを高
レベルにし、ｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ
２１及びＮ２４をオンにさせて、ビット線上の１行分の
データを行データレジスタ１７に保持させる。
は、ｔ０より前にプリチャージされている。以下におい
て、例えば（ｔ０）の動作は、時点ｔ０から始まる一連
の動作を意味する。 （ｔ０）チップセレクト信号＊ＣＳが低レベル、行アド
レスストローブ信号＊ＲＡＳが低レベル、列アドレスス
トローブ信号＊ＣＡＳが高レベル、バンク選択信号ＢＳ
が低レベルであるので、アドレスＡＤをＲＡ０１として
行アドレスバッファレジスタ１１に保持させ、行デコー
ダ１２で選択された行の記憶内容をビット線上に読み出
させる。次いで、イネーブル信号φ２によりセンスアン
プ１３を動作状態にさせ、ビット線上のデータをセンス
アンプ１３で増幅させる。また、時点ｔ０でレジスタ選
択信号＊ＲＳが低レベル、ライトイネーブル信号＊ＷＥ
が高レベルであるので、レジスタ書き込み信号ＲＷを高
レベルにし、ｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ
２１及びＮ２４をオンにさせて、ビット線上の１行分の
データを行データレジスタ１７に保持させる。
【００３５】（ｔ２）チップセレクト信号＊ＣＳが低レ
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが低レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、以下のようにして行データレジスタ１７から４ワー
ド（本実施例では１ワード＝１ビット）のデータのシリ
アルリード制御を行う。
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが低レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、以下のようにして行データレジスタ１７から４ワー
ド（本実施例では１ワード＝１ビット）のデータのシリ
アルリード制御を行う。
【００３６】まず、アドレスＡＤをＣＡ０１として列ア
ドレスカウンタ１５Ｂに保持させ、マルチプレクサ１８
に対し列アドレスカウンタ１５Ｂの出力を選択させる。
また、図２においてメモリ／レジスタ選択信号Ｍ／Ｒを
低レベルにして、レジスタビット選択信号ＲＳ１を高レ
ベルにし、フリップフロップ１７１に保持されたデータ
をｎＭＯＳトランジスタＮ１３及びＮ１６を介しデータ
バスＤＢ及び＊ＤＢから読み出させる。すなわち、列ス
イッチ回路１４Ａに対し行データレジスタ１７の第１ビ
ットを選択させる。そして、入出力回路３０内のフリッ
プフロップにデータバスＤＢ及び＊ＤＢ上のデータＤ１
０を保持させる。
ドレスカウンタ１５Ｂに保持させ、マルチプレクサ１８
に対し列アドレスカウンタ１５Ｂの出力を選択させる。
また、図２においてメモリ／レジスタ選択信号Ｍ／Ｒを
低レベルにして、レジスタビット選択信号ＲＳ１を高レ
ベルにし、フリップフロップ１７１に保持されたデータ
をｎＭＯＳトランジスタＮ１３及びＮ１６を介しデータ
バスＤＢ及び＊ＤＢから読み出させる。すなわち、列ス
イッチ回路１４Ａに対し行データレジスタ１７の第１ビ
ットを選択させる。そして、入出力回路３０内のフリッ
プフロップにデータバスＤＢ及び＊ＤＢ上のデータＤ１
０を保持させる。
【００３７】一方、メモリセルアレイ１０に対する次の
アクセスに備えて、メモリセルアレイ１０のビット線を
プリチャージさせる。すなわち、リードコマンド（行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル）が行データレジスタ１７に対す
るもの（レジスタ選択信号＊ＲＳが高レベル）である場
合には特別に、バンク選択信号ＢＳで示されるバンクの
ビット線に対し、プリチャージも行う。但し、この場合
には、行及び列のアドレスバッファ１１、１５Ａ、１５
Ｂ及び入出力回路３０内のフリップフロップの内容はク
リアしない。このプリチャージは、時点ｔ２で既に、図
２中のｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ２１、
Ｎ２４、Ｎ１２、Ｎ１５、Ｎ２２及びＮ２５がオフであ
ることから可能になる。
アクセスに備えて、メモリセルアレイ１０のビット線を
プリチャージさせる。すなわち、リードコマンド（行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル）が行データレジスタ１７に対す
るもの（レジスタ選択信号＊ＲＳが高レベル）である場
合には特別に、バンク選択信号ＢＳで示されるバンクの
ビット線に対し、プリチャージも行う。但し、この場合
には、行及び列のアドレスバッファ１１、１５Ａ、１５
Ｂ及び入出力回路３０内のフリップフロップの内容はク
リアしない。このプリチャージは、時点ｔ２で既に、図
２中のｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ２１、
Ｎ２４、Ｎ１２、Ｎ１５、Ｎ２２及びＮ２５がオフであ
ることから可能になる。
【００３８】（ｔ４）時点ｔ４で、ＤＲＡＭから出力さ
れるデータＤ００が外部から読み取られる。列アドレス
カウンタ１５Ｂにクロックを供給して列アドレスをイン
クリメントさせ、列スイッチ回路１４Ａに対し行データ
レジスタ１７の第２ビットを選択させ、入出力回路３０
内のフリップフロップにデータバスＤＢ及び＊ＤＢ上の
データＤ０１を保持させる。
れるデータＤ００が外部から読み取られる。列アドレス
カウンタ１５Ｂにクロックを供給して列アドレスをイン
クリメントさせ、列スイッチ回路１４Ａに対し行データ
レジスタ１７の第２ビットを選択させ、入出力回路３０
内のフリップフロップにデータバスＤＢ及び＊ＤＢ上の
データＤ０１を保持させる。
【００３９】（ｔ５〜ｔ７）前記（ｔ４）の動作がｔ５
〜ｔ７において繰り返され、行データレジスタ１７から
のデータＤ０１〜Ｄ０３がクロックＣＬＫに同期して読
み出される。ｔ４〜ｔ７では、以下の動作も並行して行
われる。並行動作は、上記のようにｎＭＯＳトランジス
タＮ１１、Ｎ１４、Ｎ２１、Ｎ２４、Ｎ１２、Ｎ１５、
Ｎ２２及びＮ２５がオフであることから可能になる。
〜ｔ７において繰り返され、行データレジスタ１７から
のデータＤ０１〜Ｄ０３がクロックＣＬＫに同期して読
み出される。ｔ４〜ｔ７では、以下の動作も並行して行
われる。並行動作は、上記のようにｎＭＯＳトランジス
タＮ１１、Ｎ１４、Ｎ２１、Ｎ２４、Ｎ１２、Ｎ１５、
Ｎ２２及びＮ２５がオフであることから可能になる。
【００４０】（ｔ４）チップセレクト信号＊ＣＳが低レ
ベル、行アドレスストローブ信号＊ＲＡＳが低レベル、
列アドレスストローブ信号＊ＣＡＳが高レベル、バンク
選択信号ＢＳが低レベル、レジスタ選択信号＊ＲＳが高
レベルであるので、アドレスＡＤをＲＡ０Ｘとして行ア
ドレスバッファレジスタ１１に保持させ、行デコーダ１
２で選択された行の記憶内容をビット線上に読み出させ
る。次いで、イネーブル信号φ２によりセンスアンプ１
３を動作状態にさせ、ビット線上のデータをセンスアン
プ１３で増幅させる。
ベル、行アドレスストローブ信号＊ＲＡＳが低レベル、
列アドレスストローブ信号＊ＣＡＳが高レベル、バンク
選択信号ＢＳが低レベル、レジスタ選択信号＊ＲＳが高
レベルであるので、アドレスＡＤをＲＡ０Ｘとして行ア
ドレスバッファレジスタ１１に保持させ、行デコーダ１
２で選択された行の記憶内容をビット線上に読み出させ
る。次いで、イネーブル信号φ２によりセンスアンプ１
３を動作状態にさせ、ビット線上のデータをセンスアン
プ１３で増幅させる。
【００４１】（ｔ６）チップセレクト信号＊ＣＳが低レ
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが高レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、すなわち、アプリケーシュンプログラムからバンク
０のメモリセルアレイ１０に対し連続した４ワードのラ
ンダムリード要求が行われているので、以下のようにし
てメモリセルアレイ１０から４ワードのデータのランダ
ムリード制御を行う。
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが高レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、すなわち、アプリケーシュンプログラムからバンク
０のメモリセルアレイ１０に対し連続した４ワードのラ
ンダムリード要求が行われているので、以下のようにし
てメモリセルアレイ１０から４ワードのデータのランダ
ムリード制御を行う。
【００４２】まず、アドレスＡＤをＣＡ０Ｘとして列ア
ドレスカウンタ１５Ａに保持させる。データＤ０３が、
入出力回路３０内のフリップフロップに保持された後
に、マルチプレクサ１８に対し列アドレスカウンタ１５
Ａの出力を選択させる。次いで、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを高レベルにして、行デコーダ
１２で選択されセンスアンプ１３で増幅された１行分の
データのうち選択した１ビットのデータＤＸ０を、デー
タバスＤＢ及び＊ＤＢから読み出させ、入出力回路３０
内のフリップフロップに保持させる。
ドレスカウンタ１５Ａに保持させる。データＤ０３が、
入出力回路３０内のフリップフロップに保持された後
に、マルチプレクサ１８に対し列アドレスカウンタ１５
Ａの出力を選択させる。次いで、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを高レベルにして、行デコーダ
１２で選択されセンスアンプ１３で増幅された１行分の
データのうち選択した１ビットのデータＤＸ０を、デー
タバスＤＢ及び＊ＤＢから読み出させ、入出力回路３０
内のフリップフロップに保持させる。
【００４３】（ｔ８）時点ｔ８で、ＤＲＡＭから出力さ
れるデータＤＸ０が外部から読み取られる。列アドレス
カウンタ１５Ａにクロックを供給して列アドレスをイン
クリメントさせ、入出力回路３０内のフリップフロップ
にデータバスＤＢ及び＊ＤＢ上のデータＤＸ１を保持さ
せる。
れるデータＤＸ０が外部から読み取られる。列アドレス
カウンタ１５Ａにクロックを供給して列アドレスをイン
クリメントさせ、入出力回路３０内のフリップフロップ
にデータバスＤＢ及び＊ＤＢ上のデータＤＸ１を保持さ
せる。
【００４４】（ｔ９〜ｔ１１）前記（ｔ８）の動作がｔ
９〜ｔ１１において繰り返され、メモリセルアレイ１０
からのデータＤＸ１〜ＤＸ３がクロックＣＬＫに同期し
て読み出される。 （ｔ１０）チップセレクト信号＊ＣＳが低レベル、行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル、バンク選択信号ＢＳが低レベ
ル、レジスタ選択信号＊ＲＳが低レベルであるので、以
下のようにして行データレジスタ１７から４ワードのデ
ータのシリアルリード制御を行う。すなわち、行データ
レジスタ１７のシリアルリード制御が再開される。
９〜ｔ１１において繰り返され、メモリセルアレイ１０
からのデータＤＸ１〜ＤＸ３がクロックＣＬＫに同期し
て読み出される。 （ｔ１０）チップセレクト信号＊ＣＳが低レベル、行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル、バンク選択信号ＢＳが低レベ
ル、レジスタ選択信号＊ＲＳが低レベルであるので、以
下のようにして行データレジスタ１７から４ワードのデ
ータのシリアルリード制御を行う。すなわち、行データ
レジスタ１７のシリアルリード制御が再開される。
【００４５】まず、アドレスＡＤをＣＡ０２として列ア
ドレスカウンタ１５Ｂに保持させる。データＤＸ０３
が、入出力回路３０内のフリップフロップに保持された
後に、マルチプレクサ１８に対し列アドレスカウンタ１
５Ｂの出力を選択させる。また、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを低レベルにして、列スイッチ
回路１４Ａに対し行データレジスタ１７のビットを選択
させ、データＤ０４をデータバスＤＢ及び＊ＤＢ上に読
み出させる。次いでこれを、入出力回路３０内のフリッ
プフロップに保持させる。
ドレスカウンタ１５Ｂに保持させる。データＤＸ０３
が、入出力回路３０内のフリップフロップに保持された
後に、マルチプレクサ１８に対し列アドレスカウンタ１
５Ｂの出力を選択させる。また、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを低レベルにして、列スイッチ
回路１４Ａに対し行データレジスタ１７のビットを選択
させ、データＤ０４をデータバスＤＢ及び＊ＤＢ上に読
み出させる。次いでこれを、入出力回路３０内のフリッ
プフロップに保持させる。
【００４６】時点ｔ１０でのコマンドは上記時点ｔ２で
のコマンドと同一であるので、上記プリチャージも行わ
れる。上記従来技術の欄の（ｔ６）で述べたように、信
号伝播遅延によりデータＤＸ３の出力は保証される。 （ｔ１２）時点ｔ１２で、ＤＲＡＭから出力されるデー
タＤ０４が外部から読み取られる。
のコマンドと同一であるので、上記プリチャージも行わ
れる。上記従来技術の欄の（ｔ６）で述べたように、信
号伝播遅延によりデータＤＸ３の出力は保証される。 （ｔ１２）時点ｔ１２で、ＤＲＡＭから出力されるデー
タＤ０４が外部から読み取られる。
【００４７】列アドレスカウンタ１５Ｂにクロックを供
給して列アドレスをインクリメントさせ、列スイッチ回
路１４Ａに対し行データレジスタ１７の次のビットを選
択させ、入出力回路３０内のフリップフロップにデータ
バスＤＢ及び＊ＤＢ上のデータＤ０１を保持させる。 （ｔ１３〜ｔ１５）前記（ｔ１２）の動作がｔ１３〜ｔ
１５において繰り返され、行データレジスタ１７からの
データＤ０５〜Ｄ０７がクロックＣＬＫに同期して読み
出される。
給して列アドレスをインクリメントさせ、列スイッチ回
路１４Ａに対し行データレジスタ１７の次のビットを選
択させ、入出力回路３０内のフリップフロップにデータ
バスＤＢ及び＊ＤＢ上のデータＤ０１を保持させる。 （ｔ１３〜ｔ１５）前記（ｔ１２）の動作がｔ１３〜ｔ
１５において繰り返され、行データレジスタ１７からの
データＤ０５〜Ｄ０７がクロックＣＬＫに同期して読み
出される。
【００４８】以上のようにして、クロックＣＬＫに同期
してシリアルリード制御中に、同一バンクに対しランダ
ムアクセス要求があっても、間断なくアクセスすること
ができ、無駄時間が低減される。行データレジスタ１７
から全ビットのデータを読み出す４サイクル前から、バ
ンク１についてバンク０の場合と同様にシリアルリード
制御を開始することにより、バンク０からバンク１への
シリアルリード制御を間断無く行い、このような制御を
線順次で繰り返す。
してシリアルリード制御中に、同一バンクに対しランダ
ムアクセス要求があっても、間断なくアクセスすること
ができ、無駄時間が低減される。行データレジスタ１７
から全ビットのデータを読み出す４サイクル前から、バ
ンク１についてバンク０の場合と同様にシリアルリード
制御を開始することにより、バンク０からバンク１への
シリアルリード制御を間断無く行い、このような制御を
線順次で繰り返す。
【００４９】行データレジスタ１７に対しては、シリア
ルリードを行うのでリフレッシュ動作を行う必要がな
い。本実施例のシンクロナスＤＲＡＭは、シリアルリー
ドを行わない場合には従来の通常のシンクロナスＤＲＡ
Ｍとして使用することができ、また、各種画像処理装置
にも用いることができ、汎用性が高い。また、従来の通
常のシンクロナスＤＲＡＭに付加した構成が簡単である
ので、高価格化を抑制できる。
ルリードを行うのでリフレッシュ動作を行う必要がな
い。本実施例のシンクロナスＤＲＡＭは、シリアルリー
ドを行わない場合には従来の通常のシンクロナスＤＲＡ
Ｍとして使用することができ、また、各種画像処理装置
にも用いることができ、汎用性が高い。また、従来の通
常のシンクロナスＤＲＡＭに付加した構成が簡単である
ので、高価格化を抑制できる。
【００５０】なお、本発明には外にも種々の変形例が含
まれる。例えば、上記実施例では時点ｔ２での外部信号
の組み合わせであるコマンドを、レジスタリードコマン
ドかつ特別なプリチャージコマンドであるとしたが、プ
リチャージコマンドを含まない変形例であってもよい。
この場合、図５に示す範囲では動作が図５と同一にな
り、時点ｔ６でプリチャージコマンドを供給しなければ
ならず、また、５クロックサイクルの無駄時間が生ず
る。しかし、図４の構成の場合、図５の続きの動作にお
いてメモリセルからデータＤ０４〜Ｄ０７を読み出すと
きには、図５中のｔ８〜ｔ１２と同様の無駄時間が生ず
る。これに対し、上記変形例の場合には、図３のｔ１０
でのレジスタリードと同じ動作を図１６のｔ１５で、メ
モリリード動作と並行して行い、不図示のｔ１７〜でレ
ジスタからデータを連続して読み出すことができるの
で、本発明の効果が得られる。
まれる。例えば、上記実施例では時点ｔ２での外部信号
の組み合わせであるコマンドを、レジスタリードコマン
ドかつ特別なプリチャージコマンドであるとしたが、プ
リチャージコマンドを含まない変形例であってもよい。
この場合、図５に示す範囲では動作が図５と同一にな
り、時点ｔ６でプリチャージコマンドを供給しなければ
ならず、また、５クロックサイクルの無駄時間が生ず
る。しかし、図４の構成の場合、図５の続きの動作にお
いてメモリセルからデータＤ０４〜Ｄ０７を読み出すと
きには、図５中のｔ８〜ｔ１２と同様の無駄時間が生ず
る。これに対し、上記変形例の場合には、図３のｔ１０
でのレジスタリードと同じ動作を図１６のｔ１５で、メ
モリリード動作と並行して行い、不図示のｔ１７〜でレ
ジスタからデータを連続して読み出すことができるの
で、本発明の効果が得られる。
【００５１】また、説明の簡単化のためにシンクロナス
ＤＲＡＭが１ビット出力、すなわち１ワードが１ビット
の場合を説明したが、複数ビット並列出力の構成であっ
てもよい。この場合、列スイッチ回路１４Ａは、行デー
タレジスタ１７からの複数ビット並列出力の構成を、当
業者に周知の、メモリセルアレイ１０からの複数ビット
並列出力の構成と同様にすればよい。
ＤＲＡＭが１ビット出力、すなわち１ワードが１ビット
の場合を説明したが、複数ビット並列出力の構成であっ
てもよい。この場合、列スイッチ回路１４Ａは、行デー
タレジスタ１７からの複数ビット並列出力の構成を、当
業者に周知の、メモリセルアレイ１０からの複数ビット
並列出力の構成と同様にすればよい。
【００５２】また、行データレジスタ１７は、メモリセ
ルアレイ１０のメモリセルと同一構成であってもよいこ
とは勿論である。さらに、本発明は単バンク構成に適用
しても効果が得られる。
ルアレイ１０のメモリセルと同一構成であってもよいこ
とは勿論である。さらに、本発明は単バンク構成に適用
しても効果が得られる。
【００５３】
【発明の効果】以上説明した如く、第１発明に係る同期
型半導体記憶装置では、ワード線で選択されたメモリセ
ルの内容をレジスタに一括して保持させ、このレジスタ
から１ワードずつ連続してデータを読み出し、この読み
出し中にメモリセルアレイに対しアクセス要求があった
場合には第２発明の読み出し制御方法で動作させること
により、レジスタからのシリアルリードとメモリセルに
対するアクセスを部分的に並行して行うことができるの
で、無駄時間を低減することができるという効果を奏す
る。
型半導体記憶装置では、ワード線で選択されたメモリセ
ルの内容をレジスタに一括して保持させ、このレジスタ
から１ワードずつ連続してデータを読み出し、この読み
出し中にメモリセルアレイに対しアクセス要求があった
場合には第２発明の読み出し制御方法で動作させること
により、レジスタからのシリアルリードとメモリセルに
対するアクセスを部分的に並行して行うことができるの
で、無駄時間を低減することができるという効果を奏す
る。
【００５４】また、第１発明の同期型半導体記憶装置
は、シリアルリードを行わない場合には従来の通常の同
期型半導体記憶装置として使用することができ、各種画
像処理装置にも用いることができ、汎用性が高く、さら
に、従来の通常の同期型半導体記憶装置に付加した本発
明の特徴部分の構成が簡単であるので、高価格化を抑制
でき、安価で高速動作が可能なＶＲＡＭとして用いるこ
とができるという効果を奏する。
は、シリアルリードを行わない場合には従来の通常の同
期型半導体記憶装置として使用することができ、各種画
像処理装置にも用いることができ、汎用性が高く、さら
に、従来の通常の同期型半導体記憶装置に付加した本発
明の特徴部分の構成が簡単であるので、高価格化を抑制
でき、安価で高速動作が可能なＶＲＡＭとして用いるこ
とができるという効果を奏する。
【００５５】第１発明の第１態様によれば、第２発明の
方法を容易に実施することができるという効果を奏す
る。第１発明の第２態様によれば、第２発明の方法をさ
らに容易に実施することができるという効果を奏する。
第１発明の第３態様又は第２発明の第１態様によれば、
クロックに同期してシリアルリード中に、メモリセルア
レイに対しアクセス要求があっても、間断なくアクセス
することができ、上記本発明の効果が高められる。
方法を容易に実施することができるという効果を奏す
る。第１発明の第２態様によれば、第２発明の方法をさ
らに容易に実施することができるという効果を奏する。
第１発明の第３態様又は第２発明の第１態様によれば、
クロックに同期してシリアルリード中に、メモリセルア
レイに対しアクセス要求があっても、間断なくアクセス
することができ、上記本発明の効果が高められる。
【００５６】第１発明の第２態様によれば、クロックに
同期してシリアルリード中に、同一バンクに対しアクセ
ス要求があっても、複数バンクにわたって間断なくアク
セスすることができ、上記本発明の効果がさらに高めら
れる。
同期してシリアルリード中に、同一バンクに対しアクセ
ス要求があっても、複数バンクにわたって間断なくアク
セスすることができ、上記本発明の効果がさらに高めら
れる。
【図１】本発明の一実施例のシンクロナスＤＲＡＭの概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】メモリセルアレイが２行２列のメモリセルで構
成されている場合の、図１のバンク０の要部回路図であ
る。
成されている場合の、図１のバンク０の要部回路図であ
る。
【図３】図１のシンクロナスＤＲＡＭの動作例を示すタ
イムチャートである。
イムチャートである。
【図４】従来のシンクロナスＤＲＡＭの概略構成を示す
ブロック図である。
ブロック図である。
【図５】図４のシンクロナスＤＲＡＭの動作例を示すタ
イムチャートである。
イムチャートである。
１０、２０ メモリセルアレイ １１、２１、２１Ａ、２１Ｂ 行アドレスバッファレジ
スタ １２、２２ 行デコーダ １３、２３、１３１、１３２ センスアンプ １４、１４Ａ、２４、２４Ａ 列スイッチ回路 １５、１５Ａ、１５Ｂ、２５、２５Ａ、２５Ｂ 列アド
レスカウンタ １６、２６ 列デコーダ １７、２７ 行データレジスタ １８、２８ マルチプレクサ １９、２９ デマルチプレクサ ３０ 入出力回路 ３１、３１Ａ 制御回路 １７１、１７２ フリップフロップ
スタ １２、２２ 行デコーダ １３、２３、１３１、１３２ センスアンプ １４、１４Ａ、２４、２４Ａ 列スイッチ回路 １５、１５Ａ、１５Ｂ、２５、２５Ａ、２５Ｂ 列アド
レスカウンタ １６、２６ 列デコーダ １７、２７ 行データレジスタ １８、２８ マルチプレクサ １９、２９ デマルチプレクサ ３０ 入出力回路 ３１、３１Ａ 制御回路 １７１、１７２ フリップフロップ
Claims (7)
- 【請求項１】 メモリセルアレイと、該メモリセルアレ
イに対しデータアクセスするためのデータアクセス回路
とを有し、該データアクセス回路は、該メモリセルアレ
イ内のワード線を選択する行アドレスデコーダと、コラ
ムデコーダとを備え、クロックに同期して動作する同期
型半導体記憶装置において、該データアクセス回路はさ
らに、 該メモリセルアレイ内のワード線で同時に選択されるメ
モリセルの数に等しい記憶素子を備えたレジスタと、 該ビット線とこれに対応する該記憶素子との間をオン／
オフさせる第１スイッチ素子群と、該ビット線とデータ
バスとの間をオン／オフさせる第２スイッチ素子群と、
該データバスと該記憶素子との間をオン／オフさせる第
３スイッチ素子群とを備えたコラムスイッチ回路と、 該メモリセルに対し読み書きする場合には該列デコーダ
の出力で該第２スイッチ素子群の１ワード分を選択制御
し、該レジスタからデータを読み出す場合には該列デコ
ーダの出力で該第３スイッチ素子群の１ワード分を選択
制御し、ワード線で選択されたメモリセルの内容を該レ
ジスタに書き込む場合には該第１スイッチ素子群を一括
制御する制御回路と、 を有することを特徴とする同期型半導体記憶装置。 - 【請求項２】 請求項１にさらに、 入力端がアドレスバスに接続された第１の列アドレスカ
ウンタと、 入力端が該アドレスバスに接続された第２の列アドレス
カウンタと、 該第１と第２の列アドレスカウンタの一方の出力を選択
して前記列デコーダに供給するマルチプレクサと、 該列デコーダの出力を前記第２スイッチ素子群と第３ス
イッチ素子群の一方の制御入力端に供給するデマルチプ
レクサと、 を有し、前記制御回路は、 前記メモリセルに対しアクセスする場合には、該アドレ
スバス上のアドレスを該第１の列アドレスカウンタに保
持させ、該マルチプレクサに対し該第１の列アドレスカ
ウンタの出力を選択させ、かつ、該デマルチプレクサに
対し該第２スイッチ素子群を選択させ、 前記レジスタからデータを読み出す場合には、該アドレ
スバス上のアドレスを該第２の列アドレスカウンタに保
持させ、該マルチプレクサに対し該第２の列アドレスカ
ウンタの出力を選択させ、かつ、該デマルチプレクサに
対し該第３スイッチ素子群を選択させる、 ことを特徴とする同期型半導体記憶装置。 - 【請求項３】 前記制御回路は、 前記レジスタからデータを読み出す第１の動作中に、第
２の動作として前記メモリセルアレイからデータを読み
出す場合には、該第１の動作を継続し、 該第１の動作として前記第１スイッチ素子群を制御し前
記ワード線で選択されたメモリセルの内容を該レジスタ
に書き込んだ後に、該第２の動作として、該第１の動作
と並行して読み出し対象のメモリセルに対応したワード
線を選択させる、 ことを特徴とする請求項２記載の同期型半導体記憶装
置。 - 【請求項４】 前記制御回路は、前記メモリセルアレイ
に対する次のリード動作又はライト動作に備えるため
に、前記第１の動作として前記ワード線で選択されたメ
モリセルの内容を前記レジスタに保持させた後の、前記
クロックに同期して、前記ビット線をプリチャージさせ
ることを特徴とする請求項３記載の同期型半導体記憶装
置。 - 【請求項５】 請求項１又は２記載の同期型半導体記憶
装置に対する読み出し制御方法であって、 前記メモリセルのワード線で選択されたメモリセルから
１ワードずつ順にデータを読み出すシリアルリードの場
合には、前記第１スイッチ素子群を一括制御して該ワー
ド線で選択されたメモリセルの内容を前記レジスタに書
き込ませ、次いで前記列デコーダの出力で前記第３スイ
ッチ素子群の１ワード分を順に選択制御して該レジスタ
からデータを読み出させ、 該シリアルリード中に、該メモリセルアレイに対しアク
セスを行う場合には、該シリアルリードと並行して、ア
クセス対象の該メモリセルに対応したワード線を選択さ
せ、次いでシリアルリード動作における該第３スイッチ
素子群の選択制御を中断して、前記第２スイッチ素子群
の１ワード分を選択制御して該メモリセルに対応したビ
ット線からデータを読み出させ、次いで該シリアルリー
ド動作を継続させる、 ことを特徴とする読み出し制御方法。 - 【請求項６】 前記メモリセルアレイに対する次のリー
ド動作又はライト動作に備えるために、前記シリアルリ
ードの場合には、前記ワード線で選択されたメモリセル
の内容を前記レジスタに保持させた後の該クロックに同
期して、前記ビット線をプリチャージさせる、 ことを特徴とする請求項５記載の読み出し制御方法。 - 【請求項７】 前記メモリセルアレイが複数バンク構成
である場合に、前記レジスタに対するシリアルリード動
作中に、他のバンクの前記メモリセルに対しシリアルリ
ードの動作を準備しておくことにより、異なるバンクに
わたって連続的にシリアルリードを行う、 ことを特徴とする請求項５又は６記載の読み出し制御方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16190794A JP3380050B2 (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置のデータ読み出し方法 |
| KR1019950010460A KR0160563B1 (ko) | 1994-07-14 | 1995-04-29 | 동기형 반도체 기억 장치 및 그 판독 제어 방법 |
| US08/433,255 US5568427A (en) | 1994-07-14 | 1995-05-02 | Memory and method of reading out of the memory |
| TW084104763A TW275710B (ja) | 1994-07-14 | 1995-05-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16190794A JP3380050B2 (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置のデータ読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831169A true JPH0831169A (ja) | 1996-02-02 |
| JP3380050B2 JP3380050B2 (ja) | 2003-02-24 |
Family
ID=15744293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16190794A Expired - Lifetime JP3380050B2 (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置のデータ読み出し方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568427A (ja) |
| JP (1) | JP3380050B2 (ja) |
| KR (1) | KR0160563B1 (ja) |
| TW (1) | TW275710B (ja) |
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| KR100256120B1 (ko) * | 1993-09-22 | 2000-05-15 | 김영환 | 고속 감지 증폭기 |
-
1994
- 1994-07-14 JP JP16190794A patent/JP3380050B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-29 KR KR1019950010460A patent/KR0160563B1/ko not_active IP Right Cessation
- 1995-05-02 US US08/433,255 patent/US5568427A/en not_active Expired - Lifetime
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