JPH05234364A - Multiserial access memory - Google Patents

Abstract

PURPOSE:To realize a complicated serial access control operation at high speed by a simple circuit constitution and by an easy control operation. CONSTITUTION:A plurality of memory cell arrays 141, 142 are connected by means of a data register memory cell array connection means 134; an address which is used to transfer a piece of memory data by using the connection means 134 is controlled by an address means. Thereby, pieces of memory data which have been stored in the memory cell arrays 141, 142 can be transferred at high speed at the inside of a memory element.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、シリアルにデータの入
出力を行うシリアルアクセスメモリを複数個備えたマル
チシリアルアクセスメモリに関するものである。この種
のシリアルアクセスメモリは、汎用メモリに対して高速
性を有すると共に、回路操作の簡単さ等の利点を有する
ため、様々な目的で用いられ、種々の種類がある。例え
ば、ワークステーションやパーソナルコンピュータのグ
ラフィック用途に用いられているＶＲＡＭ（ビデオ・ラ
ンダム・アクセス・メモリ）あるいはマルチポートＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）に
代表されるＤＲＡＭの機能を持ちつつ、シリアルアクセ
スの先頭ビットをランダムに指定できる複雑なものか
ら、ディジタルＴＶ（テレビジョン）、ＦＡＸ（ファク
シミリ）、コピーマシンあるいはビデオ機器等に用いら
れ、単純に０番地からシリアル入力し、遅延時間を持っ
て同じくシリアルに０番地からデータを出力するフィー
ルドメモリやラインメモリ等のＦＩＦＯ（First-in Fir
st-out）メモリと呼ばれる単純なものまで、種々の種類
がある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-serial access memory having a plurality of serial access memories for serially inputting / outputting data. This kind of serial access memory is used for various purposes and has various types because it has a high speed property as compared with a general-purpose memory and has advantages such as simplicity of circuit operation. For example, VRAM (Video Random Access Memory) or multiport DR used for graphic applications in workstations and personal computers
While having the function of DRAM typified by AM (Dynamic Random Access Memory), from complicated ones that can randomly specify the first bit of serial access, digital TV (television), FAX (facsimile), copy machine Alternatively, it is used in video equipment, etc., and it is a FIFO (First-in Fir) such as a field memory or line memory that simply inputs serially from address 0 and outputs data serially from address 0 with a delay time.
st-out) There are various types, even simple ones called memory.

【０００２】今後のワークステーションやパーソナルコ
ンピュータ等の高性能化、さらにＨＤＴＶ（ハイビジョ
ン テレビジョン）等に代表される高品位テレビ技術の
発達に伴ない、シリアルアクセスメモリの応用分野がさ
らに広がると考えられ、より使いやすく、より高性能な
シリアルアクセスメモリの開発が望まれている。本発明
は、このような用途に用いられるマルチシリアルアクセ
スメモリに関するものである。It is considered that the field of application of serial access memory will further expand with the improvement in performance of workstations and personal computers and the development of high-definition television technology represented by HDTV (high-definition television) in the future. It is desired to develop a serial access memory that is easier to use and has higher performance. The present invention relates to a multi-serial access memory used for such an application.

【０００３】[0003]

【従来の技術】図２は、従来の代表的なシリアルアクセ
スメモリの構成ブロック図である。このシリアルアクセ
スメモリは、メモリ全体を制御するメモリコントロール
手段１を有している。メモリコントロール手段１は、外
部から入力されるＸアドレスＸＡＤＤを取込むためのス
トローブ信号ＲＡＳ／、ライトイネーブル信号ＷＥ／、
リードイネーブル信号ＲＥ／、及びデータ転送コントロ
ール信号ＲＴ等の外部コントロール信号を入力し、転送
コントロール信号ＰＡ，ＰＢ等の種々のメモリコントロ
ール信号を発生する機能を有している。また、ライトコ
ントロールクロックＣＬＫＷに同期してシリアルライト
用のＹアドレスＹＡＤＤ１をデコードするＹアドレス手
段１１が設けられ、その出力側にライト転送手段３１が
接続されている。シリアルな書込みデータが入力端子Ｉ
Ｎから入力手段６１に入力され、該入力手段６１の出力
がライトデータバス２１を介してライト転送手段３１へ
転送されるようになっている。ライト転送手段３１は、
Ｙアドレス手段１１の出力に基づき、ライトデータバス
２１から転送されたシリアルな書込みデータを一時記憶
し、転送コントロール信号ＰＡによってメモリセルアレ
イ４１へ転送するようになっている。2. Description of the Related Art FIG. 2 is a block diagram of a conventional typical serial access memory. This serial access memory has a memory control means 1 for controlling the entire memory. The memory control means 1 uses a strobe signal RAS / for writing in an X address XADD input from the outside, a write enable signal WE /,
It has a function of inputting an external control signal such as a read enable signal RE / and a data transfer control signal RT, and generating various memory control signals such as transfer control signals PA and PB. Further, Y address means 11 for decoding the Y address YADD1 for serial write is provided in synchronization with the write control clock CLKW, and the write transfer means 31 is connected to the output side thereof. Serial write data is input terminal I
The data is input from N to the input means 61, and the output of the input means 61 is transferred to the write transfer means 31 via the write data bus 21. The write transfer means 31 is
Based on the output of the Y address means 11, the serial write data transferred from the write data bus 21 is temporarily stored and transferred to the memory cell array 41 by the transfer control signal PA.

【０００４】メモリセルアレイ４１は、ライト転送手段
３１の出力側に接続された複数本のビットラインと、そ
れと交差する複数本ワードラインと、それらのビットラ
インとワードラインの交差箇所に接続された複数個のメ
モリセルと、該ビットライン上の電位差を検知・増幅す
る複数個のセンスアンプとで、構成されている。複数本
のワードラインは、Ｘアドレス手段５１に接続されてい
る。Ｘアドレス手段５１は、ストローブ信号ＲＡＳ／に
より活性化され、ＸアドレスＸＡＤＤをデコードして複
数本のワードラインの中から特定のワードラインＷＬａ
を選択する機能を有している。The memory cell array 41 has a plurality of bit lines connected to the output side of the write transfer means 31, a plurality of word lines intersecting the bit lines, and a plurality of word lines connected to the intersections of the bit lines and the word lines. Each memory cell and a plurality of sense amplifiers for detecting and amplifying the potential difference on the bit line. The plurality of word lines are connected to the X address means 51. The X address means 51 is activated by the strobe signal RAS / and decodes the X address XADD to select a specific word line WLa from a plurality of word lines.
Has the function of selecting.

【０００５】メモリセルアレイ４１における複数本のビ
ットラインには、Ｙアドレス手段１２によって出力が選
択されるリード転送手段３２が接続されている。Ｙアド
レス手段１２は、リードコントロールクロックＣＬＫＲ
に同期してシリアルリード用ＹアドレスＹＡＤＤ２をデ
コードし、そのデコード出力によってリード転送手段３
２の出力を選択する機能を有している。リード転送手段
３２は、ビットラインからの読み出しデータを、転送コ
ントロール信号ＰＡによって一時記憶し、その記憶した
データを、Ｙアドレス手段１２の出力によって選択的に
リードデータバス２２を介して、出力手段６２へ転送す
る機能を有している。出力手段６２は、リードデータバ
ス２２から転送されるシリアルな読み出しデータを、出
力端子ＯＵＴから出力する機能を有している。A read transfer means 32 whose output is selected by the Y address means 12 is connected to a plurality of bit lines in the memory cell array 41. The Y address means 12 uses the read control clock CLKR.
The Y address YADD2 for serial read is decoded in synchronization with the read transfer means 3 by the decoded output.
It has a function of selecting two outputs. The read transfer means 32 temporarily stores the read data from the bit line by the transfer control signal PA, and the stored data is selectively output by the Y address means 12 via the read data bus 22 to output means 62. It has the function to transfer to. The output unit 62 has a function of outputting serial read data transferred from the read data bus 22 from the output terminal OUT.

【０００６】図３は、図２のシリアルアクセスメモリの
主要部分の構成例を示す回路図である。このシリアルア
クセスメモリでは、メモリセルアレイ４１がＤＲＡＭで
構成されている。Ｙアドレス手段１１は、シリアルライ
ト用ＹアドレスＹＡＤＤ１により選択される複数個の単
位ＹアドレスデコーダＹＡ_i （但し、ｉ＝１，２，…，
ｎ）で構成されている。このＹアドレス手段１１は、ラ
イトコントロールクロックＣＬＫＷにより同期動作し、
シリアルライト用ＹアドレスＹＡＤＤ１を取込み、単位
ＹアドレスデコードＹＡ_i を選択する。選択された単位
ＹアドレスデコーダＹＡ_iは、デコーダ出力ｙａ_i （但
し、ｉ＝１，２，…，ｎ）を“Ｈ”レベルとする機能を
有している。FIG. 3 is a circuit diagram showing a configuration example of a main part of the serial access memory of FIG. In this serial access memory, the memory cell array 41 is composed of DRAM. The Y address means 11 includes a plurality of unit Y address decoders YA _i (where i = 1, 2, ..., And) selected by the serial write Y address YADD1.
n). The Y address means 11 operates synchronously with the write control clock CLKW,
The Y address YADD1 for serial write is taken in and the unit Y address decode YA _i is selected. The selected unit Y address decoder YA _i has a function of setting the decoder output ya _i (where i = 1, 2, ..., N) to the “H” level.

【０００７】ライト転送手段３１は、ライトデータバス
２１に接続されデコーダ出力ｙａ_iによりオン，オフ動
作するトランジスタ対ｔｒａ_i ，ｔｒａ_i ／（但し、ｉ
＝１，２，…，ｎ）と、逆並列のインバータからなる一
時記憶用のデータレジスタＦＦａ_i と、メモリセルアレ
イ４１の相補ビットラインＢＬａ_i ，ＢＬａ_i ／に接続
され転送コントロール信号ＰＡによってオン，オフ動作
するトランジスタ対ｔｒｂ_i ，ｔｒｂ_i ／とで、構成さ
れている。[0007] Write transfer means 31, the write data is connected to the bus 21 on the decoder output ya _i, OFF operation to the transistor pair tra _i, tra _i / (where, i
= 1,2, on ..., and n), a data register FFa _i for temporary storage consisting of anti-parallel inverters, complementary bit lines BLa _i of the memory cell array 41, the transfer control signal PA is connected to BLa _i /, It is composed of a transistor pair trb _i , trb _i / which is turned off.

【０００８】メモリセルアレイ４１は、ライト転送手段
３１の出力側に接続された相補ビットラインＢＬａ_i ，
ＢＬａ_i ／（但し、ｉ＝１，２，…，ｎ）と、Ｙアドレ
ス手段５１の出力によって選択されるワードラインＷＬ
ａ_i と、それらの相補ビットラインＢＬａ_i ，ＢＬａ_i
／とワードラインＷＬａ_i の各交差箇所に接続されたト
ランジスタ及び容量からなるメモリセルＱＫ_i ，ＱＫ_i
／と、各相補ビットラインＢＬａ_i ，ＢＬａ_i ／間に接
続されたセンスアンプＳＡ_i とで、構成されている。こ
こで、Ｋは１本のビットラインに接続されたメモリセル
のいずれかを示す。つまり、単位ＹアドレスデコーダＹ
Ａ_i に対応するビットラインＢＬａ_i に接続されたメモ
リセルは、Ｑ１_i ，Ｑ２_i ，…，ＱＫ_i ，…，Ｑｍａｘ
_i である。同じく、単位ＹアドレスデコーダＹＡ_i に対
応するビットラインＢＬａ_i ／に接続されたメモリセル
は、Ｑ１_i ／，Ｑ２_i ／，…，ＱＫ_i ／，…，Ｑｍａｘ
_i／である。The memory cell array 41 includes complementary bit lines BLa _i , connected to the output side of the write transfer means 31.
BLa _i / (where, i = 1,2, ..., n ) and the word line WL selected by the output of the Y addressing means 51
a _i and their complementary bit lines BLa _i , BLa _i
/ A memory cell consists of a transistor connected and capacity to each intersection of the word lines WLa _i QK _i, QK _i
/ And a sense amplifier SA _i connected between the complementary bit lines BLa _i , BLa _i /. Here, K indicates one of the memory cells connected to one bit line. That is, the unit Y address decoder Y
The memory cells connected to the bit line BLa _i corresponding to A _i have Q1 _i , Q2 _i , ..., QK _i , ..., Qmax.
_i . Similarly, the memory cells connected to the bit line BLa _i / corresponding to the unit Y address decoder YA _i have Q1 _i /, Q2 _i /, ..., QK _i /, ..., Qmax.
_i /

【０００９】Ｙアドレス手段１２は、シリアルリード用
ＹアドレスＹＡＤＤ２により選択される複数個の単位Ｙ
アドレスデコーダＹＢ_i （但し、ｉ＝１，２，…，ｎ）
で構成されている。このＹアドレス手段１２は、リード
コントロールクロックＣＬＫＲにより同期動作し、Ｙア
ドレスＹＡＤＤ２を取込み、単位ＹアドレスデコーダＹ
Ｂ_i を選択する。選択された単位ＹアドレスデコーダＹ
Ｂ_i は、デコーダ出力ｙｂ_i を“Ｈ”レベルとする機能
を有している。The Y address means 12 includes a plurality of unit Ys selected by the Y address YADD2 for serial read.
Address decoder YB _i (where i = 1, 2, ..., N)
It is composed of. The Y address means 12 operates in synchronization with the read control clock CLKR, takes in the Y address YADD2, and outputs the unit Y address decoder Y.
Select B _i . Selected unit Y address decoder Y
B _i has a function of setting the decoder output yb _i to the “H” level.

【００１０】リード転送手段３２は、リードデータバス
２２に接続されデコーダ出力ｙｂ_iによりオン，オフ動
作するトランジスタ対ｔｒｂ_i ，ｔｒｂ_i ／（但し、ｉ
＝１，２，…，ｎ）と、逆並列のインバータからなる一
時記憶用のデータレジスタＦＦｂ_i と、相補ビットライ
ンＢＬａ_i ，ＢＬａ_i ／に接続され転送コントロール信
号ＰＢによりオン，オフ動作するトランジスタ対ｔｒｃ
_i ，ｔｒｃ_i ／とで、構成されている。図４は、図２及
び図３における主要信号のタイミング図であり、この図
を参照しつつ、時刻ｔ１〜ｔ２３におけるシリアルアク
セスメモリの動作を説明する。 時刻ｔ１：ライトイネーブル信号ＷＥ／が“Ｌ”レベル
となり、ライトコントロールクロックＣＬＫＷの立上が
りに同期して、シリアルライト用ＹアドレスＹＡＤＤ１
のＳ１で示されるアドレスで指定されるＹアドレス手段
１１内の単位ＹアドレスデコーダＹＡ_j （但し、ｊ；任
意の数）が選択される。単位ＹアドレスデコーダＹＡ_j
が選択されると、そのデコーダ出力ｙａ_j が“Ｈ”レベ
ルとなり、ライト転送手段３１内のトランジスタ対ｔｒ
ａ_j ，ｔｒａ_j ／がオンし、入力端子ＩＮより入力手段
６１に入力された書込みデータＤ１が、データレジスタ
ＦＦａ_j に取込まれる。The read transfer means 32 is connected to the read data bus 22 and is turned on / off by the decoder output yb _{i. The} pair of transistors trb _i , trb _i / (where i is
= 1,2, ..., a n), a data register FFb _i for temporary storage consisting of anti-parallel inverters, complementary bit lines BLa _i, is connected to BLa _i / on the transfer control signal PB, the transistor for turning off operation Vs trc
_i and trc _i /. FIG. 4 is a timing chart of main signals in FIGS. 2 and 3, and the operation of the serial access memory at times t1 to t23 will be described with reference to this figure. Time t1: The write enable signal WE / becomes the “L” level, and the serial write Y address YADD1 is synchronized with the rising of the write control clock CLKW.
The unit Y address decoder YA _j (where j is an arbitrary number) in the Y address means 11 designated by the address indicated by S1 is selected. Unit Y address decoder YA _j
Is selected, the decoder output ya _j becomes "H" level, and the transistor pair tr in the write transfer means 31 is selected.
a _j and tra _j / are turned on, and the write data D1 input to the input means 61 from the input terminal IN is taken into the data register FFa _j .

【００１１】時刻ｔ２：ライトイネーブル信号ＷＥ／は
“Ｌ”レベルのままである。ライトイコントロールクロ
ックＣＬＫＷの立上がりに同期して、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ２で示されるアドレスで指定
されるＹアドレス手段１１内の単位Ｙアドレスデコーダ
ＹＡ_k （但し、ｋ；任意の数）が選択される。単位Ｙア
ドレスデコーダＹＡ_k が選択されると、そのデコーダ出
力ｙａ_k が“Ｈ”レベルとなり、トランジスタ対ｔｒａ
_k ，ｔｒａ_k ／がオンする。すると、入力端子ＩＮより
入力された書込みデータＤ２が、データレジスタＦＦａ
_k に取込まれる。Time t2: The write enable signal WE / remains at "L" level. In synchronization with the rise of the write control clock CLKW, the unit Y address decoder YA _k (however, k is an arbitrary number) in the Y address means 11 designated by the address indicated by S2 of the serial write Y address YADD1 is Selected. When the unit Y address decoder YA _k is selected, its decoder output ya _k becomes "H" level, and the transistor pair tra
_k and tra _k / turn on. Then, the write data D2 input from the input terminal IN becomes the data register FFa.
_taken into _k .

【００１２】時刻ｔ３〜ｔ７：時刻ｔ２と同様な動作に
より、ライトコントロールクロックＣＬＫＷの立上がり
に同期して、シリアルライト用ＹアドレスＹＡＤＤ１の
Ｓ３〜Ｓｎで示されるアドレスで指定されるＹアドレス
手段１１内の単位ＹアドレスデコーダＹＡ_i （但し、
ｉ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＡ_i が選択されると、入力端子ＩＮより入力する書込
みデータＤ３〜Ｄｎが、対応するデータレジスタＦＦａ
_i に書込まれる。実際、ＴＶやビデオカメラ、あるいは
ＯＡ（オフィスオートメーション）機器では、Ｓ１，Ｓ
２，Ｓ３，…と連続するアドレスは、シリアルにインク
リメント（増分）するアドレスである場合が多い。ワー
クステーションやパーソナルコンピュータ等では、ラン
ダムなアドレスである場合と、インクリメントするアド
レスである場合がある。Time t3 to t7: In the Y address means 11 designated by the address indicated by S3 to Sn of the serial write Y address YADD1 in synchronization with the rise of the write control clock CLKW by the same operation as the time t2. Unit Y address decoder YA _i (however,
i; arbitrary number) is selected. When the unit Y address decoder YA _i is selected, the write data D3 to Dn input from the input terminal IN are transferred to the corresponding data register FFa.
written to _i . Actually, in TVs, video cameras, or OA (office automation) devices, S1, S
The addresses consecutive with 2, S3, ... Are often addresses that are serially incremented. In a workstation, a personal computer, or the like, it may be a random address or an incrementing address.

【００１３】時刻ｔ８：ライトイネーブル信号ＷＥ／が
“Ｈ”レベルとなり、入力手段６１からの書込みが禁止
される。 時刻ｔ９：データ転送コントロール信号ＲＴが“Ｌ”レ
ベルとなる。ストローブ信号ＲＡＳ／が“Ｌ”レベルと
なるタイミングに同期して、図４のＸアドレスＸＡＤＤ
のタイミングに示すように、ＸアドレスＸａ_i をＸアド
レス手段５１に取込む。Ｘアドレス手段５１では、メモ
リセルアレイ４１のワードラインＷＬａ_i を選択して
“Ｈ”レベルとする。このとき、転送コントロール信号
ＰＡも“Ｈ”レベルとなる。転送コントロール信号ＰＡ
が“Ｈ”レベルとなると、トランジスタ対ｔｒｂ_i ，ｔ
ｒｂ_i ／がオンし、時刻ｔ１〜ｔ７においてデータレジ
スタＦＦａ_i に書込まれていたデータが、相補ビットラ
インＢＬａ_i ，ＢＬａ_i ／へ転送される。Time t8: The write enable signal WE / goes to "H" level, and writing from the input means 61 is prohibited. Time t9: The data transfer control signal RT becomes "L" level. The X address XADD of FIG. 4 is synchronized with the timing when the strobe signal RAS / becomes “L” level.
The X address Xa _{i is taken} into the X address means 51 as shown in the timing of FIG. The X-address means 51 selects the word lines WLa _i of the memory cell array 41 to the "H" level. At this time, the transfer control signal PA also becomes "H" level. Transfer control signal PA
Becomes "H" level, the transistor pair trb _i , t
rb _i / is turned on, the data that has been written into the data register FFa _i at time t1~t7 is transferred complementary bit lines BLa _i, BLa _i / to.

【００１４】Ｘアドレス手段５１によりワードラインＷ
Ｌａ_i が“Ｈ”レベルとなることにより、それに接続さ
れたメモリセルＱｋ₁ 〜Ｑｋ_n 内のトランジスタがオン
し、該メモリ容量に相補ビットラインＢＬａ_i ，ＢＬａ
_i ／上のデータが転送される。その後、この相補ビット
ラインＢＬａ_i ，ＢＬａ_i ／上のデータが、センスアン
プＳＡ_i により増幅される。このような時刻ｔ９の一連
の転送動作をライト転送という。即ち、ストローブ信号
ＲＡＳ／が“Ｌ”レベルとなり、データ転送コントロー
ル信号ＲＴが“Ｌ”レベルのときにライトイ転送モード
となる。この時刻ｔ９でのライト転送動作は、次の時刻
ｔ１０までには全て完了する。The word line W is generated by the X address means 51.
By La _i becomes "H" level, the transistor is turned on in the memory cell Qk ₁ ~Qk _n connected thereto, the memory capacity to a complementary bit line BLa _i, BLa
_i / The above data is transferred. Then, the data on the complementary bit lines BLa _i , BLa _i / is amplified by the sense amplifier SA _i . Such a series of transfer operations at time t9 is called write transfer. That is, when the strobe signal RAS / is at "L" level and the data transfer control signal RT is at "L" level, the write transfer mode is set. The write transfer operation at time t9 is all completed by the next time t10.

【００１５】時刻ｔ１０：データ転送コントロール信号
ＲＴは“Ｈ”レベルとなる。ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなるタイミングに同期して、図４のＸア
ドレスＸＡＤＤのタイミングに示すように、Ｘアドレス
手段５１がＸアドレスＸａ_j （但し、ｊ；任意の数）を
取込む。すると、Ｘアドレス手段５１により、ワードラ
インＷＬａ_j が選択されて“Ｈ”レベルとなる。このと
き、転送コントロール信号ＰＢが“Ｈ”レベルとなる。
ワードラインＷＬａ_j が“Ｈ”レベルとなると、それに
接続されたメモリセルＱｋ₁ 〜Ｑｋ_n 内のトランジスタ
がオンし、そのメモリセル容量に蓄積されていたデータ
が、相補ビットラインＢＬａ_i ，ＢＬａ_i ／へ転送され
る。すると、センスアンプＳＡ_i が活性化して転送され
たデータが増幅される。Time t10: The data transfer control signal RT becomes "H" level. In synchronization with the timing when the strobe signal RAS / goes to the “L” level, the X address means 51 acquires the X address Xa _j (where j is an arbitrary number) as shown at the timing of the X address XADD in FIG. Put in. Then, the X-address means 51 selects the word line WLa _{j and} brings it to the “H” level. At this time, the transfer control signal PB becomes "H" level.
When the word line WLa _j becomes "H" level, and the transistor is turned on it connected memory cells Qk within _{1 ~Qk n,} data accumulated in the memory cell capacity, the complementary bit lines BLa _i, BLa _i Is transferred to /. Then, the sense amplifier SA _i is activated and the transferred data is amplified.

【００１６】時刻ｔ１１：時刻ｔ１０においてセンスア
ンプＳＡ_i が活性化し、相補ビットラインＢＬａ_i ，Ｂ
Ｌａ_i ／上の増幅されたデータが、転送コントロール信
号ＰＢによりオン状態となったトランジスタ対ｔｒ
ｃ_i ，ｔｒｃ_i ／を介して、データレジスタＦＦｂ_i へ
転送される。このような時刻ｔ１０〜ｔ１１の一連の転
送動作をリード転送という。即ち、ストローブ信号ＲＡ
Ｓ／が“Ｌ”レベルとなり、データ転送コントロール信
号ＲＴが“Ｈ”レベルのとき、リード転送モードとな
る。この時刻ｔ１０〜ｔ１１でのリード転送動作は、次
の時刻ｔ１４までには全て完了する。Time t11: At time t10, the sense amplifier SA _i is activated and the complementary bit lines BLa _i , B
The amplified data on La _i / transistor pair tr turned on by the transfer control signal PB
It is transferred to the data register FFb _i via c _i and trc _i /. Such a series of transfer operations at times t10 to t11 is called read transfer. That is, the strobe signal RA
When S / is at "L" level and the data transfer control signal RT is at "H" level, the read transfer mode is set. The read transfer operation at the times t10 to t11 is all completed by the next time t14.

【００１７】時刻ｔ１４：リードイネーブル信号ＲＥ／
が“Ｌ”レベルになり、シリアルリードが開始する。リ
ードコントロールクロックＣＬＫＲの立上がりに同期し
てシリアルリード用ＹアドレスＹＡＤＤ２に示すアドレ
スＡ１がＹアドレス手段１２に取込まれる。リードイネ
ーブル信号ＲＥ／が“Ｌ”レベルとなり、リードコント
ロールクロックＣＬＫＲの立上がりに同期して、アドレ
スＡ１で指定されるＹアドレス手段１２内の単位Ｙアド
レスデコーダＹＢ_j （但し、ｊ；任意の数）が選択され
る。単位ＹアドレスデコーダＹＢ_j が選択されると、そ
のデコーダ出力ｙｂ_j が“Ｈ”レベルとなってトランジ
スタ対ｔｒｄ_j ，ｔｒｄ_j ／がオンし、データレジスタ
ＦＦｂ_j から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ１として出力される。Time t14: Read enable signal RE /
Becomes "L" level, and serial reading starts. The address A1 shown in the serial read Y address YADD2 is taken into the Y address means 12 in synchronization with the rise of the read control clock CLKR. The read enable signal RE / becomes the "L" level, and in synchronization with the rise of the read control clock CLKR, the unit Y address decoder YB _j (where j is an arbitrary number) in the Y address means 12 designated by the address A1. Is selected. When the unit Y address decoder YB _j is selected, transistor pairs trd _j becomes the decoder output yb _j is "H" level, trd _j / is turned on, the data register from FFb _j, the read data read data bus 22
And is output as the read data Da1 from the output terminal OUT of the output unit 62.

【００１８】時刻ｔ１５：時刻ｔ１５以降では、シリア
ルリードサイクルとシリアルライトサイクルが、非同期
に独立して行われる例が示されている。ここでは、ライ
トイネーブル信号ＷＥ／が“Ｌ”レベルとなり、前述し
た時刻ｔ１と同一動作によるシリアルライトが、次の時
刻ｔ１６以降のライトコントロールクロックＣＬＫＷの
立上がりに同期して行われる。なお、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ１，Ｓ２，…は、時刻ｔ１〜
ｔ７までのアドレスと同一である必要はない。Time t15: An example is shown in which after the time t15, the serial read cycle and the serial write cycle are asynchronously and independently performed. Here, the write enable signal WE / goes to the “L” level, and the serial write by the same operation as the above-mentioned time t1 is performed in synchronization with the rising of the write control clock CLKW after the next time t16. Note that S1, S2, ... Of the serial write Y address YADD1 are from time t1 to time t1.
It does not have to be the same as the address up to t7.

【００１９】時刻ｔ１６：リードイネーブル信号ＲＥ／
は“Ｌ”レベルのままである。リードコントロールクロ
ックＣＬＫＲの立上がりに同期して、ＹアドレスＹＡＤ
Ｄ２のＡ２で示されるアドレスで指定されるＹアドレス
手段１２内の単位ＹアドレスデコーダＹＢ_l （但し、
ｌ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＢ_l が選択されると、そのデコーダ出力ｙｂ_l が
“Ｈ”レベルとなり、トランジスタ対ｔｒｄ_l ，ｔｒｄ
_l ／がオンし、リード転送手段３２内のデータレジスタ
ＦＦｂ_l から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ２として出力される。Time t16: Read enable signal RE /
Remains at "L" level. The Y address YAD is synchronized with the rising edge of the read control clock CLKR.
The unit Y address decoder YB ₁ (however, in the Y address means 12 designated by the address indicated by A2 of D2 (however,
l; any number) is selected. When the unit Y address decoder YB _l is selected, its decoder output yb _l becomes “H” level, and the transistor pair trd _l , trd.
_l / is turned on, from the data register FFb _l read transfer means 32, the read data read data bus 22
And is output as read data Da2 from the output terminal OUT of the output means 62.

【００２０】時刻ｔ１７〜ｔ２２：時刻ｔ１６と同様な
動作により、リードコントロールクロックＣＬＫＲの立
上がりに同期して、ＹアドレスＹＡＤＤ２のＡ３〜Ａｎ
で示されるアドレスで指定されるＹアドレス手段１２内
の単位ＹアドレスデコーダＹＢ_i が選択される。単位Ｙ
アドレスデコーダＹＢ_i が選択されると、リード転送手
段３２内のデータレジスタＦＦｂ_i から、読み出しデー
タがリードデータバス２２へ転送され、出力手段６２の
出力端子ＯＵＴより、読み出しデータＤａ３，Ｄａ４，
…がシリアルに出力される。実際、ＴＶやビデオカメ
ラ、あるいはＯＡ機器では、Ａ１，Ａ２，Ａ３，…と連
続するアドレスは、シリアルにインクリメントするアド
レスである場合が多い。ワークステーションやパーソナ
ルコンピュータ等では、ランダムなアドレスである場合
と、インクリメントするアドレスである場合がある。Times t17 to t22: By the operation similar to the time t16, A3 to An of the Y address YADD2 are synchronized with the rising of the read control clock CLKR.
The unit Y address decoder YB _i in the Y address means 12 designated by the address indicated by is selected. Unit Y
When the address decoder YB _i is selected, the read data is transferred to the read data bus 22 from the data register FFb _i in the read transfer means 32, and the read data Da3, Da4, 4 are output from the output terminal OUT of the output means 62.
... is output serially. In fact, in a TV, a video camera, or an OA device, an address continuous with A1, A2, A3, ... Is often an address that is serially incremented. In a workstation, a personal computer, or the like, it may be a random address or an incrementing address.

【００２１】時刻ｔ２３：リードイネーブル信号ＲＥ
／、及びライトイネーブル信号ＷＥ／が“Ｈ”レベルと
なり、ライト動作及びリード動作が禁止される。なお、
図３において、Ｙアドレス手段１１は、シリアルにアク
セスする場合、必ずしも従来のデコーダ形式のＹアドレ
ス手段でなくてもよい。例えば、広くマルチポートＤＲ
ＡＭで用いられているような、シフトレジスタをシリア
ルポインタとしたようなアドレス手段であってもよい。
メモリセルアレイ４１は、ＤＲＡＭの例が示されている
が、必ずしもＤＲＡＭメモリセルアレイでなくてもよ
い。また、図４において、ライトコントロールクロック
ＣＬＫＷ及びリードコントロールクロックＣＬＫＲの立
上がりに同期して動作する場合について説明したが、そ
れらの立下りに同期して動作するような構成にしてもよ
い。Time t23: Read enable signal RE
/ And the write enable signal WE / become "H" level, and the write operation and the read operation are prohibited. In addition,
In FIG. 3, the Y address means 11 does not necessarily have to be the conventional decoder-type Y address means for serial access. For example, widely used multi-port DR
An address means such as a shift register used as a serial pointer in the AM may be used.
Although an example of DRAM is shown as the memory cell array 41, the memory cell array 41 is not necessarily a DRAM memory cell array. Further, in FIG. 4, the case where the write control clock CLKW and the read control clock CLKR operate in synchronization with the rising edges has been described, but the configuration may be such that they operate in synchronization with the falling edges thereof.

【００２２】[0022]

【発明が解決しようとする課題】しかしながら、上記構
成のシリアルアクセスメモリでは、複雑なシリアルアク
セスコントロール動作を実現するには、図２のシリアル
アクセスメモリを複数個用い、それらをシリアル接続、
あるいはパラレル接続して構成している。このような場
合、複雑な機能の実現のため、数多くのコントロールや
一時記憶のためのバッファ等の周辺素子を付加しなけれ
ばならず、それらのコントロールもさらに複雑となって
いる。しかも、ＣＰＵ（中央処理装置）用途、ＯＡ機器
の高度化、高品位ＴＶの発達等、シリアルアクセスメモ
リコントロールを高速化しなければならない用途が広が
っており、前記のように複数のシリアルアクセスメモリ
を接続して使うと、各信号の設計が難しいものとなり、
システム設計がより複雑なものとなってきている。本発
明は、前記従来技術が持っていた課題として、複雑なシ
リアルアクセスコントロール動作を実現するために複数
のシリアルアクセスメモリを用いた場合、複雑な機能の
実現のために多くの周辺素子を付加しなければならず、
それによって回路構成やコントロールが複雑化すると共
に、簡単で高速なシステム設計を行うことが困難な点に
ついて解決したマルチシリアルアクセスメモリを提供す
るものである。However, in the serial access memory having the above structure, in order to realize a complicated serial access control operation, a plurality of serial access memories shown in FIG. 2 are used and they are serially connected,
Alternatively, it is configured by connecting in parallel. In such a case, in order to realize a complicated function, it is necessary to add a number of controls and peripheral elements such as a buffer for temporary storage, and these controls are further complicated. Moreover, the applications for which the speed of serial access memory control must be increased are expanding due to CPU (central processing unit) applications, sophistication of OA equipment, development of high-definition TV, and the like. , It becomes difficult to design each signal,
System design is becoming more complex. SUMMARY OF THE INVENTION The present invention has the problem that the prior art has a problem that when a plurality of serial access memories are used to realize a complicated serial access control operation, many peripheral elements are added to realize a complicated function. Must be
This provides a multi-serial access memory that solves the problems that the circuit configuration and control become complicated and that it is difficult to design a simple and high-speed system.

【００２３】[0023]

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、マルチシリアルアクセスメモリにお
いて、複数個のシリアルアクセスメモリと、転送手段
と、分割メモリコントロール手段とを、備えている。こ
こで、各シリアルアクセスメモリは、同一チップ上に並
列に形成され、それぞれ独立したアドレスをＸアドレス
手段及びＹアドレス手段でデコードしてそのデコード結
果に基づきシリアルにデータの入出力を行う機能を有し
ている。転送手段は、前記第ｎ番目のシリアルアクセス
メモリのシリアルリードのためのデータ転送時に、その
転送データを前記第ｎ＋１番目のシリアルアクセスメモ
リへライト転送する。また、分割メモリコントロール手
段は、前記シルアルアクセスメモリ個々のリードデータ
の読み出しを行うか、前出力の状態を保つかをコントロ
ールするリードイネーブル信号を含む各種の信号を入力
し、前記各シリアルアクセスメモリを相互の転送コント
ロール以外に、独立にコントロールする機能を有してい
る。In order to solve the above-mentioned problems, the first invention is a multi-serial access memory, comprising a plurality of serial access memories, a transfer means, and a divided memory control means. There is. Here, each serial access memory is formed in parallel on the same chip and has a function of decoding independent addresses by the X address means and the Y address means and serially inputting / outputting data based on the decoding result. is doing. The transfer means writes and transfers the transfer data to the (n + 1) th serial access memory at the time of data transfer for serial reading of the nth serial access memory. Further, the divided memory control means inputs various signals including a read enable signal for controlling whether to read the read data of each of the serial access memories or to maintain the state of the previous output to input the serial access memories. In addition to mutual transfer control, it has the function of controlling independently.

【００２４】第２の発明では、複数個のシリアルアクセ
スメモリと、第１の発明の転送手段と、前記各シリアル
アクセスメモリを相互の転送コントロール以外に、独立
にコントロールする分割メモリコントロール手段と、前
記各シリアルアクセスメモリの出力手段に対するインピ
ーダンスのコントロールを行う出力インピーダンスコン
トロール手段とを、備えている。ここで、各シリアルア
クセスメモリは、同一チップ上に並列に形成され、それ
ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
手段でデコードしてそのデコード結果に基づきシリアル
にデータの入力を行うと共に出力手段からシリアルにデ
ータの出力を行う機能を有している。In the second invention, a plurality of serial access memories, the transfer means of the first invention, divided memory control means for independently controlling the serial access memories other than mutual transfer control, and And an output impedance control means for controlling the impedance with respect to the output means of each serial access memory. Here, each serial access memory is formed in parallel on the same chip, and an independent address is decoded by the X address means and the Y address means, and data is serially input based on the decoding result and output from the output means. It has a function to output data serially.

【００２５】第３の発明では、複数個の第２の発明のシ
リアルアクセスメモリと、第１の発明の転送手段と、第
１の発明の分割メモリコントロール手段と、第２の発明
の出力インピーダンスコントロール手段とを、備えてい
る。第４の発明では、同一チップ上に並列に形成され、
それぞれ独立したアドレスをＸアドレス手段及びＹアド
レス手段でデコードしてそのデコード結果に基づき入力
手段及び出力手段によってシリアルにデータの入出力を
行う複数個のシリアルアクセスメモリを備えている。さ
らに、第１の発明の転送手段と、第１の発明の分割メモ
リコントロール手段と、前記各シリアルアクセスメモリ
の入力手段及び出力手段を同時にディスエーブルにする
信号を発生するＩ／Ｏ（入／出力）ディスエーブル信号
発生手段とが、設けられている。In the third invention, a plurality of serial access memories of the second invention, the transfer means of the first invention, the divided memory control means of the first invention, and the output impedance control of the second invention. And means. In the fourth invention, the chips are formed in parallel on the same chip,
There are provided a plurality of serial access memories which decode independent addresses by the X address means and the Y address means and serially input / output data by the input means and the output means based on the decoding result. Further, the transfer means of the first invention, the divided memory control means of the first invention, and the I / O (input / output) for generating a signal for simultaneously disabling the input means and the output means of each serial access memory. ) Disable signal generating means are provided.

【００２６】第５の発明では、第４の発明の複数個のシ
リアルアクセスメモリ、転送手段、及びＩ／Ｏディスエ
ーブル信号発生手段と、前記各シリアルアクセスメモリ
を相互の転送コントロール以外に、独立にコントロール
する分割メモリコントロール手段と、第２の発明の出力
インピーダンスコントロール手段とを、備えている。第
６の発明では、第４の発明の複数個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、及び
Ｉ／Ｏディスエーブル信号発生手段と、第２の発明の出
力インピーダンスコントロール手段とを、備えている。In the fifth invention, the plurality of serial access memories, the transfer means, and the I / O disable signal generating means of the fourth invention and the respective serial access memories are independently controlled in addition to mutual transfer control. It is provided with divided memory control means for controlling and output impedance control means of the second invention. A sixth invention comprises a plurality of serial access memories of the fourth invention, a transfer means, a divided memory control means, an I / O disable signal generation means, and an output impedance control means of the second invention. ing.

【００２７】第７の発明では、同一チップ上に並列に形
成され、それぞれ独立したアドレスをデコードする各独
立したＸアドレス手段、該アドレスをデコードする独立
した第１番目のライト用Ｙアドレス手段、及び該アドレ
スをデコードする第１番目〜第ｎ番目までの共通のリー
ド用Ｙアドレス手段を有し、それらのデコード結果に基
づきシリアルにデータの入出力を行う複数個のシリアル
アクセスメモリを備えている。さらに、第１の発明の転
送手段及び分割メモリコントロール手段が設けられてい
る。In the seventh invention, each independent X address means formed in parallel on the same chip and decoding an independent address, an independent first write Y address means for decoding the address, and The first to nth common read Y address means for decoding the address are provided, and a plurality of serial access memories for serially inputting / outputting data based on the decoding results are provided. Further, the transfer means and the divided memory control means of the first invention are provided.

【００２８】第８の発明では、同一チップ上に並列に形
成され、それぞれ独立したアドレスをデコードする各独
立したＸアドレス手段、該アドレスをデコードする独立
した第１番目のライト用Ｙアドレス手段、及び該アドレ
スをデコードする第１番目〜第ｎ番目までの共通のリー
ド用Ｙアドレス手段を有し、それらのデコード結果に基
づきシリアルにデータの入力を行うと共に出力手段から
シリアルにデータの出力を行う複数個のシリアルアクセ
スメモリを備えている。さらに、第１の発明の転送手段
と、第２の発明の分割メモリコントロール手段及び出力
インピーダンスコントロール手段とが、設けられてい
る。According to the eighth aspect of the invention, each of the independent X address means is formed in parallel on the same chip and decodes each independent address, the independent first Y address means for writing for decoding the address, and A plurality of common Y-address means for reading, which decodes the address, have common first to n-th addresses, and serially input data based on the decoding results and output data serially from the output means. Equipped with serial access memory. Further, the transfer means of the first invention, the divided memory control means and the output impedance control means of the second invention are provided.

【００２９】第９の発明では、複数個のシリアルアクセ
スメモリ、転送手段、及び出力インピーダンスコントロ
ール手段と、第１の発明の分割メモリコントロール手段
とを、備えている。第１０の発明では、同一チップ上に
並列に形成され、それぞれ独立したアドレスをデコード
する各独立したＸアドレス手段、該アドレスをデコード
する独立した第１番目のライト用Ｙアドレス手段、及び
該アドレスをデコードする第１番目〜第ｎ番目までの共
通のリード用Ｙアドレス手段を有し、それらのデコード
結果に基づき入力手段及び出力手段によってシリアルに
データの入出力を行う複数個のシリアルアクセスメモリ
を備えている。さらに、第１の発明の転送手段及び分割
メモリコントロール手段と、第４の発明のＩ／Ｏディス
エーブル信号発生手段とが、設けられている。The ninth invention comprises a plurality of serial access memories, transfer means, output impedance control means, and divided memory control means of the first invention. According to a tenth aspect of the invention, each of the independent X address means formed in parallel on the same chip for decoding an independent address, the independent first Y address means for writing for decoding the address, and the address are provided. It has a first to nth common read Y address means for decoding, and a plurality of serial access memories for serially inputting and outputting data by the input means and the output means based on the decoding results. ing. Further, the transfer means and the divided memory control means of the first invention and the I / O disable signal generation means of the fourth invention are provided.

【００３０】第１１の発明では、第１０の発明の複数個
のシリアルアクセスメモリ、転送手段、及びＩ／Ｏディ
スエーブル信号発生手段と、第２の発明の分割メモリコ
ントロール手段及び出力インピーダンスコントロール手
段とを、備えている。第１２の発明では、第１０の発明
の複数個のシリアルアクセスメモリ、転送手段、及び分
割メモリコントロール手段と、第２の発明の出力インピ
ーダンスコントロール手段とを、備えている。第１３の
発明では、複数個の第１の発明のシリアルアクセスメモ
リと、前記各シリアルアクセスメモリ内の各独立したＸ
アドレス手段と前記第１番目のライト用Ｙアドレス手段
を兼ねる第１番目〜第ｎ番目までの共通のライト／リー
ド用共通Ｙアドレス発生手段と、第１の発明の転送手段
及び分割メモリコントロール手段とを、備えている。In the eleventh invention, a plurality of serial access memories, transfer means and I / O disable signal generating means of the tenth invention, and divided memory control means and output impedance control means of the second invention are provided. Is equipped with. A twelfth invention comprises a plurality of serial access memories of the tenth invention, a transfer means, a divided memory control means, and an output impedance control means of the second invention. In a thirteenth invention, a plurality of serial access memories according to the first invention and each independent X in each serial access memory are provided.
1st to nth common write / read common Y address generating means which doubles as the address means and the first write Y address means, the transfer means and the divided memory control means of the first invention. Is equipped with.

【００３１】第１４の発明では、複数個の第４の発明の
シリアルアクセスメモリと、第１３の発明のライト／リ
ード用共通Ｙアドレス発生手段と、第１の発明の転送手
段と、第２の発明の分割メモリコントロール手段及び出
力インピーダンスコントロール手段とを、備えている。
第１５の発明では、第１４の発明の複数個のシリアルア
クセスメモリ、共通Ｙアドレス発生手段、転送手段、及
び出力インピーダンスコントロール手段と、第１の発明
の分割メモリコントロール手段とを、備えている。第１
６の発明では、第１４の発明の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、及び転送手段と、
第１の発明の分割メモリコントロール手段と、第４の発
明のＩ／Ｏディスエーブル信号発生手段とを、備えてい
る。In the fourteenth invention, a plurality of serial access memories of the fourth invention, a write / read common Y address generating means of the thirteenth invention, a transfer means of the first invention, and a second invention. The invention includes a divided memory control means and an output impedance control means of the invention.
A fifteenth invention comprises a plurality of serial access memories of the fourteenth invention, a common Y address generating means, a transfer means, an output impedance control means, and a divided memory control means of the first invention. First
According to a sixth aspect of the invention, a plurality of serial access memories according to the fourteenth aspect of the invention, a common Y address generation means, and a transfer means,
The divided memory control means of the first invention and the I / O disable signal generation means of the fourth invention are provided.

【００３２】第１７の発明によれば、第１４の発明の複
数個のシリアルアクセスメモリ、共通Ｙアドレス発生手
段、転送手段、分割メモリコントロール手段、及び出力
インピーダンスコントロール手段と、第４の発明のＩ／
Ｏディスエーブル信号発生手段とを、備えている。第１
８の発明では、第１６の発明の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
モリコントロール手段、及びＩ／Ｏディスエーブル信号
発生手段と、第２の発明の出力インピーダンスコントロ
ール手段とを、備えている。第１９の発明では、複数個
の第１の発明のシリアルアクセスメモリと、前記各シリ
アルアクセスメモリ共通のＸアドレス手段と前記第１番
目のライト用Ｙアドレス手段を兼ねる第１番目〜第ｎ番
目までの共通のライト／リード用共通Ｙアドレス発生手
段と、第１の発明の転送手段及び分割メモリコントロー
ル手段とを、備えている。According to the seventeenth invention, the plurality of serial access memories of the fourteenth invention, the common Y address generating means, the transfer means, the divided memory control means, and the output impedance control means, and the I of the fourth invention. /
O disable signal generating means. First
In the eighth invention, a plurality of serial access memories of the sixteenth invention, common Y address generating means, transfer means, divided memory control means, I / O disable signal generating means, and output impedance control of the second invention. And means. In a nineteenth invention, a plurality of serial access memories according to the first invention, the first to nth memory which also serves as the X address means common to the serial access memories and the first write Y address means. Common write / read common Y address generating means, and transfer means and divided memory control means of the first invention.

【００３３】第２０の発明では、複数個の第４の発明の
シリアルアクセスメモリと、第１９の発明のライト／リ
ード用共通Ｙアドレス発生手段と、第１の発明の転送手
段と、第２の発明の分割メモリコントロール手段及び出
力インピーダンスコントロール手段とを、備えている。
第２１の発明では、第２０の発明の複数個のシリアルア
クセスメモリ、共通Ｙアドレス発生手段、転送手段、及
び出力インピーダンスコントロール手段と、第１の発明
の分割メモリコントロール手段とを、備えている。In a twentieth invention, a plurality of serial access memories of the fourth invention, a write / read common Y address generating means of the nineteenth invention, a transfer means of the first invention, and a second invention. The divided memory control means and the output impedance control means of the invention are provided.
A twenty-first invention comprises a plurality of serial access memories of the twentieth invention, a common Y address generating means, a transfer means, an output impedance control means, and a divided memory control means of the first invention.

【００３４】第２２の発明では、第２０の発明の複数個
のシリアルアクセスメモリ、共通Ｙアドレス発生手段、
及び転送手段と、第１の発明の分割メモリコントロール
手段と、第４の発明のＩ／Ｏディスエーブル信号発生手
段とを、備えている。第２３の発明では、第２０の発明
の複数個のシリアルアクセスメモリ、共通Ｙアドレス発
生手段、転送手段、分割メモリコントロール手段、及び
出力インピーダンスコントロール手段と、第４の発明の
Ｉ／Ｏディスエーブル信号発生手段とを、備えている。
第２４の発明では、第２１の発明の複数個のシリアルア
クセスメモリ、共通Ｙアドレス発生手段、転送手段、分
割メモリコントロール手段、及び出力インピーダンスコ
ントロール手段と、第４の発明のＩ／Ｏディスエーブル
信号発生手段とを、備えている。In a twenty-second invention, a plurality of serial access memories of the twentieth invention, a common Y address generating means,
And transfer means, the divided memory control means of the first invention, and the I / O disable signal generation means of the fourth invention. In a twenty-third invention, a plurality of serial access memories of the twentieth invention, a common Y address generation means, a transfer means, a divided memory control means, an output impedance control means, and an I / O disable signal of the fourth invention. And generating means.
In a twenty-fourth invention, a plurality of serial access memories of the twenty-first invention, a common Y address generating means, a transfer means, a divided memory control means, an output impedance control means, and an I / O disable signal of the fourth invention. And generating means.

【００３５】[0035]

【作用】第１の発明によれば、以上のようにマルチシリ
アルアクセスメモリを構成したので、第１番目のシリア
ルアクセスメモリのメモリデータをシリアルリードする
ときに、同時に同一転送サイクル中にそのメモリデータ
を転送手段を介して第２のシリアルアクセスメモリへデ
ータ転送が行える。分割メモリコントロール手段によ
り、第１番目のシリアルアクセスメモリの出力データを
外部アドレスによってランダムに加工、転送及び蓄積が
行える。さらに、分割メモリコントロール手段により、
各シリアルアクセスメモリにおけるリードデータの独立
したコントロールが行える。According to the first aspect of the invention, since the multi-serial access memory is configured as described above, when the memory data of the first serial access memory is serially read, the memory data of the first serial access memory is simultaneously read during the same transfer cycle. Data can be transferred to the second serial access memory via the transfer means. The divided memory control means allows the output data of the first serial access memory to be randomly processed, transferred, and stored by an external address. Furthermore, by the divided memory control means,
Independent control of read data in each serial access memory can be performed.

【００３６】第２の発明によれば、第１の発明とほぼ同
様の作用を行うと共に、出力インピーダンスコントロー
ル手段により、各シリアルアクセスメモリの出力手段に
対する独立したコントロールが行える。第３の発明によ
れば、第１及び第３とほぼ同様の作用を行う。第４の発
明によれば、第１とほぼ同様の作用を行うと共に、Ｉ／
Ｏディスエーブル信号発生手段により、各メモリセルア
レイの入出力に対するディスエーブルの制御が行え、そ
れによって複数のシリアルアクセスメモリの選択使用が
行えると共に、コントロールの容易化が図れる。According to the second invention, the same operation as that of the first invention is performed, and the output impedance control means can independently control the output means of each serial access memory. According to the third aspect of the invention, the same operation as the first and third aspects is performed. According to the fourth aspect of the invention, an operation similar to that of the first aspect is performed, and I /
The O-disable signal generating means can control the disable for the input / output of each memory cell array, whereby a plurality of serial access memories can be selectively used and the control can be facilitated.

【００３７】第５の発明によれば、第１〜第４の発明と
ほぼ同様の作用が行われる。第６の発明によれば、第５
の発明とほぼ同様に、複数のシリアルアクセスメモリの
選択的使用が行え、コントロールの容易化等が図れる。
第７の発明によれば、共通のリード用Ｙアドレス手段に
より、リード用Ｙアドレスが共通になり、同一Ｙアドレ
スの出力の取出しが容易になると共に、チップサイズの
削減化が図れる。第８の発明によれば、第１及び第２の
発明と同様の作用を行うと共に、第６の発明と同様に、
リード用Ｙアドレスの共通化により、同一Ｙアドレスの
出力の取出しの容易化や、チップサイズの縮小化が図れ
る。According to the fifth invention, substantially the same operation as the first to fourth inventions is performed. According to the sixth aspect, the fifth aspect
In the same manner as in the invention described above, a plurality of serial access memories can be selectively used, and control can be facilitated.
According to the seventh aspect of the present invention, the common read Y address means makes the read Y address common, making it easy to take out the output of the same Y address and reducing the chip size. According to the eighth invention, the same operation as that of the first and second inventions is performed, and like the sixth invention,
By sharing the read Y address, the output of the same Y address can be easily taken out and the chip size can be reduced.

【００３８】第９の発明によれば、分割メモリコントロ
ール手段のコントロールにより、第１，第２，第７の発
明等とほぼ同様の作用が行える。第１０の発明によれ
ば、第１及び第７の発明とほぼ同様の作用を行うと共
に、第４の発明とほぼ同様に、Ｉ／Ｏディスエーブル信
号発生手段により、各シリアルアクセスメモリの入／出
力に対するディスエーブルの制御が行える。第１１の発
明によれば、出力インピーダンスコントロール手段によ
り、各シリアルアクセスメモリの出力手段に対する独立
したコントロールが行え、さらにＩ／Ｏディスエーブル
信号発生手段により、各シリアルアクセスメモリに対す
る入出力のディスエーブルのコントロールが行える。ま
た、リード用Ｙアドレスの共通化により、出力の容易化
が図れる。According to the ninth invention, by the control of the divided memory control means, almost the same operation as in the first, second, and seventh inventions can be performed. According to the tenth invention, an operation similar to that of the first and seventh inventions is performed, and, similarly to the fourth invention, the input / output of each serial access memory is controlled by the I / O disable signal generating means. The output can be disabled. According to the eleventh aspect, the output impedance control unit can independently control the output unit of each serial access memory, and the I / O disable signal generation unit can disable the input / output of each serial access memory. You can control. Further, by making the read Y address common, the output can be facilitated.

【００３９】第１２の発明によれば、第１１の発明とほ
ぼ同様の作用が行える。第１３の発明によれば、共通の
ライト／リード用共通Ｙアドレス発生手段により、同一
Ｙアドレスの入／出力の簡単化が図れる。第１４の発明
によれば、ライト用及びリード用Ｙアドレスの共通化に
より、同一Ｙアドレスの入力／出力の簡単化が図れると
共に、出力インピーダンスコントロールによって各シリ
アルアクセスメモリの出力の制御が行える。第１５の発
明によれば、第１４の発明とほぼ同様に、ライト用及び
リード用Ｙアドレスの共通化により、同一Ｙアドレスの
入力／出力の簡単化が図れると共に、出力インピーダン
スコントロール手段によって各シリアルアクセスメモリ
の出力のコントロールが行える。According to the twelfth invention, substantially the same operation as the eleventh invention can be performed. According to the thirteenth aspect of the invention, the common write / read common Y address generating means can simplify input / output of the same Y address. According to the fourteenth invention, the common Y address for write and read can be used to simplify the input / output of the same Y address, and the output impedance control can control the output of each serial access memory. According to the fifteenth invention, the input / output of the same Y address can be simplified by sharing the write and read Y addresses, and the output impedance control means can be used to serialize each serial signal, as in the fourteenth invention. The output of the access memory can be controlled.

【００４０】第１６の発明によれば、ライト用及びリー
ド用Ｙアドレスの共通化により、同一Ｙアドレスの入／
出力の簡単化が図れると共に、Ｉ／Ｏディスエーブル信
号発生手段により、各シリアルアクセスメモリの入出力
に対するディスエーブルの制御が行える。第１７の発明
によれば、第１６の発明とほぼ同様の作用が行えると共
に、出力インピーダンスコントロール手段により、各シ
リアルアクセスメモリの出力のコントロールが行える。According to the sixteenth invention, the common Y address for write and read is used to input / output the same Y address.
The output can be simplified, and the I / O disable signal generating means can control the disable of the input / output of each serial access memory. According to the seventeenth invention, substantially the same operation as that of the sixteenth invention can be performed, and the output impedance control means can control the output of each serial access memory.

【００４１】第１８の発明によれば、第１７の発明とほ
ぼ同様に、ライト用及びリード用Ｙアドレスの共通化に
よって同一Ｙアドレスの入／出力の簡単化が図れると共
に、Ｉ／Ｏディスエーブル信号発生手段及び出力インピ
ーダンスコントロール手段により、各シリアルアクセス
メモリの入／出力に対するコントロールが行える。第１
９の発明によれば、共通のライト／リード用共通Ｙアド
レス発生手段により、ライト用及びリード用Ｙアドレス
の共通化と、さらにＸアドレス手段の共通化も図れる。
第２０の発明によれば、ライト用及びリード用Ｙアドレ
スの共通化が図れると共に、Ｘアドレス手段の共通化も
図れる。さらに、出力インピーダンスコントロール手段
により、各シリアルアクセスメモリの出力のコントロー
ルが行える。According to the eighteenth invention, similar to the seventeenth invention, commonization of the write and read Y addresses makes it possible to simplify input / output of the same Y address and disable I / O. Input / output of each serial access memory can be controlled by the signal generation means and the output impedance control means. First
According to the ninth aspect of the present invention, the common write / read common Y address generating means makes it possible to make the write and read Y addresses common and further make the X address means common.
According to the twentieth aspect, the write and read Y addresses can be made common and the X address means can be made common. Further, the output impedance control means can control the output of each serial access memory.

【００４２】第２１の発明によれば、第２０の発明とほ
ぼ同様の作用が行えると共に、リードコントロールの容
易化が図れる。第２２の発明によれば、ライト用及びリ
ード用Ｙアドレスの共通化とＸアドレス手段の共通化が
図れると共に、Ｉ／Ｏディスエーブル信号発生手段によ
り、各シリアルアクセスメモリの入／出力に対するディ
スエーブル制御が行える。第２３の発明によれば、第２
２の発明とほぼ同様に、ライト用及びリード用Ｙアドレ
スの共通化とＸアドレス手段の共通化が図れると共に、
Ｉ／Ｏディスエーブル信号発生手段及び出力インピーダ
ンスコントロール手段により、各シリアルアクセスメモ
リに対する入／出力のコントロールを容易に行える。According to the twenty-first aspect of the invention, the same operation as that of the twentieth aspect of the invention can be performed, and the read control can be facilitated. According to the twenty-second aspect, the Y address for writing and the reading can be made common and the X address means can be made common, and the input / output of each serial access memory can be disabled by the I / O disable signal generating means. You can control. According to the twenty-third invention, the second
In the same manner as the invention of 2, the write and read Y addresses can be shared and the X address means can be shared.
The I / O disable signal generating means and the output impedance control means can easily control the input / output of each serial access memory.

【００４３】第２４の発明によれば、Ｙアドレス及びＸ
アドレスの共通化が図れると共に、Ｉ／Ｏディスエーブ
ル信号発生手段及び出力インピーダンスコントロール手
段により、各シリアルアクセスメモリに対する入／出力
のコントロールの容易化が図れる。According to the twenty-fourth aspect, the Y address and the X address
Addresses can be made common, and input / output control for each serial access memory can be facilitated by the I / O disable signal generation means and the output impedance control means.

【００４４】[0044]

【実施例】実施例の基本回路 図１は、本発明の実施例の基本となるマルチシリアルア
クセスメモリの要部の構成ブロック図であり、従来の図
２中の要素と共通の要素には共通の符号が付されてい
る。このマルチシリアルアクセスメモリは、２個のシリ
アルアクセスメモリを有し、それらのシリアルアクセス
メモリが、メモリデータの転送を行う転送手段であるデ
ータレジスタ・メモリセルアレイ接続手段１３４によっ
て接続されると共に、図示しないアドレス手段により、
該データレジスタ・メモリセルアレイ接続手段１３４を
用いてメモリデータを転送するためのアドレスをコント
ロールするようになっており、それらが同一チップ上に
形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Basic Circuit of Embodiment FIG. 1 is a block diagram of the essential parts of a multi-serial access memory, which is the basis of an embodiment of the present invention. Elements common to those shown in FIG. Is attached. This multi-serial access memory has two serial access memories, and these serial access memories are connected by a data register / memory cell array connecting means 134 which is a transfer means for transferring memory data, and are not shown. By address means
An address for transferring memory data is controlled by using the data register / memory cell array connecting means 134, and they are formed on the same chip.

【００４５】即ち、このマルチシリアルアクセスメモリ
では、コントロールクロックＣＬＫ等を入力して各種の
転送コントロール信号ＰＡ，ＰＢ，ＰＣ，ＰＤ等を発生
するメモリコントロール手段１０１と、ａ側及びｂ側の
メモリセルアレイ１４１，１４２とを備えている。That is, in this multi-serial access memory, the memory control means 101 for inputting the control clock CLK and the like to generate various transfer control signals PA, PB, PC, PD and the like, and the memory cell array on the a side and the b side. And 141 and 142.

【００４６】メモリセルアレイ１４１側には、ライトコ
ントロールクロックＣＬＫｓに同期してシリアルライト
用ＹアドレスＹＡＤＤｓをデコードするＹアドレス手段
１１１と、ライトコントロールクロックＣＬＫｓに同期
して入力端子ＩＮより書込みデータを取込む入力手段１
６１と、該入力手段１６１の出力側に接続されたライト
データバス１２１と、該Ｙアドレス手段１１１の出力に
基づきライトデータバス１２１からの書込みデータを一
時記憶し、その記憶した書込みデータを転送コントロー
ル信号ＰＡに基づき該メモリセルアレイ１４１のビット
ラインへ転送するライト転送手段１３１と、Ｘアドレス
をデコードして該メモリセルアレイ１４１内の特定のワ
ードラインＷＬａを選択するＸアドレス手段１５１と
が、設けられている。On the memory cell array 141 side, Y address means 111 for decoding the serial write Y address YADDs in synchronization with the write control clock CLKs, and write data from the input terminal IN in synchronization with the write control clock CLKs. Input means 1
61, a write data bus 121 connected to the output side of the input means 161, and write data from the write data bus 121 is temporarily stored based on the output of the Y address means 111, and the stored write data is transferred and controlled. Write transfer means 131 for transferring to the bit line of the memory cell array 141 based on the signal PA, and X address means 151 for decoding the X address to select a specific word line WLa in the memory cell array 141 are provided. There is.

【００４７】さらに、このメモリセルアレイ１４１側に
は、転送コントロール信号ＰＢに基づき該メモリセルア
レイ１４１からの読み出しデータを一時記憶するリード
転送手段１３２と、該リード転送手段１３２の出力側に
接続されたリードデータバス１２２と、該リードデータ
バス１２２からの読み出しデータをリードコントロール
クロックＣＬＫａに同期して出力端子ＯＵＴａへ出力す
る出力手段１６２と、リードコントロールクロックＣＬ
Ｋａに同期してシリアルリード用ＹアドレスＹＡＤＤａ
をデコードし、該リード転送手段１３２に一時記憶され
た読み出しデータを選択的に該リードデータバス１２２
へ出力するＹアドレス手段１１２と、転送コントロール
信号ＰＣに基づき該リード転送手段１３２に一時記憶さ
れた読み出しデータをｂ側のメモリセルアレイ１４２へ
転送するデータレジスタ・メモリセルアレイ接続手段１
３４とが、設けられている。Further, on the side of the memory cell array 141, read transfer means 132 for temporarily storing the read data from the memory cell array 141 based on the transfer control signal PB, and a read connected to the output side of the read transfer means 132. The data bus 122, the output means 162 for outputting the read data from the read data bus 122 to the output terminal OUTa in synchronization with the read control clock CLKa, and the read control clock CL.
Y address for serial read YADDa in synchronization with Ka
Of the read data temporarily stored in the read transfer means 132.
Y address means 112 for outputting to the data register / memory cell array connecting means 1 for transferring the read data temporarily stored in the read transfer means 132 to the memory cell array 142 on the b side based on the transfer control signal PC.
And 34 are provided.

【００４８】メモリセルアレイ１４２側には、Ｘアドレ
スをデコードして該メモリセルアレイ１４２内の特定の
ワードラインＷＬｂを選択するＸアドレス手段１５２
と、転送コントロール信号ＰＤに基づき該メモリセルア
レイ１４２からの読み出しデータを一時記憶するリード
転送手段１３３と、該リード転送手段１３３の出力側に
接続されたリードデータバス１２３と、該リードデータ
バス１２３からの読み出しデータをリードコントロール
クロックＣＬＫｂに同期して出力端子ＯＵＴｂへ出力す
る出力手段１６３と、リードコントロールクロックＣＬ
Ｋｂに同期してシリアルリード用ＹアドレスＹＤＤｂを
デコードし、該リード転送手段１３３に一時記憶された
読み出しデータを選択的にリードデータバス１２３へ出
力するＹアドレス手段１１３とが、設けられている。On the side of the memory cell array 142, an X address means 152 for decoding the X address to select a specific word line WLb in the memory cell array 142.
A read transfer means 133 for temporarily storing read data from the memory cell array 142 based on a transfer control signal PD, a read data bus 123 connected to the output side of the read transfer means 133, and a read data bus 123. Output data 163 for outputting the read data of the read control clock CLKb to the output terminal OUTb in synchronization with the read control clock CLKb.
Y address means 113 for decoding the serial read Y address YDDb in synchronization with Kb and selectively outputting the read data temporarily stored in the read transfer means 133 to the read data bus 123 is provided.

【００４９】図５及び図６は、図１に示すマルチシリア
ルアクセスメモリの主要部分の回路図であり、従来の図
３中の要素と共通の要素には共通の符号が付されてい
る。各Ｙアドレス手段１１１，１１２，１１３は、従来
と同様に、デコーダ出力ｙａ_i ，ｙｂ_i ，ｙｃ_i をそれ
ぞれ送出する単位ＹアドレスデコーダＹＡ_i ，ＹＢ_i ，
ＹＣ_i （但し、ｉ＝１，２，…，ｎ）で構成されてい
る。ライト転送手段１３１及びリード転送手段１３２，
１３３も、従来と同様に構成されている。FIGS. 5 and 6 are circuit diagrams of the main part of the multi-serial access memory shown in FIG. 1. Elements common to those in the conventional FIG. Each Y address means 111, 112, 113 outputs a unit Y address decoder YA _i , YB _i , which outputs the decoder outputs ya _i , yb _i , yc _i , respectively, as in the conventional case.
YC _i (where i = 1, 2, ..., N). Write transfer means 131 and read transfer means 132,
133 is also constructed in the same manner as the conventional one.

【００５０】即ち、ライト転送手段１３１は、デコーダ
出力ｙａ_i によりオン，オフ動作してライトデータバス
１２１からの書込みデータを入力するトランジスタ対ｔ
ｒａ_i ，ｔｒａ_i ／（但し、ｉ＝１，２，…，ｎ）と、
入力した書込みデータを一時記憶するデータレジスタＦ
Ｆａ_i と、転送コントロール信号ＰＡによりオン，オフ
動作して一時記憶した書込みデータを出力するトランジ
スタ対ｔｒｂ_i ，ｔｒｂ_i ／とで、構成されている。That is, the write transfer means 131 is turned on / off by the decoder output ya _i to input the write data from the write data bus 121 to the transistor pair t.
ra _i , tra _i / (where i = 1, 2, ..., N),
Data register F for temporarily storing the input write data
Fa _i and a transistor pair trb _i , trb _i / which is turned on / off by the transfer control signal PA and outputs the temporarily stored write data.

【００５１】リード転送手段１３２は、転送コントロー
ル信号ＰＢによりオン，オフ動作してメモリセルアレイ
１４１からの読み出しデータを入力するトランジスタ対
ｔｒｃ_i ，ｔｒｃ_i ／（但し、ｉ＝１，２，…，ｎ）
と、その読み出しデータを一時記憶するデータレジスタ
ＦＦｂ_i と、デコーダ出力ｙｂ_i によりオン，オフ動作
して一時記憶した読み出しデータをリードデータバス１
２２へ出力するトランジスタ対ｔｒｄ_i ，ｔｒｄ_i ／と
で、構成されている。The read transfer means 132 is turned on / off by the transfer control signal PB to input the read data from the memory cell array 141 transistor pair trc _i , trc _i / (where i = 1, 2, ..., N) )
And the data register FFb _i for temporarily storing the read data, and the read data temporarily stored by the ON / OFF operation by the decoder output yb _i.
It is composed of a transistor pair trd _i , trd _i / for outputting to 22.

【００５２】リード転送手段１３３は、転送コントロー
ル信号ＰＤによりオン，オフ動作してメモリセルアレイ
１４２からの読み出しデータを入力するトランジスタ対
ｔｒｆ_i ，ｔｒｆ_i ／（但し、ｉ＝１，２，…，ｎ）
と、その読み出しデータを一時記憶するデータレジスタ
ＦＦｃ_i と、デコーダ出力ｙｃ_i によりオン，オフ動作
して一時記憶した読み出しデータをリードデータバス１
２３へ出力するトランジスタ対ｔｒｇ_i ，ｔｒｇ_i ／と
で、構成されている。[0052] read transfer means 133, on the transfer control signal PD, the transistor pair inputting the read data from the memory cell array 142 and off operation trf _i, trf _i / (where, i = 1, 2, ..., n )
And the data register FFc _i for temporarily storing the read data, and the read data temporarily stored by the ON / OFF operation of the decoder output yc _i.
It is composed of a transistor pair trg _i , trg _i / for outputting to 23.

【００５３】本実施例で新たに設けられたデータレジス
タ・メモリセルアレイ接続手段１３４は、転送コントロ
ール信号ＰＣによりオン，オフ動作し、リード転送手段
１３２内のデータレジスタＦＦｂ_i に一時記憶された読
み出しデータを、メモリセルアレイ１４２へ転送するト
ランジスタ対ｔｒｅ_i ，ｔｒｅ_i ／（但し、ｉ＝１，
２，…，ｎ）で構成されている。The data register / memory cell array connection means 134 newly provided in this embodiment is turned on / off by the transfer control signal PC, and the read data temporarily stored in the data register FFb _i in the read transfer means 132. Are transferred to the memory cell array 142. Tre _i , tre _i / (where i = 1,
2, ..., N).

【００５４】ａ側及びｂ側のメモリセルアレイ１４１，
１４２は、従来と同様に構成されている。即ち、メモリ
セルアレイ１４１は、ライト転送手段１３１の出力側に
接続された相補ビットラインＢＬａ_i ，ＢＬａ_i ／（但
し、ｉ＝１，２，…，ｎ）と、Ｘアドレス手段１５１の
出力によって選択されるワードラインＷＬａ_i と、それ
らの交差箇所に接続されたメモリセルＱＫ_i ，ＱＫ
_i ／，…と、相補ビットライン間に接続されたセンスア
ンプＳＡ_i とで、構成されている。Memory cell arrays 141 on the a and b sides
The 142 is configured similarly to the conventional one. That is, the memory cell array 141 is selected by the complementary bit lines BLa _i , BLa _i / (where i = 1, 2, ..., N) connected to the output side of the write transfer means 131 and the output of the X address means 151. Word line WLa _i and memory cells QK _i , QK connected to the intersections thereof
_i /, ... and, in the connected sense amplifier SA _i between the complementary bit lines are configured.

【００５５】メモリセルアレイ１４２は、データレジス
タ・メモリセルアレイ接続手段１３４の出力側に接続さ
れた相補ビットラインＢＬｂ_i ，ＢＬｂ_i ／（但し、ｉ
＝１，２，…，ｎ）と、Ｘアドレス手段１５２の出力に
より選択されるワードラインＷＬｂ_i と、それらの交差
箇所に接続されたメモリセルＱＬ_i ，ＱＬ_i ／，…と、
相補ビットライン間に接続されたセンスアンプＳＢ_i と
で、構成されている。以上のように構成されるマルチシ
リアルアクセスメモリでは、Ｙアドレス手段１１１，１
１２，１１３に供給されるＹアドレスＹＡＤＤｓ，ＹＡ
ＤＤａ，ＹＤＤｂと、Ｘアドレス手段１５１，１５２に
供給されるＸアドレスとが、後述する実施例に記載され
たアドレス手段によってコントロールされ、書込みデー
タが入力手段１６１によって入力され、ライト転送手段
１３１に一時記憶された後、メモリセルアレイ１４１へ
転送されてそこに記憶される。The memory cell array 142 has complementary bit lines BLb _i , BLb _i / (where _i is connected to the output side of the data register / memory cell array connecting means 134).
, 1, 2, ..., N), the word line WLb _i selected by the output of the X address means 152, and the memory cells QL _i , QL _i /, ... Connected to their intersections.
It is composed of a sense amplifier SB _i connected between complementary bit lines. In the multi-serial access memory configured as described above, the Y address means 111, 1
Y address YADDs, YA supplied to 12, 113
DDa, YDDb and the X address supplied to the X address means 151, 152 are controlled by the address means described in the embodiment described later, write data is input by the input means 161, and is temporarily transferred to the write transfer means 131. After being stored, it is transferred to the memory cell array 141 and stored there.

【００５６】メモリセルアレイ１４１に記憶されたデー
タを読み出す場合、その読み出しデータがリード転送手
段１３２に一時記憶された後、リードデータバス１２２
を介して出力手段１６２の出力端子ＯＵＴａから出力さ
れるか、あるいはデータレジスタ・メモリセルアレイ接
続手段１３４を介してメモリセルアレイ１４２へ転送さ
れてそこに記憶される。メモリセルアレイ１４２に記憶
されたデータを読み出す場合、その読み出しデータをリ
ード転送手段１３３に一時記憶した後、リードデータバ
ス１２３を介して出力手段１６３の出力端子ＯＵＴｂか
ら出力される。このように、メモリセルアレイ１４１に
記憶されたメモリデータを、データレジスタ・メモリセ
ルアレイ接続手段１３４によって高速に、メモリセルア
レイ１４２へ転送することができるので、従来のように
コントロールや一時記憶のためのバッファ等の多数の周
辺回路を付加しなくとも、容易に簡単な設計で、高速な
マルチシリアルアクセスメモリのシステム設計が可能と
なる。When reading the data stored in the memory cell array 141, the read data is temporarily stored in the read transfer means 132, and then the read data bus 122 is read.
The data is output from the output terminal OUTa of the output means 162 via the, or transferred to the memory cell array 142 via the data register / memory cell array connecting means 134 and stored therein. When reading the data stored in the memory cell array 142, the read data is temporarily stored in the read transfer unit 133 and then output from the output terminal OUTb of the output unit 163 via the read data bus 123. As described above, since the memory data stored in the memory cell array 141 can be transferred to the memory cell array 142 at high speed by the data register / memory cell array connecting means 134, a buffer for control and temporary storage as in the conventional case. A high-speed system design of a multi-serial access memory is possible with a simple and easy design without adding many peripheral circuits such as.

【００５７】第１の実施例 図７は、本発明の第１の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図であり、本実施例の基本
回路を示す図１、図５、及び図６中の要素と共通の要素
には共通の符号が付されている。このマルチシリアルア
クセスメモリでは、図１のメモリコントロール手段１０
１に代えて、分割メモリコントロール手段１０２を設け
ると共に、図１で説明したアドレス手段を、Ｙアドレス
発生手段１７１，１７２，１７３及びＸアドレス発生手
段１８１，１８２で構成している。 First Embodiment FIG. 7 is a block diagram showing the configuration of a multi-serial access memory according to the first embodiment of the present invention. FIGS. 1, 5 and 6 showing the basic circuit of the present embodiment. Elements that are the same as the elements inside have the same reference numerals. In this multi-serial access memory, the memory control means 10 of FIG.
Instead of 1, the divided memory control means 102 is provided, and the address means described in FIG. 1 is composed of Y address generation means 171, 172, 173 and X address generation means 181, 182.

【００５８】分割メモリコントロール手段１０２は、ａ
側のメモリセルアレイコントロール手段１０２−１と、
ｂ側のメモリセルアレイコントロール手段１０２−２と
で、構成されている。ａ側のメモリセルアレイコントロ
ール手段１０２−１は、ライトコントロールクロックＣ
ＬＫｓ、メモリセルアレイ１４１のリードコントロール
クロックＣＬＫａ、メモリセルアレイ１４１からアクセ
スされるデータの読み出しを可能とするリードイネーブ
ルコントロール信号ＲＥａ／、書込みを可能とするライ
トイネーブル信号ＷＥ／、メモリセルアレイ１４１内の
１本のワードラインＷＬａを選択するための入力Ｘアド
レスＸＡＤＤａのラッチや該メモリセルアレイ１４１の
アクセスに関わる様々なタイミングの内部信号の元とな
る入力コントロール信号ＲＡＳａ／、及びメモリセルア
レイ１４１に関わる転送コントロール信号ＲＴａを入力
し、該メモリセルアレイ１４１に対する転送コントロー
ル信号ＰＡ，ＰＢ等といった種々のコントロール信号を
発生する機能を有している。The divided memory control means 102 has a
Side memory cell array control means 102-1 and
The memory cell array control means 102-2 on the b side is included. The memory cell array control means 102-1 on the a side has a write control clock C.
LKs, a read control clock CLKa of the memory cell array 141, a read enable control signal REa / that enables reading of data accessed from the memory cell array 141, a write enable signal WE / that enables writing, and one in the memory cell array 141 Of the input X address XADDa for selecting the word line WLa and the internal control signal RASa / which is the source of internal signals at various timings related to the access of the memory cell array 141, and the transfer control signal RTa related to the memory cell array 141. Is input to generate various control signals such as transfer control signals PA and PB for the memory cell array 141.

【００５９】ｂ側のメモリセルアレイコントロール手段
１０２−２は、メモリセルアレイ１４２のリードコント
ロールクロックＣＬＫｂ、メモリセルアレイ１４２から
アクセスされるデータのリードイネーブルコントロール
信号ＲＥｂ／、メモリセルアレイ１４２に関わるワード
ラインＷＬｂを選択するためのＸアドレスＸＡＤＤｂの
ラッチや該メモリセルアレイ１４２のアクセスに関わる
様々なタイミングの内部信号の元になるコントロール信
号ＲＡＳｂ／、及びメモリセルアレイ１４２に関わる転
送コントロール信号ＲＴｂを入力し、該メモリセルアレ
イ１４２に対する転送コントロール信号ＰＣ，ＰＤ等の
様々なコントロール信号を発生する機能を有している。The memory cell array control means 102-2 on the b side selects the read control clock CLKb of the memory cell array 142, the read enable control signal REb / of the data accessed from the memory cell array 142, and the word line WLb related to the memory cell array 142. Control signal RASb / which is a source of internal signals at various timings related to the latching of the X address XADDb for accessing the memory cell array 142 and the transfer control signal RTb related to the memory cell array 142, and the memory cell array 142 is input. It has a function of generating various control signals such as transfer control signals PC and PD.

【００６０】Ｙアドレス発生手段１７１は、ライトコン
トロールクロックＣＬＫｓ及びＹアドレスＹＡＤＤｓを
入力し、Ｙアドレス手段１１１へ内部アドレスＹＡｓを
出力する機能を有している。Ｙアドレス発生手段１７２
は、リードコントロールクロックＣＬＫａ及びＹアドレ
スＹＡＤＤａを入力し、Ｙアドレス手段１１２へ内部ア
ドレスＹＡａを出力する機能を有している。Ｙアドレス
発生手段１７３は、リードコントロールクロックＣＬＫ
ｂ及びＹアドレスＹＡＤＤｂを入力し、Ｙアドレス手段
１１３へ内部アドレスＹＡｂを出力する機能を有してい
る。The Y address generating means 171 has a function of receiving the write control clock CLKs and the Y address YADDs and outputting the internal address YAs to the Y address means 111. Y address generating means 172
Has a function of inputting the read control clock CLKa and the Y address YADDa and outputting the internal address YAa to the Y address means 112. The Y address generating means 173 uses the read control clock CLK.
It has a function of inputting b and the Y address YADDb and outputting the internal address YAb to the Y address means 113.

【００６１】Ｘアドレス発生手段１８１は、コントロー
ル信号ＲＡＳａ／及びＸアドレスＸＡＤＤａを入力し、
内部アドレスＸＡａをＸアドレス手段１５１へ出力する
機能を有している。Ｘアドレス発生手段１８２は、コン
トロール信号ＲＡＳｂ／及びＸアドレスＸＡＤＤｂを入
力し、内部アドレスＸＡｂをＸアドレス手段１５２へ出
力する機能を有している。The X address generating means 181 inputs the control signal RASa / and the X address XADDa,
It has a function of outputting the internal address XAa to the X address means 151. The X address generating means 182 has a function of receiving the control signal RASb / and the X address XADDb and outputting the internal address XAb to the X address means 152.

【００６２】ライトデータバス１２１及びリードデータ
バス１２２，１２３の入／出力を行う入力手段１６１及
び出力手段１６２，１６３のうち、入力手段１６１は、
ライトコントロールクロックＣＬＫｓに同期して書込み
データを入力端子ＩＮより入力し、それをライトデータ
バス１２１へ転送する機能を有している。出力手段１６
２は、リードデータバス１２２から転送される読み出し
データを、リードコントロールクロックＣＬＫａに同期
して出力端子ＯＵＴａへ出力する機能を有している。出
力手段１６３は、リードデータバス１２３より転送され
る読み出しデータを、リードコントロールクロックＣＬ
Ｋｂに同期して出力端子ＯＵＴｂへ出力する機能を有し
ている。Of the input means 161 and the output means 162, 163 for inputting / outputting the write data bus 121 and the read data buses 122, 123, the input means 161 is
It has a function of inputting write data from the input terminal IN in synchronization with the write control clock CLKs and transferring it to the write data bus 121. Output means 16
Reference numeral 2 has a function of outputting the read data transferred from the read data bus 122 to the output terminal OUTa in synchronization with the read control clock CLKa. The output means 163 outputs the read data transferred from the read data bus 123 to the read control clock CL.
It has a function of outputting to the output terminal OUTb in synchronization with Kb.

【００６３】図８は図７のタイミング図であり、この図
を参照しつつ、時刻ｔ１〜ｔ２３における図７のマルチ
シリアルアクセスメモリの動作を説明する。なお、この
マルチシリアルアクセスメモリは、例えば、各コントロ
ールクロックＣＬＫｓ，ＣＬＫａ，ＣＬＫｂの立上がり
に同期したメモリ動作を行うものとする。また、以下の
説明では、アドレスのＸａ_i ，Ｘｂ_i 、及びワードライ
ンＷＬａ_i ，ＷＬｂ_i のｉのみ任意の数とする。FIG. 8 is a timing chart of FIG. 7. The operation of the multi-serial access memory of FIG. 7 at times t1 to t23 will be described with reference to this timing chart. It should be noted that this multi-serial access memory is assumed to perform a memory operation in synchronization with the rise of each control clock CLKs, CLKa, CLKb. In the following description, only the addresses Xa _i and Xb _i and the word lines WLa _i and WLb _i are assumed to be arbitrary numbers.

【００６４】時刻ｔ１：ライトイネーブル信号ＷＥ／が
“Ｌ”レベルとなり、Ｙアドレス発生手段１７１によ
り、ライトコントロールクロックＣＬＫｓの立上がりに
同期して、書込み用ＹアドレスＹＡＤＤｓのＳ１で示さ
れるアドレスが、Ｙアドレス手段１１１に与えられる。
Ｙアドレス手段１１１では、アドレスＳ１で指定される
図５に示す単位ＹアドレスデコーダＹＡ_j （但し、ｊ；
任意の数）を選択してデコーダ出力ｙａ_j を“Ｈ”レベ
ルにする。デコーダ出力ｙａ_j が“Ｈ”レベルになる
と、ライト転送手段１３１内の図５に示すトランジスタ
対ｔｒａ_j ，ｔｒａ_j ／がオン状態となる。入力端子Ｉ
Ｎより入力手段１６１に入力する書込みデータＤ１が、
ライトデータバス１２１へ送られ、その書込みデータＤ
１が、オン状態のトランジスタ対ｔｒａ_j ，ｔｒａ_j ／
を介して、ライト転送手段１３１内の図５に示すデータ
レジスタＦＦａ_j に取込まれる。Time t1: The write enable signal WE / goes to "L" level, and the Y address generating means 171 synchronizes the rising of the write control clock CLKs with the address indicated by S1 of the write Y address YADDs as Y. It is given to the address means 111.
In the Y address means 111, the unit Y address decoder YA _j shown in FIG. 5 designated by the address S1 (where j;
Any number) is selected to set the decoder output ya _j to "H" level. When the decoder output ya _j becomes "H" level, the transistor pair tra _j , tra _j / shown in FIG. 5 in the write transfer means 131 is turned on. Input terminal I
The write data D1 input to the input means 161 from N is
It is sent to the write data bus 121 and its write data D
1 is an on-state transistor pair tra _j , tra _j /
Via the data register FFa _j shown in FIG. 5 in the write transfer means 131.

【００６５】時刻ｔ２：ライトイネーブル信号ＷＥ／
は、“Ｌ”レベルのままである。Ｙアドレス発生手段１
７１は、ライトコントロールクロックＣＬＫｓの立上が
りに同期して、書込み用ＹアドレスＹＡＤＤｓのＳ２で
示されるアドレスを、Ｙアドレス手段１１１へ与える。
Ｙアドレス手段１１１では、アドレスＳ２で指定される
図５に示す単位ＹアドレスデコーダＹＡ_k （但し、ｋ；
任意の数）を選択し、そのデコーダ出力ｙａ_k を“Ｈ”
レベルにする。デコーダ出力ｙａ_k が“Ｈ”レベルにな
ると、ライト転送手段１３１内の図５に示すトランジス
タ対ｔｒａ_k ，ｔｒａ_k ／がオン状態となる。入力端子
ＩＮより入力手段１６１に入力する書込みデータＤ２
が、ライトデータバス１２１及びオン状態のトランジス
タ対ｔｒａ_k ，ｔｒａ_k／を介して、ライト転送手段１
３１内の図５に示すデータレジスタＦＦａ_k に取込まれ
る。Time t2: Write enable signal WE /
Remains at "L" level. Y address generating means 1
Reference numeral 71 supplies the address indicated by S2 of the write Y address YADDs to the Y address means 111 in synchronization with the rise of the write control clock CLKs.
In the Y address means 111, the unit Y address decoder YA _k shown in FIG. 5 designated by the address S2 (however, k;
Select any number), the decoder output ya _k "H"
To level. When the decoder output ya _k becomes "H" level, the transistor pair tra _k , tra _k / shown in FIG. 5 in the write transfer means 131 is turned on. Write data D2 input to the input means 161 from the input terminal IN
Through the write data bus 121 and the transistor pair tra _k , tra _k / in the ON state, the write transfer means 1
It is taken into the data register FFa _k shown in FIG.

【００６６】時刻ｔ３〜ｔ７：時刻ｔ２と同様な動作に
より、ライトコントロールクロックＣＬＫｓの立上がり
に同期して、書込み用ＹアドレスＹＡＤＤｓのＳ３〜Ｓ
ｎで示されるアドレスで指定されるＹアドレス手段１１
１内の単位ＹアドレスデコーダＹＡ_h （但し、ｈ；任意
の数）が選択される。これにより、入力端子ＩＮより入
力手段１６１に入力する書込みデータが、ライト転送手
段１３１内の対応するデータレジスタＦＦａ_i に書込ま
れる。Time t3 to t7: By the same operation as at time t2, S3 to S of the write Y address YADDs are synchronized with the rising of the write control clock CLKs.
Y address means 11 designated by the address indicated by n
The unit Y address decoder YA _h within 1 (where h is an arbitrary number) is selected. As a result, the write data input to the input means 161 from the input terminal IN is written in the corresponding data register FFa _i in the write transfer means 131.

【００６７】時刻ｔ８：ライトイネーブル信号ＷＥ／が
“Ｈ”レベルとなり、入力手段１６１からの書込みが禁
止される。 時刻ｔ９：転送コントロール信号ＲＴａは“Ｌ”レベル
となる。外部コントロール信号ＲＡＳａ／が“Ｌ”レベ
ルとなるタイミングに同期して、図８のＸアドレスＸＡ
ＤＤａのタイミングに示すように、Ｘアドレス発生手段
１８１から出力されるアドレスＸａ_i をＸアドレス手段
１５１が取込む。Ｘアドレス手段１５１では、メモリセ
ルアレイ１４１内のワードラインＷＬａ_i を選択してそ
れを“Ｈ”レベルとする。このとき、転送コントロール
信号ＰＡが“Ｈ”レベルとなり、ライト転送手段１３１
内の図５に示すトランジスタ対ｔｒｂ_i ，ｔｒｂ_i ／が
オン状態となる。これにより、時刻ｔ１〜ｔ７において
ライト転送手段１３１内のデータレジスタＦＦａ_i に書
込まれていたデータは、オン状態のトランジスタ対ｔｒ
ｂ_i ，ｔｒｂ_i ／を介して、メモリセルアレイ１４１内
の図５に示す相補ビットラインＢＬａ_i ，ＢＬａ_i ／へ
転送される。Time t8: The write enable signal WE / goes to "H" level, and writing from the input means 161 is prohibited. Time t9: The transfer control signal RTa goes to "L" level. The X address XA of FIG. 8 is synchronized with the timing when the external control signal RASa / becomes the “L” level.
As shown in the timing of DDa, the X address means 151 takes in the address Xa _i output from the X address generating means 181. The X addressing means 151, it selects the word lines WLa _i in the memory cell array 141 and the "H" level. At this time, the transfer control signal PA becomes "H" level, and the write transfer means 131
The transistor pair trb _i , trb _i / shown in FIG. 5 is turned on. Accordingly, the write data that has been written to the data register FFa _i transfer means 131 at time t1 to t7, the ON state transistor pair tr
It is transferred to the complementary bit lines BLa _i , BLa _i / shown in FIG. 5 in the memory cell array 141 via b _i , trb _i /.

【００６８】そして、Ｘアドレス手段１５１によってメ
モリセルアレイ１４１内のワードラインＷＬａ_i が
“Ｈ”レベルとなることにより、それらに接続された図
５に示すメモリセルＱＫ₁ 〜ＱＫ_n 内のトランジスタが
オンし、相補ビットラインＢＬａ_i ，ＢＬａ_i ／に転送
されたデータが、該相補ビットラインＢＬａ_i ，ＢＬａ
_i／に接続された該メモリセルＱＫ₁ 〜ＱＫ_n 内のメモ
リ容量に転送される。この直後、相補ビットラインＢＬ
ａ_i ，ＢＬａ_i ／上のデータは、それに接続されたセン
スアンプＳＡ_i によって増幅される。[0068] By the word lines WLa _i in the memory cell array 141 becomes "H" level by the X addressing means 151, the transistor is turned on in the memory cell QK within _{1 ~QK n} shown in FIG. 5 connected to them Then, the data transferred to the complementary bit lines BLa _i , BLa _i / are transferred to the complementary bit lines BLa _i , BLa.
and transferred _i connected in / to the memory capacity of the memory cell QK within _{1 ~QK n.} Immediately after this, the complementary bit line BL
The data on a _i , BLa _i / is amplified by the sense amplifier SA _i connected to it.

【００６９】例えば、外部コントロール信号ＲＡＳａ／
が“Ｌ”レベルとなり、転送コントロール信号ＲＴａが
“Ｌ”レベルのとき、ａ側のメモリセルアレイ１４１で
はライト転送モードとなる。この時刻ｔ９でのライト転
送動作は、次の時刻ｔ１０までには全て完了する。この
ライト転送モードのとき、転送コトンロール信号ＲＴａ
が“Ｈ”レベルなら、メモリデータをシリアルリードア
クセスするために、データレジスタに転送するためのリ
ード転送モードとなる。ｂ側の外部コントロール信号Ｒ
ＡＳｂ／、及び転送コントロール信号ＲＴｂの関係も、
ａ側と同様である。For example, the external control signal RASa /
Becomes the "L" level and the transfer control signal RTa is at the "L" level, the memory cell array 141 on the a side enters the write transfer mode. The write transfer operation at time t9 is all completed by the next time t10. In this write transfer mode, the transfer control signal RTa
Is at "H" level, the read transfer mode for transferring to the data register for serial read access of the memory data is set. External control signal R on the b side
The relationship between ASb / and the transfer control signal RTb is
It is similar to the a side.

【００７０】時刻ｔ１０：転送コントロール信号ＲＴａ
は“Ｈ”レベルとなり、転送コントロール信号ＲＴｂが
“Ｌ”レベルとなる。外部コントロール信号ＲＡＳａ
／，ＲＡＳｂ／は共に“Ｌ”レベルとなり、このタイミ
ングに同期して、図８のＸアドレスＸＡＤＤａのタイミ
ングに示すように、Ｘアドレス発生手段１８１からＸア
ドレス手段１５１にアドレスＸａ_j が取込まれる。アド
レスＸａ_j が取込まれると、Ｘアドレス手段１５１によ
り、メモリセルアレイ１４１内のワードラインＷＬａ_j
が選択されて“Ｈ”レベルとなる。そして、Ｘアドレス
ＸＡＤＤｂのタイミングに示すように、Ｘアドレス発生
手段１８２からＸアドレス手段１５２に、アドレスＸｂ
_i が取込まれ、該Ｘアドレス手段１５２によってワード
ラインＷＬｂ_i が選択されて“Ｈ”レベルとなる。この
とき、転送コントロール信号ＰＢが“Ｈ”レベルとな
り、リード転送手段１３２内の図５に示すトランジスタ
対ｔｒｃ_i ，ｔｒｃ_i ／がオン状態となる。Time t10: Transfer control signal RTa
Becomes "H" level, and the transfer control signal RTb becomes "L" level. External control signal RASa
Both / and RASb / are at "L" level, and in synchronization with this timing, the address Xa _j is fetched from the X address generating means 181 to the X address means 151 as shown at the timing of the X address XADDa in FIG. .. When the address Xa _j is taken in, the X address means 151 causes the word line WLa _j in the memory cell array 141.
Is selected and becomes "H" level. Then, as indicated by the timing of the X address XADDb, the X address generating means 182 transfers the address Xb to the X address means 152.
_i is taken in, and the word line WLb _i is selected by the X address means 152 and becomes "H" level. At this time, the transfer control signal PB becomes "H" level, and the transistor pair trc _i , trc _i / in the read transfer means 132 shown in FIG. 5 is turned on.

【００７１】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側では、図８に示すように、ワ
ードラインＷＬａ_j が“Ｈ”レベルとなることにより、
それに接続されたメモリセルＱＫ₁ 〜ＱＫ_n （但し、
ｋ；任意の数）内のトランジスタがオンし、そのメモリ
容量に蓄積されていたデータが、相補ビットラインＢＬ
ａ_i ，ＢＬａ_i ／へ転送される。この直後、センスアン
プＳＡ_i が活性化され、転送されたデータを増幅する。(I) On the side of the memory cell array 141 on the a side, on the side of the memory cell array 141, as shown in FIG. 8, the word line WLa _j becomes "H" level,
Memory cells QK connected thereto _{1 ~QK n} (where,
The transistor in (k; arbitrary number) is turned on, and the data accumulated in the memory capacity is changed to the complementary bit line BL.
a _i , BLa _i /. Immediately after this, the sense amplifier SA _i is activated to amplify the transferred data.

【００７２】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側では、図８に示すように、こ
の時刻ｔ１０ではワードラインＷＬｂ_i がまだ“Ｈ”レ
ベルとならず、ａ側のメモリセルアレイ１４１内のセン
スアンプＳＡ_i で増幅された相補ビットラインＢＬ
ａ_i ，ＢＬａ_i ／上のデータが、次の時刻ｔ１１で、転
送コントロール信号ＰＢ，ＰＣにより転送されるのを待
つ。ｂ側のメモリセルアレイ１４２内の図６に示すセン
スアンプＳＢ_i も、活性化されない。(Ii) b-side memory cell array 142 On the memory cell array 142 side, as shown in FIG. 8, at time t10, the word line WLb _i is not yet at the “H” level, and the a-side memory cell array 141 is stored. Complementary bit line BL amplified by the sense amplifier SA _i of
It waits for the data above a _i , BLa _i / to be transferred by the transfer control signals PB and PC at the next time t11. The sense amplifier SB _i shown in FIG. 6 in the memory cell array 142 on the b side is also not activated.

【００７３】時刻ｔ１１：転送コントロール信号ＰＢ，
ＰＣが“Ｈ”レベルとなり、メモリセルアレイ１４２内
のワードラインＷＬｂ_i が“Ｈ”レベルとなる。転送コ
ントロール信号ＰＢが“Ｈ”レベルになると、リード転
送手段１３２内の図５に示すトランジスタ対ｔｒｃ_i ，
ｔｒｃ_i ／がオン状態となる。同様に、転送コントロー
ル信号ＰＣが“Ｈ”レベルになると、データレジスタ・
メモリセルアレイ接続手段１３４内の図５に示すトラン
ジスタ対ｔｒｅ_i ，ｔｒｅ_i ／がオン状態となる。Time t11: Transfer control signal PB,
PC becomes "H" level, and the word line WLb _i in the memory cell array 142 becomes "H" level. When the transfer control signal PB becomes "H" level, the transistor pair trc _i shown in FIG.
trc _i / it is turned on. Similarly, when the transfer control signal PC becomes "H" level, the data register
The transistor pair tre _i , tre _i / shown in FIG. 5 in the memory cell array connecting means 134 is turned on.

【００７４】前記時刻ｔ１０において、メモリセルアレ
イ１４１内のセンスアンプＳＡ_i が活性化することによ
って増幅された相補ビットラインＢＬａ_i ，ＢＬａ_i ／
上のデータは、リード転送手段１３２内のトランジスタ
対ｔｒｃ_i ，ｔｒｃ_i ／を介してデータレジスタＦＦｂ
_i へ転送される。同時に、転送コントロール信号ＰＣが
“Ｈ”レベルとなるため、データレジスタＦＦｂ_i へ転
送された相補ビットラインＢＬａ_i ，ＢＬａ_i ／上のデ
ータは、データレジスタ・メモリセルアレイ接続手段１
３４内のトランジスタ対ｔｒｅ_i ，ｔｒｅ_i ／を介し
て、メモリセルアレイ１４２内の相補ビットラインＢＬ
ｂ_i ，ＢＬｂ_i ／上へ転送される。At time t10, the complementary bit lines BLa _i , BLa _i / amplified by the activation of the sense amplifier SA _i in the memory cell array 141.
The above data is transferred to the data register FFb via the transistor pair trc _i , trc _i / in the read transfer means 132.
transferred to _i . At the same time, the transfer control signal PC becomes "H" level, so that the data on the complementary bit lines BLa _i , BLa _i / transferred to the data register FFb _i is connected to the data register / memory cell array connecting unit 1.
Through a pair of transistors tre _i and tre _i / in 34, a complementary bit line BL in the memory cell array 142.
b _i , BLb _i / transferred to above.

【００７５】転送コントロール信号ＰＢ，ＰＣと共にメ
モリセルアレイ１４２内のワードラインＷＬｂ_i も
“Ｈ”レベルになるので、それに接続されたメモリセル
Ｑｌ_i 〜Ｑｌ_i ／内のトランジスタがオンし、相補ビッ
トラインＢＬｂ_i ，ＢＬｂ_i ／へ転送されたデータが、
該メモリセルＱｌ_i 〜Ｑｌ_i ／内のメモリ容量に転送さ
れる。その後、相補ビットラインＢＬｂ_i ，ＢＬｂ_i ／
上のデータは、それに接続されたセンスアンプＳＢ_i に
よって増幅される。この増幅されたデータは、ワードラ
インＷＬｂ_i に接続されたメモリセルＱｌ_i 〜Ｑｌ_i ／
に、増幅された形で再度書込まれる。[0075] Transfer Control signals PB, since the word line WLb _i also "H" level in the memory cell array 142 with PC, connected memory cell Ql _i ~Ql _i / in of the transistor it is turned on, the complementary bit line The data transferred to BLb _i , BLb _i /
It is transferred to the memory capacity of the memory cell Ql _i ~Ql _i / in. Then, the complementary bit lines BLb _i , BLb _i /
The above data is amplified by the sense amplifier SB _i connected to it. The amplified data, the memory cells connected to the word line WLb _i Ql _i ~Ql _i /
, Is rewritten in amplified form.

【００７６】時刻ｔ１２：外部コントロール信号ＲＡＳ
ｂ／が“Ｌ”レベルとなる。このタイミングに同期し
て、図８のＸアドレスＸＡＤＤｂのタイミングに示すよ
うに、Ｘアドレス発生手段１８２からＸアドレス手段１
５２へ、アドレスＸｂ_j が取込まれ、該Ｘアドレス手段
１５２によってメモリセルアレイ１４２内のワードライ
ンＷＬｂ_j が選択されて“Ｈ”レベルとなる。ワードラ
インＷＬｂ_j が“Ｈ”レベルとなると、それに接続され
たメモリセルＱｌ₁ ／〜Ｑｌ_n ／内のトランジスタがオ
ンし、そのメモリ容量に蓄積されていたデータが、相補
ビットラインＢＬｂ_i ，ＢＬｂ_i ／へ転送される。その
直後、相補ビットラインＢＬｂ_i ，ＢＬｂ_i ／に接続さ
れたセンスアンプＳＢ_i が活性化し、転送された相補ビ
ットラインＢＬｂ_i ，ＢＬｂ_i ／上のデータを増幅す
る。Time t12: External control signal RAS
b / becomes "L" level. In synchronization with this timing, as shown in the timing of the X address XADDb in FIG. 8, the X address generating means 182 to the X address means 1
The address Xb _j is taken into 52, and the word line WLb _j in the memory cell array 142 is selected by the X address means 152 and becomes the “H” level. When the word line WLb _j becomes "H" level, the transistors of the memory cells connected Ql ₁ / ~Ql _n / a is turned on to it, the data having been stored in the memory capacity, the complementary bit line BLb _i, BLb _i / is transferred. Immediately thereafter, the sense amplifier SB _i connected to the complementary bit lines BLb _i , BLb _i / is activated and amplifies the transferred data on the complementary bit lines BLb _i , BLb _i /.

【００７７】時刻ｔ１３：転送コントロール信号ＰＤが
“Ｈ”レベルとなり、リード転送手段１３３内の図６に
示すトランジスタ対ｔｒｆ_i ，ｔｒｆ_i ／がオン状態と
なる。すると、前記時刻ｔ１２において増幅された相補
ビットラインＢＬｂ_i ，ＢＬｂ_i ／上のデータが、該ト
ランジスタ対ｔｒｆ_i ，ｔｒｆ_i ／を介して、リード転
送手段１３３内の図６に示すデータレジスタＦＦｃ_i へ
転送される。Time t13: The transfer control signal PD becomes "H" level, and the transistor pair trf _i , trf _i / shown in FIG. 6 in the read transfer means 133 is turned on. Then, the data on the complementary bit lines BLb _i , BLb _i / amplified at the time t12 is transferred to the data register FFc _i shown in FIG. 6 in the read transfer means 133 via the transistor pair trf _i , trf _i /. Transferred to.

【００７８】時刻ｔ１４： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側のリードを、出力手段１６２
よりするか否かをコントロールするためのリードイネー
ブル信号ＲＥａ／が“Ｌ”レベルになり、メモリセルア
レイ１４１側のリードデータバス１２２及び該出力手段
１６２を介したシリアルリードが開始する。リードコン
トロールクロックＣＬＫａの立上がりに同期して、図８
のＹアドレスＹＡＤＤｂに示すアドレスＡ１をＹアドレ
ス発生手段１７２に取込む。Time t14: (i) The memory cell array 141 on the a side is read from the memory cell array 141 side by the output means 162.
The read enable signal REa / for controlling whether or not to perform the setting becomes "L" level, and the serial read via the read data bus 122 on the memory cell array 141 side and the output means 162 is started. In synchronization with the rise of the read control clock CLKa, FIG.
The address A1 shown in the Y address YADDb of FIG.

【００７９】リードイネーブル信号ＲＥａ／が“Ｌ”レ
ベルとなり、リードコントロールクロックＣＬＫａの立
上がりに同期して、Ｙアドレス発生手段１７２に取込ま
れたアドレスＡ１がＹアドレス手段１１２へ送られる。
Ｙアドレス手段１１２では、アドレスＡ１で指定される
図５に示す単位ＹアドレスデコーダＹＢ_j （但し、ｊ；
任意の数）を選択し、デコーダ出力ｙｂ_j を“Ｈ”レベ
ルにする。デコーダ出力ｙｂ_j が“Ｈ”レベルとなる
と、リード転送手段１３２内の図５に示すトランジスタ
対ｔｒｄ_j ，ｔｒｄ_j ／がオンし、データレジスタＦＦ
ｂ_j より、読み出しデータがリードデータバス１２２へ
転送され、出力手段１６２の出力端子ＯＵＴａから、最
初のシリアル読み出しデータＤａ１として出力される。The read enable signal REa / goes to "L" level, and the address A1 fetched by the Y address generating means 172 is sent to the Y address means 112 in synchronization with the rise of the read control clock CLKa.
In the Y address means 112, the unit Y address decoder YB _j shown in FIG. 5 designated by the address A1 (where j;
Any number) is selected and the decoder output yb _{j is set} to the “H” level. When the decoder output yb _j becomes "H" level, the transistor pair trd _j , trd _j / in the read transfer means 132 shown in FIG.
The read data is transferred from the b _j to the read data bus 122, and is output as the first serial read data Da1 from the output terminal OUTa of the output means 162.

【００８０】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側のリードを、出力手段１６３
よりするか否かをコントロールするためのリードイネー
ブル信号ＲＥｂ／が“Ｈ”レベルのままなので、シリア
ルリードは開始しない。(Ii) b-side memory cell array 142 The read on the memory cell array 142 side is output to the output means 163.
Since the read enable signal REb / for controlling whether or not to perform the read is still at the “H” level, serial read does not start.

【００８１】時刻ｔ１５：図８に示す時刻ｔ１５以降
は、シリアルライトサイクルと、ａ側のメモリセルアレ
イ１４１からのシリアルリードと、ｂ側のメモリセルア
レイ１４２のシリアルリードサイクルとの、３つのシリ
アルアクセス動作がそれぞれ非同期に独立して行われる
例を示している。この例では、ライトイネーブル信号Ｗ
Ｅ／が“Ｌ”レベルとなり、前記時刻ｔ１〜ｔ７と同じ
動作によるシリアルライトが、時刻ｔ１６以降のライト
コントロールクロックＣＬＫｓの立上がりに同期して行
われる。そして、時刻ｔ１〜ｔ７と同様に、シリアルラ
イト動作が行われる。このシリアルライトアドレスＳ
１，Ｓ２，…は、前記時刻ｔ１〜ｔ７までのアドレスと
同じである必要はない。Time t15: After time t15 shown in FIG. 8, three serial access operations including a serial write cycle, a serial read from the a-side memory cell array 141, and a serial read cycle of the b-side memory cell array 142. Shows an example in which each is asynchronously and independently performed. In this example, the write enable signal W
E / becomes "L" level, and the serial write by the same operation as at the times t1 to t7 is performed in synchronization with the rising of the write control clock CLKs after the time t16. Then, the serial write operation is performed as at times t1 to t7. This serial write address S
1, S2, ... Do not have to be the same as the addresses from time t1 to time t7.

【００８２】時刻ｔ１６： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側では、リードイネーブル信号
ＲＥａ／が“Ｌ”レベルのままである。リードコントロ
ールクロックＣＬＫａの立上がりに同期して、Ｙアドレ
ス発生手段１７２によってＹアドレスＹＡＤＤａのアド
レスＡ２が取込まれ、Ｙアドレス手段１１２へ送られ
る。Ｙアドレス手段１１２では、図５に示す単位Ｙアド
レスデコーダＹＢ_l （但し、ｌ；任意の数）を選択し、
そのデコーダ出力ｙｂ_l を“Ｈ”レベルにする。する
と、リード転送手段１３２内の図５に示すトランジスタ
対ｔｒｄ_l ，ｔｒｄ_l ／がオンし、データレジスタＦＦ
ｂ_l からの読み出しデータが、リードデータバス１２２
へ転送され、出力手段１６２の出力端子ＯＵＴａから、
シリアル読み出しデータＤａ２として出力される。Time t16: (i) Memory cell array 141 on the a side On the memory cell array 141 side, the read enable signal REa / remains at the "L" level. In synchronization with the rise of the read control clock CLKa, the address A2 of the Y address YADDa is fetched by the Y address generating means 172 and sent to the Y address means 112. The Y address means 112 selects the unit Y address decoder YB ₁ (where l is an arbitrary number) shown in FIG.
The decoder output yb _l to "H" level. Then, the transistor pair trd _l shown in FIG. 5 of the read transfer means within 132, trd _l / are turned on, the data register FF
The read data from b _l is read data bus 122
From the output terminal OUTa of the output means 162,
It is output as serial read data Da2.

【００８３】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側をリードするか否かをコント
ロールするためのリードイネーブル信号ＲＥｂ／が
“Ｌ”レベルになり、該メモリセルアレイ１４２側のリ
ードデータバス１２３及び出力手段１６３を介したシリ
アルリードが開始する。リードコントロールクロックＣ
ＬＫｂの立上がりに同期して、図８のＹアドレスＸＡＤ
Ｄｂに示すアドレスＢ１をＹアドレス発生手段１７３に
取込む。(Ii) b-side memory cell array 142 The read enable signal REb / for controlling whether or not to read the memory cell array 142 side becomes "L" level, and the read data bus 123 on the memory cell array 142 side. And the serial read via the output means 163 is started. Read control clock C
The Y address XAD in FIG. 8 is synchronized with the rise of LKb.
The address B1 shown at Db is taken into the Y address generating means 173.

【００８４】リードイネーブル信号ＲＥｂ／が“Ｌ”レ
ベルとなり、リードコントロールクロックＣＬＫｂの立
上がりに同期して、アドレスＢ１で指定されるＹアドレ
ス手段１１３内の図６に示す単位ＹアドレスデコーダＹ
Ｃ_j （但し、ｊ；任意の数）を選択する。単位Ｙアドレ
スデコーダＹＣ_j が選択されると、そのデコーダ出力ｙ
ｃ_j が“Ｈ”レベルとなり、リード転送手段１３３内の
図６に示すトランジスタ対ｔｒｇ_j ，ｔｒｇ_j ／がオン
する。すると、リード転送手段１３３内のデータレジス
タＦＦｃ_j より、読み出しデータがリードデータバス１
２３へ転送され、出力手段１６３の出力端子ＯＵＴｂか
ら、読み出しデータＤｂ１として出力される。The read enable signal REb / goes to "L" level, and in synchronization with the rise of the read control clock CLKb, the unit Y address decoder Y shown in FIG. 6 in the Y address means 113 designated by the address B1.
Select C _j (however, j; any number). When the unit Y address decoder YC _j is selected, its decoder output y
c _j becomes “H” level, and the transistor pair trg _j , trg _j / shown in FIG. 6 in the read transfer means 133 is turned on. Then, the read data is read from the data register FFc _j in the read transfer means 133.
23, and the read data Db1 is output from the output terminal OUTb of the output unit 163.

【００８５】時刻ｔ１７〜ｔ１８：時刻ｔ１６と同様な
動作により、リードイネーブル信号ＲＥａ／，ＲＥｂ／
が“Ｌ”レベルのため、リードコントロールクロックＣ
ＬＫａ，ＣＬＫｂの立上がりに同期して、ａ側とｂ側の
メモリセルアレイ１４１，１４２の独立した非同期のシ
リアルリードが行われる。Times t17 to t18: Read enable signals REa / and REb / are executed by the same operation as at time t16.
Is at "L" level, read control clock C
In synchronization with the rising edges of LKa and CLKb, independent asynchronous serial reading of the memory cell arrays 141 and 142 on the a side and the b side is performed.

【００８６】時刻ｔ１９〜ｔ２３：リードイネーブル信
号ＲＥａ／またはＲＥｂ／は、リードコントロールクロ
ックＣＬＫａまたはＣＬＫｂの立上がりに同期して、そ
のときの指定Ｙアドレスのデータを出力するか否かを決
める働きがある。そのため、リードイネーブル信号ＲＥ
ａ／またはＲＥｂ／が“Ｈ”レベルのときは、出力端子
ＯＵＴａまたはＯＵＴｂの出力状態が、前の出力状態の
まま保たれる。Times t19 to t23: The read enable signal REa / or REb / has a function of determining whether to output the data of the designated Y address at that time in synchronization with the rising of the read control clock CLKa or CLKb. .. Therefore, the read enable signal RE
When a / or REb / is at the "H" level, the output state of the output terminal OUTa or OUTb is maintained as the previous output state.

【００８７】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫａ
の立上がりに同期して出力する出力データをＤａｎ−３
とし、リードイネーブル信号ＲＥａ／が“Ｌ”レベルで
あれば、リードコントロールクロックＣＬＫａに同期し
て、時刻ｔ１９以降、出力データＤａｎ−２，Ｄａｎ−
１，Ｄａｎが出力端子ＯＵＴａから出力されるものとす
る。(I) a-side memory cell array 141 On the memory cell array 141 side, in this embodiment, the read control clock CLKa immediately before time t19.
Output data that is output in synchronization with the rising edge of
If the read enable signal REa / is at "L" level, the output data Dan-2, Dan- is synchronized with the read control clock CLKa after time t19.
1, Dan is output from the output terminal OUTa.

【００８８】図８では、時刻ｔ１９〜ｔ２１の２ＣＬＫ
ａサイクル分において、リードイネーブル信号ＲＥａ／
が“Ｈ”レベルとなる。そのため、出力データＤａｎ−
２，Ｄａｎ−１は出力されず、時刻ｔ１９の直前の出力
データＤａｎ−３が出力され続ける。そして、時刻ｔ２
１に、リードイネーブル信号ＲＥａ／が再度“Ｌ”レベ
ルとなるため、出力データＤａｎが出力端子ＯＵＴａか
ら出力される。In FIG. 8, 2CLK from time t19 to t21.
Read enable signal REa /
Becomes "H" level. Therefore, the output data Dan-
2, Dan-1 is not output, and the output data Dan-3 immediately before time t19 is continuously output. Then, time t2
1, the read enable signal REa / goes to the “L” level again, so that the output data Dan is output from the output terminal OUTa.

【００８９】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫｂ
の立上がりに同期して出力される出力データをＤｂｎ−
４とし、リードイネーブル信号ＲＥｂ／が“Ｌ”レベル
であれば、リードコントロールクロックＣＬＫｂに同期
して、時刻ｔ１９以降、出力データＤｂｎ−３，Ｄｂｎ
−２，Ｄｂｎ−１，Ｄｂｎが出力端子ＯＵＴｂから出力
されるものとする。(Ii) b-side memory cell array 142 On the memory cell array 142 side, in this embodiment, the read control clock CLKb immediately before time t19.
The output data output in synchronization with the rising edge of
4 and the read enable signal REb / is at "L" level, the output data Dbn-3, Dbn are synchronized with the read control clock CLKb after time t19.
It is assumed that −2, Dbn−1, Dbn are output from the output terminal OUTb.

【００９０】図８では、時刻ｔ２０〜ｔ２１の１ＣＬＫ
ｂサイクル分において、リードコントロールクロックＲ
Ｅｂ／が“Ｈ”レベルとなる。そのため、出力データＤ
ｂｎ−２が出力されず、時刻ｔ２０の直前の出力データ
Ｄｂｎ−３が出力され続ける。そして、時刻ｔ２１に、
リードイネーブル信号ＲＥｂ／が再度“Ｌ”レベルとな
るため、引き続き出力データＤｂｎ−１，Ｄｂｎが出力
端子ＯＵＴｂから出力される。In FIG. 8, 1 CLK from time t20 to t21.
Read control clock R in b cycles
Eb / goes to "H" level. Therefore, the output data D
bn-2 is not output, and the output data Dbn-3 immediately before time t20 continues to be output. Then, at time t21,
Since the read enable signal REb / becomes "L" level again, the output data Dbn-1 and Dbn are continuously output from the output terminal OUTb.

【００９１】以上のように、この第１の実施例では、次
のような利点がある。 （１） ａ側のメモリセルアレイ１４１を有する第１番
目のシリアルアクセスメモリと、ｂ側のメモリセルアレ
イ１４２を有する第２番目のシリアルアクセスメモリと
の２つを、並列に同一チップ上に形成し、さらに該第１
及び第２のシリアルアクセスメモリを独立にコントロー
ルする分割メモリコントロール手段１０２を設けると共
に、該第１と第２のシリアルアクセスメモリ間を接続す
るデータレジスタ・メモリセルアレイ接続手段１３４を
設けている。As described above, the first embodiment has the following advantages. (1) Two of a first serial access memory having the a-side memory cell array 141 and a second serial access memory having the b-side memory cell array 142 are formed in parallel on the same chip, Further the first
And divided memory control means 102 for independently controlling the second serial access memory, and data register / memory cell array connection means 134 for connecting the first and second serial access memories.

【００９２】そのため、第１番目のシリアルアクセスメ
モリ内のメモリセルアレイ１４１の１行分のメモリデー
タを、該第１番目のシリアルアクセスメモリよりシリア
ルリードするために、該１行分のメモリデータを、リー
ド転送手段１３２内のデータレジスタにデータ転送する
とき、同時に同一転送サイクル中に、第２番目のシリア
ルアクセスメモリ内のメモリセルアレイ１４２の１本の
ワードラインに接続された１行分のメモリセルに、デー
タを一度に高速転送できる。Therefore, in order to serially read the memory data for one row of the memory cell array 141 in the first serial access memory from the first serial access memory, the memory data for the one row is When data is transferred to the data register in the read transfer means 132, at the same time, in the same transfer cycle, the data is transferred to the memory cells for one row connected to one word line of the memory cell array 142 in the second serial access memory. , Data can be transferred at high speed at once.

【００９３】（２） 第１番目のシリアルアクセスメモ
リの出力データを外部アドレスによって、ランダムに
（第２番目のシリアルアクセスメモリに転送アドレスを
外部から入力することにより）、加工して転送し、蓄積
できる。即ち、入力に対し、ディレイ（遅延）を持って
出力したデータを、さらに、各ビット毎にディレイを設
けて自由に出力できる。このような機能は、ワークステ
ーションや、パーソナルコンピュータ等のＣＰＵシステ
ムにおいて、データを高速に扱うとき有効である。(2) The output data of the first serial access memory is randomly processed by external address (by inputting the transfer address to the second serial access memory from outside), transferred, and stored. it can. That is, the data output with a delay with respect to the input can be freely output by further providing a delay for each bit. Such a function is effective when a data is processed at high speed in a CPU system such as a workstation or a personal computer.

【００９４】（３） 第１，第２番目のシリアルアクセ
スメモリにおけるリードデータのコントロール信号であ
るリードイネーブル信号ＲＥａ／，ＲＥｂ／を設けたた
め、第１番目と第２番目のリードイネーブル信号ＲＥａ
／，ＲＥｂ／で、第１，第２番目のシリアルアクセスメ
モリのリードデータを独立してコントロールできる。そ
のため、直前の出力状態を、次のシリアルアクセスクロ
ックの入力時も、同じく出力させたいような用途に応用
できる。特に、シリアル出力の偶数ビット、あるいは奇
数ビットのみを取出したい場合や、ｋ（但し、ｋ；任意
の数）ビット毎にリードしたい場合、リードイネーブル
信号ＲＥａ／，ＲＥｂ／のコントロールのみで、第１，
第２番目のシリアルアクセスメモリを独立に、しかも簡
単に実現できる。(3) Since the read enable signals REa / and REb / which are the control signals for the read data in the first and second serial access memories are provided, the first and second read enable signals REa are provided.
The read data of the first and second serial access memories can be independently controlled with / and REb /. Therefore, the immediately preceding output state can be applied to the same output when the next serial access clock is input. In particular, when it is desired to take out only the even or odd bits of the serial output or to read every k (however, k; an arbitrary number) bits, the first control can be performed only by controlling the read enable signals REa / and REb /. ，
The second serial access memory can be realized independently and easily.

【００９５】第２の実施例 図９は、本発明の第２の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図であり、第１の実施例を
示す図７中の要素と共通の要素には共通の符号が付され
ている。このマルチシリアルアクセスメモリでは、図７
の分割メモリコントロール手段１０２に代えて、リード
イネーブル信号ＲＥａ／，ＲＥｂ／を入力しない、ａ側
及びｂ側のメモリセルアレイコントロール手段１０３−
１，１０３−２からなる分割メモリコントロール手段１
０３が設けられている。さらに、各出力手段１６２，１
６３を独立にコントロールする２つの出力インピーダン
スコントロール手段１９１，１９２が、新たに設けられ
ている。 Second Embodiment FIG. 9 is a configuration block diagram of a multi-serial access memory showing a second embodiment of the present invention. Elements common to those in FIG. 7 showing the first embodiment are shown in FIG. Are denoted by common symbols. In this multi-serial access memory, as shown in FIG.
In place of the divided memory control means 102, the memory cell array control means 103 on the a side and the b side which do not input the read enable signals REa / and REb /.
1 and 103-2 divided memory control means 1
03 is provided. Furthermore, each output means 162, 1
Two output impedance control means 191, 192 for independently controlling 63 are newly provided.

【００９６】出力インピーダンスコントロール手段１９
１は、出力インピーダンスコントロール信号ＯＥａ／を
入力し、出力手段１６２の出力端子ＯＵＴａのインピー
ダンスコントロールを行う信号ＨＺａを発生し、該出力
手段１６２に与える機能を有している。出力インピーダ
ンスコントロール手段１９２は、出力インピーダンスコ
ントロール信号ＯＥｂ／を入力し、出力手段１６３の出
力端子ＯＵＴｂのインピーダンスコントロールを行う信
号ＨＺｂを発生し、該出力手段１６３に与える機能を有
している。Output impedance control means 19
1 has a function of inputting the output impedance control signal OEa /, generating a signal HZa for controlling the impedance of the output terminal OUTa of the output means 162, and giving it to the output means 162. The output impedance control means 192 has a function of inputting the output impedance control signal OEb /, generating a signal HZb for controlling the impedance of the output terminal OUTb of the output means 163, and giving it to the output means 163.

【００９７】図１０は、図９に示すマルチシリアルアク
セスメモリの動作を示すタイミング図である。図１０に
示す時刻ｔ１〜ｔ２３のうち、時刻ｔ１３までの回路動
作は、リードイネーブル信号ＲＥａ／，ＲＥｂ／と無関
係であること、出力インピーダンスコントロール信号Ｏ
Ｅａ／，ＯＥｂ／が“Ｈ”レベルで出力をハイインピー
ダンスとしている以外、第１の実施例と同様の動作であ
る。従って、第１の実施例と異なる時刻ｔ１４以降の動
作説明をする。FIG. 10 is a timing chart representing an operation of the multi-serial access memory shown in FIG. Of the times t1 to t23 shown in FIG. 10, the circuit operation up to the time t13 is independent of the read enable signals REa / and REb /, and the output impedance control signal O
The operation is the same as that of the first embodiment except that the outputs are set to high impedance when Ea / and OEb / are at "H" level. Therefore, the operation after the time t14, which is different from the first embodiment, will be described.

【００９８】時刻ｔ１４： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、リードコントロー
ルクロックＣＬＫａの立上がりに同期して、Ｙアドレス
発生手段１７２から出力されるアドレスＡ１で指定され
るＹアドレス手段１１２内の単位Ｙアドレスデコーダが
選択され、リード転送手段１３２内のデータレジスタＦ
Ｆｂ_j からデータが読み出される。その読み出しデータ
は、リードデータバス１２２へ転送され、最初のシリア
ル読み出しデータＤａ１として出力手段１６２へ転送さ
れる。Time t14: (i) Memory cell array 141 on the a side On the memory cell array 141 side, in synchronization with the rise of the read control clock CLKa, the Y address means specified by the address A1 output from the Y address generating means 172. The unit Y address decoder in 112 is selected, and the data register F in the read transfer means 132 is selected.
Data is read from Fb _j . The read data is transferred to the read data bus 122 and is transferred to the output means 162 as the first serial read data Da1.

【００９９】この時刻ｔ１４において、出力インピーダ
ンスコントロール信号ＯＥａ／が“Ｌ”レベルとなり、
時刻ｔ１４以前にハイインピーダンス状態の出力端子Ｏ
ＵＴａが、ローインピーダンスとなって出力可能状態と
なり、最初のシリアル読み出しデータＤａ１が、該出力
端子ＯＵＴａから出力される。At this time t14, the output impedance control signal OEa / becomes "L" level,
Output terminal O in high impedance state before time t14
UTa becomes low impedance and is ready for output, and the first serial read data Da1 is output from the output terminal OUTa.

【０１００】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、出力インピーダン
スコントロール信号ＯＥｂ／は“Ｈ”レベルのままであ
り、そのため出力端子ＯＵＴｂがハイインピーダンスの
ままである。(Ii) b-side memory cell array 142 On the memory cell array 142 side, the output impedance control signal OEb / remains at the "H" level, and therefore the output terminal OUTb remains at the high impedance.

【０１０１】時刻ｔ１５：図１０の時刻ｔ１５以降は、
シリアルライトサイクルと、ａ側のメモリセルアレイ１
４１からのシリアルリードと、ｂ側のメモリセルアレイ
１４２のシリアルリードサイクルとの、３つのシリアル
アクセス動作が、それぞれ非同期に独立して行われる例
が示されている。この例では、ライトイネーブル信号Ｗ
Ｅ／が“Ｌ”レベルとなり、前記時刻ｔ１〜ｔ７と同様
の動作によるシリアルライトが、時刻ｔ１６以降のライ
トコントロールクロックＣＬＫｓの立上がりに同期して
行われる。従って、前記時刻ｔ１〜ｔ７までと同様に、
シリアルライト動作が行われる。このシリアルライトア
ドレスＳ１，Ｓ２，…は、前記時刻ｔ１〜ｔ７までのア
ドレスと同一である必要はない。そして、時刻ｔ１５に
おいて、出力インピーダンスコントロール信号ＯＥｂ／
は“Ｌ”レベルとなり、出力手段１６３がローインピー
ダンスとなる。Time t15: After time t15 in FIG.
Serial write cycle and a side memory cell array 1
An example is shown in which the three serial access operations of the serial read from 41 and the serial read cycle of the memory cell array 142 on the b side are asynchronously and independently performed. In this example, the write enable signal W
E / becomes "L" level, and the serial write by the same operation as at the times t1 to t7 is performed in synchronization with the rising of the write control clock CLKs after the time t16. Therefore, similarly to the time t1 to t7,
The serial write operation is performed. The serial write addresses S1, S2, ... Do not have to be the same as the addresses from time t1 to time t7. Then, at time t15, the output impedance control signal OEb /
Becomes "L" level, and the output means 163 becomes low impedance.

【０１０２】時刻ｔ１６： （ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、リードコントロー
ルクロックＣＬＫａの立上がりに同期して、Ｙアドレス
発生手段１７２から出力されるアドレスＡ２で、Ｙアド
レス手段１１２内の単位Ｙアドレスデコーダが選択され
る。これにより、リード転送手段１３２内のデータレジ
スタに格納された読み出しデータは、リードデータバス
１２２へ転送され、シリアル読み出しデータＤａ２とし
て出力手段１６２へ転送され、出力端子ＯＵＴａから出
力される。Time t16: (i) On the side of the memory cell array 141 on the a side, on the side of the memory cell array 141, in the Y address means 112, the address A2 output from the Y address generating means 172 is synchronized with the rise of the read control clock CLKa. Unit Y address decoder is selected. As a result, the read data stored in the data register in the read transfer means 132 is transferred to the read data bus 122, transferred to the output means 162 as serial read data Da2, and output from the output terminal OUTa.

【０１０３】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、リードコントロー
ルクロックＣＬＫｂの立上がりに同期して、Ｙアドレス
発生手段１７３から出力されるアドレスＢ１で、Ｙアド
レス手段１１３内の単位Ｙアドレスデコーダが指定され
る。これにより、リード転送手段１３３内のデータレジ
スタに保持された読み出しデータは、リードデータバス
１２３へ転送され、最初のシリアル読み出しデータＤｂ
１として出力手段１６３へ転送され、出力端子ＯＵＴｂ
から出力される。(Ii) b side memory cell array 142 On the memory cell array 142 side, the unit Y in the Y address means 113 is the address B1 output from the Y address generating means 173 in synchronization with the rise of the read control clock CLKb. The address decoder is specified. As a result, the read data held in the data register in the read transfer means 133 is transferred to the read data bus 123 and the first serial read data Db is transferred.
1 is transferred to the output means 163, and the output terminal OUTb
Is output from.

【０１０４】時刻ｔ１７〜ｔ１８：時刻ｔ１６と同様な
動作により、出力インピーダンスコントロール信号ＯＥ
ａ／，ＯＥｂ／が“Ｌ”レベルのため、リードコントロ
ールクロックＣＬＫａ，ＣＬＫｂの立上がりに同期し
て、ａ側とｂ側のメモリセルアレイ１４１，１４２がそ
れぞれ独立して非同期のシリアルリードが行われる。Time t17 to t18: By the same operation as at time t16, the output impedance control signal OE
Since a / and OEb / are at the “L” level, asynchronous serial reading is independently performed in the a-side and b-side memory cell arrays 141 and 142 in synchronization with the rising edges of the read control clocks CLKa and CLKb.

【０１０５】時刻ｔ１９〜ｔ２３：出力インピーダンス
コントロール信号ＯＥａ／，ＯＥｂ／は、出力手段１６
２，１６３の出力インピーダンスをハイインピーダンス
にしたり、あるいはローインピーダンスにする働きがあ
る。回路的には、出力インピーダンスコントロール信号
ＯＥａ／，ＯＥｂ／が他の信号に独立して出力手段１６
２，１６３の出力インピーダンスのコントロールを行う
ようにしてもよいし、あるいはその信号ＯＥａ／，ＯＥ
ｂ／の変化直後のリードコントロールクロックＣＬＫ
ａ，ＣＬＫｂの立上がりに同期して、出力手段１６２，
１６３の出力インピーダンスをコントロールするように
してもよい。Times t19 to t23: The output impedance control signals OEa / and OEb / are output to the output means 16
It has a function of making the output impedance of 2,163 high impedance or low impedance. In terms of the circuit, the output impedance control signals OEa / and OEb / are output means 16 independently of other signals.
2, 163 may be used to control the output impedance, or its signal OEa /, OE may be controlled.
Read control clock CLK immediately after the change of b /
a, output means 162, in synchronization with the rising edges of CLKb
The output impedance of 163 may be controlled.

【０１０６】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫａ
の立上がりに同期して出力する出力データをＤａｎ−３
とし、出力インピーダンスコントロール信号ＯＥａ／が
“Ｌ”レベルならば、そのクロックＣＬＫａに同期して
時刻ｔ１９以降の出力データＤａｎ−２，Ｄａｎ−１，
Ｄａｎが出力端子ＯＵＴａから出力されるとする。(I) a-side memory cell array 141 On the memory cell array 141 side, in this embodiment, the read control clock CLKa immediately before time t19.
Output data that is output in synchronization with the rising edge of
If the output impedance control signal OEa / is at "L" level, the output data Dan-2, Dan-1, after the time t19 are synchronized with the clock CLKa.
It is assumed that Dan is output from the output terminal OUTa.

【０１０７】図１０では、時刻ｔ１９〜ｔ２１の２ＣＬ
Ｋａサイクル分において、出力インピーダンスコントロ
ール信号ＯＥａ／が“Ｈ”レベルとなる。従って、出力
データＤａｎ−２，Ｄａｎ−１が出力されず、この間、
出力端子ＯＵＴａはハイインピーダンス状態となる。そ
して、時刻ｔ２１に、出力インピーダンスコントロール
信号ＯＥａ／が再度“Ｌ”レベルとなるため、出力デー
タＤａｎが出力端子ＯＵＴａから出力される。時刻ｔ２
２に、出力インピーダンスコントロール信号ＯＥａ／が
“Ｈ”レベルとなり、出力端子ＯＵＴａはハイインピー
ダンス状態となる。In FIG. 10, 2CL from time t19 to t21.
In the Ka cycle, the output impedance control signal OEa / becomes the "H" level. Therefore, the output data Dan-2 and Dan-1 are not output, and during this period,
The output terminal OUTa is in a high impedance state. Then, at time t21, the output impedance control signal OEa / becomes the “L” level again, so that the output data Dan is output from the output terminal OUTa. Time t2
2, the output impedance control signal OEa / goes to "H" level, and the output terminal OUTa goes into a high impedance state.

【０１０８】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫｂ
の立上がりに同期して出力する出力データをＤｂｎ−４
とし、出力インピーダンスコントロール信号ＯＥｂ／が
“Ｌ”レベルならば、クロックＣＬＫｂに同期して時刻
ｔ１９以降、出力データＤｂｎ−３，Ｄｂｎ−２，Ｄｂ
ｎ−１，Ｄｂｎが出力端子ＯＵＴｂから出力されるとす
る。(Ii) b-side memory cell array 142 On the memory cell array 142 side, in this embodiment, the read control clock CLKb immediately before time t19.
Output data that is output in synchronization with the rising edge of Dbn-4
If the output impedance control signal OEb / is at "L" level, the output data Dbn-3, Dbn-2, Db are synchronized with the clock CLKb after time t19.
It is assumed that n-1, Dbn are output from the output terminal OUTb.

【０１０９】図１０では、時刻ｔ２１〜ｔ２２の１ＣＬ
Ｋｂサイクル分において、出力インピーダンスコントロ
ール信号ＯＥｂ／が“Ｈ”レベルとなる。従って、出力
データＤｂｎ−２が出力されず、この間、出力端子ＯＵ
Ｔｂはハイインピーダンス状態となる。そして、時刻ｔ
２１に、出力インピーダンスコントロール信号ＯＥｂ／
が再度“Ｌ”レベルとなるため、引き続き、出力データ
Ｄｂｎ−１，Ｄｂｎが出力端子ＯＵＴｂから出力され
る。時刻ｔ２３に、出力インピーダンスコントロール信
号ＯＥｂ／が“Ｈ”レベルとなり、出力端子ＯＵＴｂは
ハイインピーダンス状態となる。In FIG. 10, 1CL from time t21 to time t22
In the Kb cycle, the output impedance control signal OEb / becomes "H" level. Therefore, the output data Dbn-2 is not output, and during this period, the output terminal OU
Tb is in a high impedance state. And time t
21, output impedance control signal OEb /
Becomes the "L" level again, so that the output data Dbn-1 and Dbn are continuously output from the output terminal OUTb. At time t23, the output impedance control signal OEb / becomes the “H” level, and the output terminal OUTb becomes the high impedance state.

【０１１０】以上のように、この第２の実施例では、次
のような利点を有する。第１の実施例の利点（１），
（２）と同様の利点を有している。さらに、第１番目と
第２番目のシリアルアクセスメモリのそれぞれに出力イ
ンピーダンスコントロール手段１９１，１９２を設けた
ので、第１番目と第２番目のリードイネーブル信号であ
る出力インピーダンスコントロール信号ＯＥａ／，ＯＥ
ｂ／により、第１番目と第２番目のシリアルアクセスメ
モリにおける出力手段１６２，１６３の出力端子ＯＵＴ
ａ，ＯＵＴｂを、それぞれ独立してコントロールでき
る。そのため、特に、他のバスと出力端子ＯＵＴａまた
はＯＵＴｂを共通に使用したい場合とか、あるいは該出
力端子ＯＵＴａ，ＯＵＴｂを共通に使用したい場合等に
便利である。As described above, the second embodiment has the following advantages. Advantages of the first embodiment (1),
It has the same advantages as (2). Furthermore, since the output impedance control means 191 and 192 are provided in the first and second serial access memories, respectively, the output impedance control signals OEa /, OE which are the first and second read enable signals are provided.
b /, the output terminal OUT of the output means 162, 163 in the first and second serial access memories
a and OUTb can be controlled independently. Therefore, it is particularly convenient when it is desired to commonly use the output terminal OUTa or OUTb with another bus, or when it is desired to commonly use the output terminal OUTa or OUTb.

【０１１１】第３の実施例 図１１は、本発明の第３の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第１の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
７に示すマルチシリアルアクセスメモリに、図９の出力
インピーダンスコントロール手段１９１，１９２を設け
ている。 Third Embodiment FIG. 11 is a block diagram showing the configuration of a multi-serial access memory showing a third embodiment of the present invention. Elements common to those shown in FIG. Are denoted by common symbols. In this multi-serial access memory, the output impedance control means 191 and 192 of FIG. 9 are provided in the multi-serial access memory shown in FIG.

【０１１２】図１２は、図１１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。図１２
の時刻ｔ１〜ｔ２３のうち、時刻ｔ１３までの回路動作
は、出力インピーダンスコントロール信号ＯＥａ／，Ｏ
Ｅｂ／が“Ｈ”レベルで、出力端子ＯＵＴａ，ＯＵＴｂ
をハイインピーダンス状態としている以外、第１の実施
例と同様である。また、時刻ｔ１４〜ｔ１８間の動作
は、第２の実施例と同一である。従って、それらと異な
る時刻ｔ１９以降の動作を説明する。FIG. 12 is a timing chart representing an operation of the multi-serial access memory shown in FIG. 12
Of the output impedance control signals OEa /, O from time t1 to time t23.
When Eb / is at "H" level, output terminals OUTa and OUTb
Is the same as the first embodiment, except that is set to a high impedance state. The operation from time t14 to time t18 is the same as that of the second embodiment. Therefore, the operation after time t19 different from them will be described.

【０１１３】時刻ｔ１９〜ｔ２３：リードイネーブル信
号ＲＥａ／，ＲＥｂ／は、リードコントロールクロック
ＣＬＫａ，ＣＬＫｂの立上がりに同期して、そのときの
指定Ｙアドレスのデータを出力するか否かを決める働き
がある。そのため、リードイネーブル信号ＲＥａ／，Ｒ
Ｅｂ／が“Ｈ”レベルのときは、出力端子ＯＵＴａ，Ｏ
ＵＴｂの出力状態が、直前の出力状態のまま保たれる。Times t19 to t23: The read enable signals REa /, REb / have a function of determining whether to output the data of the designated Y address at that time in synchronization with the rising edges of the read control clocks CLKa, CLKb. . Therefore, the read enable signals REa /, R
When Eb / is at "H" level, output terminals OUTa, O
The output state of UTb is maintained as it was immediately before.

【０１１４】出力インピーダンスコントロール信号ＯＥ
ａ／，ＯＥｂ／は、出力手段１６２，１６３の出力イン
ピーダンスをハイインピーダンス状態にしたり、あるい
はローインピーダンス状態にする働きがある。回路的に
は、出力インピーダンスコントロール信号ＯＥａ／，Ｏ
Ｅｂ／が他の信号に独立して出力手段の出力インピーダ
ンスをコントロールするようにしてもよいし、あるいは
出力インピーダンスコントロール信号ＯＥａ／，ＯＥｂ
／の変化直後のリードコントロールクロックＣＬＫａ，
ＣＬＫｂの立上がりに同期して、出力手段の出力インピ
ーダンスをコントロールするようにしてもよい。Output impedance control signal OE
The a / and OEb / functions to set the output impedance of the output means 162 and 163 to a high impedance state or a low impedance state. In terms of circuit, output impedance control signals OEa /, O
Eb / may control the output impedance of the output means independently of other signals, or the output impedance control signals OEa /, OEb.
Read control clock CLKa immediately after the change of /,
The output impedance of the output means may be controlled in synchronization with the rise of CLKb.

【０１１５】（ｉ） ａ側のメモリセルアレイ１４１ メモリセルアレイ１４１側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫａ
の立上がりに同期して出力する出力データをＤａｎ−３
とし、信号ＯＥａ／とＲＥａ／が“Ｌ”レベルだった
ら、クロックＣＬＫａに同期して時刻ｔ１９以降、出力
データＤａｎ−２，Ｄａｎ−１，Ｄａｎが出力端子ＯＵ
Ｔａから出力されるとする。(I) a-side memory cell array 141 On the memory cell array 141 side, in this embodiment, the read control clock CLKa immediately before time t19.
Output data that is output in synchronization with the rising edge of
If the signals OEa / and REa / are at "L" level, the output data Dan-2, Dan-1, Dan are output terminals OU after the time t19 in synchronization with the clock CLKa.
It is supposed to be output from Ta.

【０１１６】図１２では、時刻ｔ１９〜ｔ２１の２ＣＬ
Ｋａサイクル分において、出力インピーダンスコントロ
ール信号ＯＥａ／は“Ｌ”レベルであり、リードイネー
ブル信号ＲＥａ／が“Ｈ”レベルである。従って、出力
データＤａｎ−２，Ｄａｎ−１が出力されず、この間、
出力端子ＯＵＴａは時刻ｔ１９の直前のリードコントロ
ールクロックＣＬＫａの立下がりに同期して出力する出
力データＤａｎ−３の状態を保つ。そして、時刻ｔ２１
において、出力インピーダンスコントロール信号ＯＥａ
／が“Ｌ”レベルのままで、リードイネーブル信号ＲＥ
ａ／が再度“Ｌ”レベルとなるため、出力データＤａｎ
が出力端子ＯＵＴａから出力される。時刻ｔ２２に、出
力インピーダンスコントロール信号ＯＥａ／が“Ｈ”レ
ベルとなり、出力端子ＯＵＴａはハイインピーダンス状
態となる。In FIG. 12, 2CL from time t19 to t21.
In the Ka cycle, the output impedance control signal OEa / is at "L" level and the read enable signal REa / is at "H" level. Therefore, the output data Dan-2 and Dan-1 are not output, and during this period,
The output terminal OUTa maintains the state of the output data Dan-3 output in synchronization with the fall of the read control clock CLKa immediately before time t19. Then, at time t21
At the output impedance control signal OEa
Read enable signal RE with / kept at "L" level
Since a / becomes the "L" level again, the output data Dan
Is output from the output terminal OUTa. At time t22, the output impedance control signal OEa / goes to "H" level, and the output terminal OUTa goes into a high impedance state.

【０１１７】（ii） ｂ側のメモリセルアレイ１４２ メモリセルアレイ１４２側において、この実施例では時
刻ｔ１９の直前のリードコントロールクロックＣＬＫｂ
の立上がりに同期して出力する出力データをＤｂｎ−４
とし、出力インピーダンスコントロール信号ＯＥｂ／が
“Ｌ”レベルだったら、クロックＣＬＫｂに同期して時
刻ｔ１９以降、出力データＤｂｎ−３，Ｄｂｎ−２，Ｄ
ｂｎ−１，Ｄｂｎを出力端子ＯＵＴｂから出力されると
する。(Ii) b-side memory cell array 142 On the memory cell array 142 side, in this embodiment, the read control clock CLKb immediately before time t19.
Output data that is output in synchronization with the rising edge of Dbn-4
If the output impedance control signal OEb / is at "L" level, the output data Dbn-3, Dbn-2, Db are synchronized with the clock CLKb after time t19.
It is assumed that bn-1, Dbn are output from the output terminal OUTb.

【０１１８】図１２では、時刻ｔ１９〜ｔ２３間で、リ
ードイネーブル信号ＲＥｂ／が“Ｌ”レベルであり、時
刻ｔ２０〜ｔ２１の１ＣＬＫｂサイクル分において、出
力インピーダンスコントロール信号ＯＥｂ／が“Ｈ”レ
ベルとなる。従って、図１２に示すように、この間の
み、出力データＤｂｎ−２が出力されず、この間は出力
端子ＯＵＴｂがハイインピーダンス状態となる。そし
て、時刻ｔ２１に、出力インピーダンスコントロール信
号ＯＥｂ／が再度“Ｌ”レベルとなるため、引き続き、
出力データＤｂｎ−１，Ｄｂｎが出力端子ＯＵＴｂから
出力される。時刻ｔ２３に、出力インピーダンスコント
ロール信号ＯＥｂ／が“Ｈ”レベルとなり、出力端子Ｏ
ＵＴｂはハイインピーダンス状態となる。In FIG. 12, the read enable signal REb / is at "L" level from time t19 to t23, and the output impedance control signal OEb / is at "H" level during one CLKb cycle from time t20 to t21. . Therefore, as shown in FIG. 12, the output data Dbn-2 is not output only during this period, and the output terminal OUTb is in the high impedance state during this period. Then, at time t21, the output impedance control signal OEb / becomes the “L” level again, so that
Output data Dbn−1, Dbn are output from the output terminal OUTb. At time t23, the output impedance control signal OEb / becomes “H” level, and the output terminal O
UTb is in a high impedance state.

【０１１９】この第３の実施例では、第１の実施例の利
点（１），（２），（３）を有し、さらに第２の実施例
と同様の利点を有している。即ち、この第３の実施例で
は、第２の実施例と同様に、第１番目と第２番目のシリ
アルアクセスメモリの各出力インピーダンスコントロー
ル手段１９１，１９２を設けたので、第１番目と第２番
目のリードイネーブル信号で、第１番目と第２番目のシ
リアルアクセスメモリの出力手段１６１，１６３の出力
端子ＯＵＴａ，ＯＵＴｂをそれぞれ独立してコントロー
ルできる。そのため、特に、他のバスと出力端子ＯＵＴ
ａまたはＯＵＴｂを共通にしたい場合とか、あるいは該
出力端子ＯＵＴａ，ＯＵＴｂを共通に使用したい場合等
に便利である。The third embodiment has the advantages (1), (2) and (3) of the first embodiment, and further has the same advantages as those of the second embodiment. That is, in the third embodiment, as in the second embodiment, the output impedance control means 191 and 192 of the first and second serial access memories are provided. The second read enable signal can independently control the output terminals OUTa and OUTb of the output means 161 and 163 of the first and second serial access memories. Therefore, in particular, other buses and the output terminal OUT
This is convenient when a or OUTb is to be shared, or when the output terminals OUTa and OUTb are to be commonly used.

【０１２０】第４の実施例 図１３は、本発明の第４の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第１の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
７のマルチシリアルアクセスメモリに、Ｉ／Ｏディスエ
ーブル信号発生手段２０１を設けている。Ｉ／Ｏディス
エーブル信号発生手段２０１は、信号ＣＥ／を入力し、
入力端子ＩＮからの入力手段１６１への入力を禁止し、
さらに各出力手段１６２，１６３の出力端子ＯＵＴａ，
ＯＵＴｂのインピーダンスのコントロールを行うための
信号ＤＩＳを発生する機能を有している。 Fourth Embodiment FIG. 13 is a block diagram showing the configuration of a multi-serial access memory showing a fourth embodiment of the present invention. Elements common to those in FIG. Are denoted by common symbols. In this multi-serial access memory, the I / O disable signal generating means 201 is provided in the multi-serial access memory of FIG. The I / O disable signal generating means 201 inputs the signal CE /,
Prohibiting input to the input means 161 from the input terminal IN,
Further, the output terminals OUTa of the output means 162 and 163,
It has a function of generating a signal DIS for controlling the impedance of OUTb.

【０１２１】図１４は、図１３に示すシリアルアクセス
メモリの動作を示すタイミング図である。このシリアル
アクセスメモリは、第１の実施例とほぼ同様の動作を行
うが、信号ＣＥ／によるリード、ライトのイネーブル、
及びディスエーブルコントロールが行われるところが異
なる。FIG. 14 is a timing chart representing an operation of the serial access memory shown in FIG. This serial access memory performs substantially the same operation as that of the first embodiment, except that the read / write enable by the signal CE /
And the place where disable control is performed is different.

【０１２２】即ち、図１４の時刻ｔ１〜ｔ２３におい
て、時刻ｔ１〜ｔ８と時刻ｔ１５〜ｔ２３の間、信号Ｃ
Ｅ／は、“Ｌ”レベルとなり、ライトイネーブル信号Ｗ
Ｅ／、及びリードイネーブル信号ＲＥａ／，ＲＥｂ／に
優先して、入力手段１６１及び出力手段１６２，１６３
をイネーブルとし、それ以外のとき、それらをディスエ
ーブルにする。例えば、時刻ｔ８〜ｔ１５間は、信号Ｃ
Ｅ／が“Ｈ”レベルとなるため、ライトイネーブル信号
ＷＥ／、及びリードイネーブル信号ＲＥａ／，ＲＥｂ／
が“Ｌ”レベルとなっても、ライト及びリードが共に行
われない。この第４の実施例では、第１の実施例の利点
（１），（２），（３）を有し、さらに次のような利点
を有している。That is, at the time t1 to t23 of FIG. 14, the signal C is set between the time t1 to t8 and the time t15 to t23.
E / becomes "L" level and write enable signal W
Input means 161 and output means 162, 163 are given priority over E / and read enable signals REa /, REb /.
Enable, otherwise disable them. For example, between time t8 and t15, the signal C
Since E / becomes "H" level, write enable signal WE / and read enable signals REa /, REb /
Even if is at "L" level, neither writing nor reading is performed. The fourth embodiment has the advantages (1), (2) and (3) of the first embodiment, and further has the following advantages.

【０１２３】本実施例では、信号ＣＥ／が、“Ｌ”レベ
ルのときのみ第１の実施例のような動作が可能となる。
この信号ＣＥ／の働きは、複数の本実施例によるシリア
ルアクセスメモリを選択して使用するときに有効であ
る。しかも、ライトイネーブル信号ＷＥ／、及びリード
イネーブル信号ＲＥａ／，ＲＥｂ／の“Ｈ”レベルと
“Ｌ”レベルのコントロールを転送の度に行わず、１つ
のコントロール信号で一度にできるので、コントロール
が容易となり、用途により、有効に使える。さらに、バ
スを本実施例によるシリアルアクセスメモリと共用して
いるシステムでは、外部とは、関係のない転送時には、
信号ＣＥ／のみで、ハイインピーダンスコントロールが
行え、便利である。In this embodiment, the operation as in the first embodiment is possible only when the signal CE / is at "L" level.
The function of this signal CE / is effective when a plurality of serial access memories according to the present embodiment are selected and used. Moreover, since the write enable signal WE / and the read enable signals REa / and REb / are not controlled to the “H” level and the “L” level each time they are transferred, one control signal can be used at a time, which facilitates the control. And can be used effectively depending on the application. Further, in the system in which the bus is shared with the serial access memory according to the present embodiment, at the time of transfer unrelated to the outside,
High impedance can be controlled only by the signal CE /, which is convenient.

【０１２４】第５の実施例 図１５は、本発明の第５の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第２の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリでは、図９に示
すマルチシリアルアクセスメモリに、図１３のＩ／Ｏデ
ィスエーブル信号発生手段２０１を設けている。 Fifth Embodiment FIG. 15 is a block diagram showing the configuration of a multi-serial access memory according to the fifth embodiment of the present invention. Elements common to those in FIG. Are denoted by common symbols. In this serial access memory, the I / O disable signal generating means 201 of FIG. 13 is provided in the multi-serial access memory shown in FIG.

【０１２５】図１６は、図１５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第２の実施例とほぼ
同様の動作を行うが、信号ＣＥ／によるリード、ライト
のイネーブル、及びディスエーブルコントロールが行わ
れているところが異なる。FIG. 16 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the second embodiment, except that the read / write enable and disable control are performed by the signal CE /.

【０１２６】即ち、図１６の時刻ｔ１〜ｔ２３におい
て、時刻ｔ１〜ｔ８と時刻ｔ１５〜ｔ２３の間、信号Ｃ
Ｅ／は、“Ｌ”レベルとなり、ライトイネーブル信号Ｗ
Ｅ／、及び出力インピーダンスコントロール信号ＯＥａ
／，ＯＥｂ／に優先し、入力手段１６１及び出力手段１
６２，１６３をイネーブルとし、それ以外のとき、それ
らをディスエーブルにする。例えば、時刻ｔ８〜ｔ１５
間は、信号ＣＥ／が“Ｈ”レベルとなるため、ライトイ
ネーブル信号ＷＥ／、及び出力インピーダンスコントロ
ール信号ＯＥａ／，ＯＥｂ／が“Ｌ”レベルとなって
も、ライト及びリードが共に行われない。That is, at time t1 to t23 in FIG. 16, the signal C is set between time t1 to t8 and time t15 to t23.
E / becomes "L" level and write enable signal W
E /, and output impedance control signal OEa
/, OEb / takes precedence, input means 161 and output means 1
62 and 163 are enabled, otherwise they are disabled. For example, time t8 to t15
During this period, since the signal CE / is at "H" level, neither writing nor reading is performed even if the write enable signal WE / and the output impedance control signals OEa /, OEb / are at "L" level.

【０１２７】この第５の実施例では、第１の実施例の利
点（１），（２）を有し、さらに第２及び第４の実施例
の利点も有している。即ち、第２の実施例と同様に、出
力インピーダンスコントロール手段１９１，１９２を設
けたので、出力手段１６２，１６３の出力端子ＯＵＴ
ａ，ＯＵＴｂをそれぞれ独立してコントロールできる。
しかも、第４の実施例と同様に、Ｉ／Ｏディスエーブル
信号発生手段２０１を設けたので、信号ＣＥ／が“Ｌ”
レベルのときのみ第１の実施例のような動作が可能とな
り、この信号ＣＥ／の働きにより、複数のシリアルアク
セスメモリを選択して使用するときに有効である等の利
点を有している。The fifth embodiment has the advantages (1) and (2) of the first embodiment, and further has the advantages of the second and fourth embodiments. That is, since the output impedance control means 191 and 192 are provided as in the second embodiment, the output terminals OUT of the output means 162 and 163 are provided.
a and OUTb can be controlled independently.
Moreover, since the I / O disable signal generating means 201 is provided as in the fourth embodiment, the signal CE / is "L".
Only when it is at the level, the operation as in the first embodiment becomes possible, and the function of this signal CE / has the advantage that it is effective when a plurality of serial access memories are selected and used.

【０１２８】第６の実施例 図１７は、本発明の第６の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１のマルチシリアルアクセスメモリに、図１３のＩ
／Ｏディスエーブル信号発生手段２０１を設けている。 Sixth Embodiment FIG. 17 is a configuration block diagram of a multi-serial access memory showing a sixth embodiment of the present invention. Elements common to those in FIG. 11 showing the third embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory,
In the multi-serial access memory of FIG. 11, I of FIG.
An / O disable signal generating means 201 is provided.

【０１２９】図１８は、図１７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けたため、信号ＣＥ／によるリード、ライ
トのイネーブル、及びディスエーブルコントロールが行
われるところが異なる。FIG. 18 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the third embodiment, but since the I / O disable signal generating means 201 is provided, read / write enable and disable control by the signal CE / are performed. The point is different.

【０１３０】即ち、図１８における時刻ｔ１〜ｔ２３の
うち、時刻ｔ１〜ｔ８と時刻ｔ１５〜ｔ２３の間、信号
ＣＥ／は、“Ｌ”レベルとなり、ライトイネーブル信号
ＷＥ／、リードイネーブル信号ＲＥａ／，ＲＥｂ／、及
び出力インピーダンスコントロール信号ＯＥａ／，ＯＥ
ｂ／が“Ｌ”レベルとなっても、ライトとリードが共に
行われない。That is, from time t1 to t23 in FIG. 18, during time t1 to t8 and time t15 to t23, the signal CE / is at "L" level, and the write enable signal WE / and the read enable signal REa /, REb / and output impedance control signal OEa /, OE
Even if b / becomes "L" level, neither writing nor reading is performed.

【０１３１】この第６の実施例では、第１の実施例の利
点（１），（２），（３）を有し、さらに第２及び第４
の実施例の利点を有している。即ち、この第６の実施例
では、第２の実施例と同様に、出力インピーダンスコン
トロール手段１９１，１９２を設けたので、出力手段１
６２，１６３の出力端子ＯＵＴａ，ＯＵＴｂをそれぞれ
独立にコントロールできる。さらに、第４の実施例と同
様に、Ｉ／Ｏディスエーブル信号発生手段２０１を設け
たので、信号ＣＥ／が“Ｌ”レベルのときのみ、第１の
実施例のような動作が可能となり、この信号ＣＥ／の働
きは、複数のシリアルアクセスメモリを選択して使用す
るときに有効である等の利点を有している。The sixth embodiment has the advantages (1), (2) and (3) of the first embodiment, and further has the second and fourth embodiments.
It has the advantages of the embodiment. That is, in this sixth embodiment, the output impedance control means 191 and 192 are provided as in the second embodiment, so that the output means 1
The output terminals OUTa and OUTb of 62 and 163 can be controlled independently. Further, since the I / O disable signal generating means 201 is provided as in the fourth embodiment, the operation as in the first embodiment is possible only when the signal CE / is at "L" level. The function of this signal CE / has an advantage that it is effective when a plurality of serial access memories are selected and used.

【０１３２】第７の実施例 図１９は、本発明の第７の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第１の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
７の分割メモリコントロール手段１０２に代えて、それ
と入力が異なる分割メモリコントロール手段１０４を設
けると共に、図７のリード用Ｙアドレス発生手段１７２
及び１７３に代えて、リード用の共通Ｙアドレス発生手
段１７４を設けている。 Seventh Embodiment FIG. 19 is a block diagram showing the configuration of a multi-serial access memory showing the seventh embodiment of the present invention. Elements common to those in FIG. 7 showing the first embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory, in place of the divided memory control means 102 of FIG. 7, a divided memory control means 104 having a different input is provided, and the read Y address generation means 172 of FIG.
, And 173, a common Y address generating means 174 for reading is provided.

【０１３３】分割メモリコントロール手段１０４は、図
７のａ側のメモリセルアレイコントロール手段１０２−
１と同一のメモリセルアレイコントロール手段１０４−
１と、図７のｂ側のメモリセルアレイコントロール手段
１０２−２に入力されるリードコントロールクロックＣ
ＬＫｂに代えてライトコントロールクロックＣＬＫｓが
入力されるメモリセルアレイコントロール手段１０４−
２とで、構成されている。また、共通Ｙアドレス発生手
段１７４は、独立に設けられた図７のリード用Ｙアドレ
ス発生手段１７２及び１７３を１つに共用化したもので
あり、同一のリード用ＹアドレスＹＡＤＤａを入力し、
同一の出力アドレスＹＹをＹアドレス手段１１２と１１
３へ供給する構成になっている。The divided memory control means 104 is the memory cell array control means 102- on the side a in FIG.
Same memory cell array control means 104 as 1-
1 and the read control clock C input to the memory cell array control means 102-2 on the side b of FIG.
Memory cell array control means 104 to which write control clock CLKs is input instead of LKb
2 and 2. Further, the common Y address generating means 174 is one in which the independently provided read Y address generating means 172 and 173 of FIG. 7 are commonly used, and the same read Y address YADDa is input.
The same output address YY is assigned to the Y address means 112 and 11
It is configured to supply to 3.

【０１３４】図２０は、図１９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１の実施例とほぼ
同様の動作を行うが、同一のリード用ＹアドレスＹＡＤ
Ｄａが共通Ｙアドレス発生手段１７４に取込まれ、その
同一出力アドレスＹＹが、Ｙアドレス手段１１２及び１
１３へ供給されるようになっている点のみが異なる。FIG. 20 is a timing chart representing an operation of the multi-serial access memory shown in FIG. In this multi-serial access memory, almost the same operation as that of the first embodiment is performed, but the same read Y address YAD is used.
Da is taken into the common Y address generating means 174, and the same output address YY thereof is used as the Y address means 112 and 1.
It is different only in that it is designed to be supplied to 13.

【０１３５】この第７の実施例では、第１の実施例の利
点（１），（２），（３）と同様の利点を有している。
さらに、共通Ｙアドレス発生手段１７４を設けてリード
用Ｙアドレスを共通にしたので、ＣＰＵコントロール処
理をする場合や、グラフィック処理のように、単純にシ
リアルに、同一Ｙアドレスの出力を取出したい場合や、
あるいは一定のディレイ（出力端子ＯＵＴａとＯＵＴｂ
のディレイ）を持ったデータを比較してその変化や差異
を確認したい場合等に有効である。しかも、第１の実施
例のように、Ｙアドレス発生手段１７２，１７３を２つ
設ける必要がないので、チップサイズを小さくできる。The seventh embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment.
Further, since the common Y address generating means 174 is provided to make the Y addresses for reading common, when performing CPU control processing or when simply outputting serially the same Y address as in graphic processing, ,
Or a fixed delay (output terminals OUTa and OUTb
It is effective when you want to compare the data with (delay of) and confirm the change or difference. Moreover, unlike the first embodiment, it is not necessary to provide two Y address generating means 172 and 173, so that the chip size can be reduced.

【０１３６】第８の実施例 図２１は、本発明の第８の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第２の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリでは、図９の分
割メモリコントロール手段１０３に代えて、それと入力
が異なる分割メモリコントロール手段１０５を設けると
共に、図９のＹアドレス発生手段１７１及び１７３に代
えて、図１９に示すようなリード用の共通のＹアドレス
発生手段１７４を設けている。 Eighth Embodiment FIG. 21 is a block diagram showing the configuration of a multi-serial access memory showing an eighth embodiment of the present invention. Elements common to those in FIG. 9 showing the second embodiment are shown in FIG. Are assigned common reference numerals. In this serial access memory, in place of the divided memory control means 103 of FIG. 9, a divided memory control means 105 having a different input is provided, and in place of the Y address generation means 171 and 173 of FIG. 9, as shown in FIG. A common Y address generating means 174 for reading is provided.

【０１３７】分割メモリコントロール回路１０５は、図
９のａ側のメモリセルアレイコントロール手段１０３−
１と同一のメモリセルアレイコントロール手段１０５−
１と、図９のｂ側のメモリセルアレイコントロール手段
１０３−２に入力される外部コントロール信号ＲＡＳｂ
／に代えてリードコトロールクロックＣＬＫａを入力す
るメモリセルアレイコントロール手段１０５−２とで、
構成されている。共通Ｙアドレス発生手段１７４は、図
１９と同様に、独立して設けられたリード用Ｙアドレス
発生手段１７２及び１７３を共通にし、同一のリード用
ＹアドレスＹＡＤＤａを入力し、同一の出力アドレスＹ
ＹをＹアドレス手段１１２及び１１３へ供給するように
なっている。The divided memory control circuit 105 includes the memory cell array control means 103- on the side a in FIG.
Same memory cell array control means 105 as 1-
1 and an external control signal RASb input to the memory cell array control means 103-2 on the side b in FIG.
The memory cell array control means 105-2 which inputs the read control clock CLKa instead of /
It is configured. Similar to FIG. 19, the common Y address generation means 174 shares the read Y address generation means 172 and 173 provided independently, inputs the same read Y address YADDa, and outputs the same output address Y.
Y is supplied to the Y address means 112 and 113.

【０１３８】図２２は、図２１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第２の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７４が
設けられているので、リード用Ｙアドレスが共通である
点が異なる。FIG. 22 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the second embodiment, but is different in that the read Y address is common because the common Y address generating means 174 is provided.

【０１３９】この第８の実施例では、第１の実施例の利
点（１），（２）を有している。さらに、第２の実施例
と同様に、出力インピーダンスコントロール手段１９
１，１９２を設けたので、各出力端子ＯＵＴａ，ＯＵＴ
ｂを独立にコントロールできる。しかも、第６の実施例
と同様に、共通Ｙアドレス発生手段１７４を設けてリー
ド用Ｙアドレスを共通にしたので、単純にシリアルに同
一Ｙアドレスの出力を取出す場合等に有効であり、さら
にＹアドレス発生手段を２つ設ける必要がないので、チ
ップサイズを小さくできる。The eighth embodiment has the advantages (1) and (2) of the first embodiment. Further, similarly to the second embodiment, the output impedance control means 19
1 and 192 are provided, each output terminal OUTa, OUT
b can be controlled independently. Moreover, as in the sixth embodiment, the common Y address generating means 174 is provided to make the read Y address common, which is effective when simply outputting the same Y address serially. Since it is not necessary to provide two address generating means, the chip size can be reduced.

【０１４０】第９の実施例 図２３は、本発明の第９の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１の分割メモリコントロール手段１０２に代えて、
それと入力の異なる図１９の分割メモリコントロール手
段１０４を設けると共に、図１１の独立したリード用Ｙ
アドレス発生手段１７２，１７３に代えて、図１９に示
すようなリード用の共通Ｙアドレス発生手段１７４を設
けている。この共通Ｙアドレス発生手段１７４は、同一
リード用ＹアドレスＸＡＤＤａを入力し、同一の出力ア
ドレスＹＹをＹアドレス手段１１２及び１１３へ供給す
るようになっている。 Ninth Embodiment FIG. 23 is a configuration block diagram of a multi-serial access memory showing a ninth embodiment of the present invention. Elements common to those in FIG. 11 showing the third embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory,
Instead of the divided memory control means 102 of FIG. 11,
The divided memory control means 104 of FIG. 19 having a different input is provided, and the independent read Y of FIG. 11 is provided.
Instead of the address generating means 172 and 173, a common Y address generating means 174 for reading as shown in FIG. 19 is provided. The common Y address generating means 174 inputs the same read Y address XADDa and supplies the same output address YY to the Y address means 112 and 113.

【０１４１】図２４は、図２３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７４を
設けているので、リード用Ｙアドレスが共通である点が
異なる。FIG. 24 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the third embodiment, but is different in that the read Y address is common because the common Y address generating means 174 is provided.

【０１４２】この第９の実施例では、第１の実施例の利
点（１），（２），（３）と同様の利点を有している。
さらに、出力インピーダンスコントロール手段１９１，
１９２を設けているので、第２の実施例と同様に、各出
力端子ＯＵＴａ，ＯＵＴｂを独立にコントロールでき
る。その上、共通Ｙアドレス発生手段１７４を設けてリ
ード用Ｙアドレスを共通にしているので、第７の実施例
と同様に、単純にシリアルに同一Ｙアドレスの出力を取
出したい場合等において有効であり、しかも、Ｙアドレ
ス発生手段を２つ設ける必要がないので、チップサイズ
を小さくできる。第１０の実施例 図２５は、本発明の第１０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第７の実施
例を示す図１９中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１９のマルチシリアルアクセスメモリに、図１５
に示すＩ／Ｏディスエーブル信号発生手段２０１が設け
られている。Ｉ／Ｏディスエーブル信号発生手段２０１
は、信号ＣＥ／を入力し、入力端子ＩＮからの入力手段
１６１への入力を禁止し、さらに出力手段１６２，１６
３の出力端子ＯＵＴａ，ＯＵＴｂのインピーダンスコン
トロールを行うための信号ＤＩＳを発生する機能を有し
ている。The ninth embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment.
Furthermore, output impedance control means 191,
Since 192 is provided, each output terminal OUTa, OUTb can be controlled independently, as in the second embodiment. In addition, since the common Y address generating means 174 is provided to make the read Y address common, it is effective when it is desired to simply output the same Y address serially as in the seventh embodiment. Moreover, since it is not necessary to provide two Y address generating means, the chip size can be reduced. Tenth Embodiment FIG. 25 is a configuration block diagram of a multi-serial access memory showing a tenth embodiment of the present invention. Elements common to those in FIG. 19 showing the seventh embodiment are common to the elements. The reference numeral is attached. In this multi-serial access memory, the multi-serial access memory of FIG.
The I / O disable signal generating means 201 shown in FIG. I / O disable signal generating means 201
Inputs the signal CE /, prohibits the input from the input terminal IN to the input means 161, and further outputs the output means 162, 16
It has a function of generating a signal DIS for controlling the impedance of the three output terminals OUTa and OUTb.

【０１４３】図２６は、図２５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第７の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けているので、信号ＣＥ／によって素子動
作が優先的にコントロールされる点が異なる。FIG. 26 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the seventh embodiment, but since the I / O disable signal generating means 201 is provided, the element operation is preferentially controlled by the signal CE /. Is different.

【０１４４】この第１０の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有してい
る。さらに、第７の実施例と同様に、共通Ｙアドレス発
生手段１７４を設けてリード用Ｙアドレスを共通にした
ので、単純にシリアルに同一Ｙアドレスの出力を取出し
たい場合等において有効であり、しかもＹアドレス発生
手段を２つ設ける必要がないので、チップサイズの小型
化が図れる。The tenth embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment. Further, as in the seventh embodiment, the common Y address generating means 174 is provided to make the read Y address common, which is effective in the case where it is desired to simply output the same Y address serially. Since it is not necessary to provide two Y address generating means, the chip size can be reduced.

【０１４５】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けたので、信号ＣＥ／が“Ｌ”レベルのとき
のみ第７の実施例と同一の動作が可能となり、該信号Ｃ
Ｅ／が“Ｈ”レベルのときは、素子動作を完全にディス
エーブルできる。この信号ＣＥ／の働きは、複数の本実
施例によるシリルアアクセスメモリを選択して使用する
ときに有効である。しかも、ライトイネーブル信号ＷＥ
／、及びリードイネーブル信号ＲＥａ／，ＲＥｂ／の
“Ｈ”レベルと“Ｌ”レベルのコントロールを転送の度
に行わず、１つのコントロール信号で一度にできるの
で、コントロールが容易となり、用途により、非常に有
効に使える。従って、バスを本実施例によるシリアルア
クセスメモリと共用しているシステムでは、外部とは、
関係のない転送時には、信号ＣＥ／のみで、ハイインピ
ーダンスコントロールが行え、便利である。Since the I / O disable signal generating means 201 is provided, the same operation as that of the seventh embodiment becomes possible only when the signal CE / is at "L" level.
When E / is at "H" level, the device operation can be completely disabled. The function of this signal CE / is effective when a plurality of silyl access memories according to this embodiment are selected and used. Moreover, the write enable signal WE
Control of "/" and read enable signals REa /, REb / at "H" level and "L" level is not performed at each transfer, but can be done at once with one control signal, which facilitates control and is extremely convenient depending on the application. Can be used effectively. Therefore, in the system in which the bus is shared with the serial access memory according to the present embodiment, the outside is
At the time of unrelated transfer, high impedance control can be performed only by the signal CE /, which is convenient.

【０１４６】第１１の実施例 図２７は、本発明の第１１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第８の実施
例を示す図２１中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２１のマルチシリアルアクセスメモリに、第５の
実施例を示す図１５のＩ／Ｏディスエーブル信号発生手
段２０１が設けられ、該手段２０１の信号ＤＩＳによっ
て入力手段１６１及び出力手段１６２，１６３の入／出
力を制御するようになっている。 Eleventh Embodiment FIG. 27 is a block diagram showing the configuration of a multi-serial access memory showing the eleventh embodiment of the present invention. Elements common to those in FIG. 21 showing the eighth embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory, the I / O disable signal generating means 201 of FIG. 15 showing the fifth embodiment is provided in the multi-serial access memory of FIG. 21, and the input means 161 and the I / O disable signal generating means 201 of FIG. The input / output of the output means 162, 163 is controlled.

【０１４７】図２８は、図２７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第８の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けたことにより、その手段２０１に入力さ
れる信号ＣＥ／により、素子動作が優先的にコントロー
ルされる点が異なる。FIG. 28 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the eighth embodiment, but by providing the I / O disable signal generating means 201, the element operation is performed by the signal CE / input to the means 201. Are different in that they are preferentially controlled.

【０１４８】この第１１の実施例では、第１０の実施例
の利点（１），（２）と同様の利点を有している。さら
に、出力インピーダンスコントロール手段１９１，１９
２を設けたので、第２の実施例と同様に、各出力端子Ｏ
ＵＴａ，ＯＵＴｂを独立にコントロールできる。その
上、共通Ｙアドレス発生手段１７４を設けてリード用Ｙ
アドレスを共通にしたので、第７の実施例と同様に、単
純にシリアルに同一Ｙアドレスの出力を取出したい場合
等に有効であり、しかもＹアドレス発生手段を２つ設け
る必要がないので、チップサイズを小型化できる。The eleventh embodiment has the same advantages as the advantages (1) and (2) of the tenth embodiment. Further, output impedance control means 191, 19
2 is provided, each output terminal O is similar to the second embodiment.
UTa and OUTb can be controlled independently. In addition, a common Y address generation means 174 is provided to read Y
Since the common address is used, it is effective when it is desired to simply output the same Y address serially as in the case of the seventh embodiment, and it is not necessary to provide two Y address generating means. The size can be reduced.

【０１４９】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けたので、その入力信号ＣＥ／が“Ｌ”レベ
ルのときのみ第８の実施例と同一の動作が可能となり、
信号ＣＥ／が“Ｈ”レベルのときは、素子動作を完全に
ディスエーブルできる。この信号ＣＥ／の働きは、複数
の本実施例によるシリアルアクセスメモリを選択して使
用するときに有効である。しかも、ライトイネーブル信
号ＷＥ／、及び出力インピーダンスコントロール信号Ｏ
Ｅａ／，ＯＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコン
トロールを転送の度に行わず、１つのコントロール信号
で一度にできるので、コントロールが容易となり、用途
により、非常に有効に使える。従って、バスを本実施例
によるシリアルアクセスメモリと共用しているシステム
では、外部とは、関係のない転送時には、信号ＣＥ／の
みで、ハイインピーダンスのコントロールが行え、便利
である。Since the I / O disable signal generating means 201 is provided, the same operation as that of the eighth embodiment becomes possible only when the input signal CE / is at the "L" level.
When the signal CE / is at "H" level, the element operation can be completely disabled. The function of this signal CE / is effective when a plurality of serial access memories according to the present embodiment are selected and used. Moreover, the write enable signal WE / and the output impedance control signal O
The control of the "H" level and the "L" level of Ea / and OEb / can be performed at once with one control signal without performing each transfer, so that the control becomes easy and can be used very effectively depending on the application. Therefore, in the system in which the bus is shared with the serial access memory according to the present embodiment, the high impedance can be controlled only by the signal CE / during the transfer unrelated to the outside, which is convenient.

【０１５０】第１２の実施例 図２９は、本発明の第１２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第９の実施
例を示す図２３中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２３のマルチシリアルアクセスメモリに、第５の
実施例を示す図１５のＩ／Ｏディスエーブル信号発生手
段２０１が設けられ、該手段２０１によって入力手段１
６１及び出力手段１６２，１６３の入／出力をコントロ
ールするようになっている。Twelfth Embodiment FIG. 29 is a block diagram showing the structure of a multi-serial access memory showing a twelfth embodiment of the present invention. Elements common to those in FIG. 23 showing the ninth embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory, the I / O disable signal generating means 201 of FIG. 15 showing the fifth embodiment is provided in the multi-serial access memory of FIG.
61 and the input / output of the output means 162, 163 are controlled.

【０１５１】図３０は、図２９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第９の実施例とほぼ
同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手
段２０１が設けられているので、その入力信号ＣＥ／に
より、素子動作が優先的にコントロールされる点が異な
る。FIG. 30 is a timing diagram representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the ninth embodiment, but since the I / O disable signal generating means 201 is provided, the element operation is given priority by the input signal CE /. They are controlled differently.

【０１５２】この第１２の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に、出力インピーダンスコントロール手段１９１，１９
２を設けているので、第２の実施例と同様に、各出力端
子ＯＵＴａ，ＯＵＴｂを独立にコントロールできるばか
りか、共通Ｙアドレス発生手段１７４を設けているの
で、第７の実施例と同様に、単純にシリアルに同一Ｙア
ドレスの出力を取出したい場合等に有効である。The twelfth embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment, and further has output impedance control means 191, 19.
2 is provided, the output terminals OUTa and OUTb can be controlled independently as in the second embodiment, and the common Y address generating means 174 is provided, so that the second embodiment is similar to the seventh embodiment. This is effective when simply outputting the same Y address serially.

【０１５３】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／が“Ｌ”
レベルのときのみ第９の実施例と同一の動作が可能とな
り、該信号ＣＥ／が“Ｈ”レベルのときは、素子動作を
完全にディスエーブルできる。この信号ＣＥ／の働き
は、複数の本実施例によるシリアルアクセスメモリを選
択して使用するときに有効である。しかも、ライトイネ
ーブル信号ＷＥ／、リードイネーブル信号ＲＥａ／，Ｒ
Ｅｂ／、及び出力インピーダンスコントロール信号ＯＥ
ａ／，ＯＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコント
ロールを転送の度に行わず、１つのコントロール信号で
一度にできるので、コントロールが容易となり、用途に
より、非常に有効に使える。従って、バスを本実施例に
よるシリアルアクセスメモリと共用しているシステムで
は、外部とは、関係のない転送時には、信号ＣＥ／のみ
で、ハイインピーダンスのコントロールができ、便利で
ある。Since the I / O disable signal generating means 201 is provided, the input signal CE / is "L".
Only when it is at the level, the same operation as in the ninth embodiment is possible, and when the signal CE / is at the "H" level, the element operation can be completely disabled. The function of this signal CE / is effective when a plurality of serial access memories according to the present embodiment are selected and used. Moreover, the write enable signal WE / and the read enable signals REa /, R
Eb / and output impedance control signal OE
The "H" level and "L" level control of a / and OEb / can be performed at once by one control signal without performing each transfer, so that the control becomes easy and can be used very effectively depending on the application. Therefore, in the system in which the bus is shared with the serial access memory according to the present embodiment, the high impedance can be controlled only by the signal CE / during the transfer unrelated to the outside, which is convenient.

【０１５４】第１３の実施例 図３１は、本発明の第１３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第７の実施
例を示す図１９中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１９の分割メモリコントロール手段１０４に代え
て、入力の異なる分割メモリコントロール手段１０６を
設けると共に、図１９のＹアドレス発生手段１７１及び
共通Ｙアドレス発生手段１７４を共有化した共通Ｙアド
レス発生手段１８５を設けている。 Thirteenth Embodiment FIG. 31 is a block diagram showing the configuration of a multi-serial access memory showing a thirteenth embodiment of the present invention. Elements common to those in FIG. 19 showing the seventh embodiment. Are assigned common reference numerals. In this multi-serial access memory, the divided memory control means 104 of FIG. 19 is replaced with a divided memory control means 106 of different inputs, and the Y address generation means 171 and the common Y address generation means 174 of FIG. 19 are shared. A common Y address generating means 185 is provided.

【０１５５】分割メモリコントロール手段１０６は、図
１９のａ側のメモリセルアレイコントロール手段１０４
−１に入力されるリードコントロールクロックＣＬＫａ
を省略したメモリセルアレイコントロール手段１０６−
１と、図１９のｂ側のメモリセルアレイコントロール手
段１０４−２と同一のメモリセルアレイコントロール手
段１０６−２とで、構成されている。また、図１９で
は、リード用Ｙアドレス手段が、リード用共通Ｙアドレ
ス発生手段１７４によって共通化されていたのに対し、
本実施例では、ライト用Ｙアドレス発生手段１７１をも
共有させた共通Ｙアドレス発生手段１７５が設けられて
いる。この共通Ｙアドレス発生手段１７５は、ライトコ
ントロールクロックＣＬＫｓに同期して共通Ｙアドレス
ＹＡＤＤｓを取込み、共通アドレスＹＡｓを発生して全
てのＹアドレス手段１１１，１１２，１１３へ供給する
ようになっている。The divided memory control means 106 is the memory cell array control means 104 on the side a in FIG.
Read control clock CLKa input to -1
Memory cell array control means 106-
1 and the same memory cell array control means 106-2 as the memory cell array control means 104-2 on the b side of FIG. Further, in FIG. 19, the read Y address means is shared by the read common Y address generating means 174, whereas
In the present embodiment, a common Y address generating means 175 which shares the write Y address generating means 171 is provided. The common Y address generating means 175 takes in the common Y address YADDs in synchronization with the write control clock CLKs, generates the common address YAs, and supplies it to all the Y address means 111, 112, 113.

【０１５６】図３２は、図３１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第７の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７５を
設けているので、Ｙアドレス手段１１１，１１２，１１
３に対してライト用及びリード用Ｙアドレスが共通であ
る点が異なる。FIG. 32 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the seventh embodiment, but since the common Y address generating means 175 is provided, the Y address means 111, 112, 11 are provided.
3 is different in that the write and read Y addresses are common.

【０１５７】この第１３の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有してい
る。さらに、共通Ｙアドレス発生手段１７５を設け、ラ
イト用Ｙアドレス及びリード用Ｙアドレスを共通にした
ので、ＴＶやＦＡＸ、コピーマシン等の画像、あるいは
文書処理のように、単純にシリアルに同一Ｙアドレスの
入／出力をしたい場合に有効である。しかも、共通Ｙア
ドレス発生手段１７５が１つだけで済むため、チップサ
イズを最小化できる。The thirteenth embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment. Further, since the common Y address generating means 175 is provided and the write Y address and the read Y address are made common, the same Y address can be simply serially used for image processing such as TV, FAX, copy machine, or document processing. This is effective when you want to input / output. Moreover, since only one common Y address generating means 175 is required, the chip size can be minimized.

【０１５８】第１４の実施例 図３３は、本発明の第１４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第８の実施
例を示す図２１中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２１の分割メモリコントロール回路１０５に代え
て、入力の異なる分割メモリコントロール手段１０６を
設けると共に、図２１のＹアドレス発生手段１７１及び
共通Ｙアドレス発生手段１７４を共通化して、図３１と
同様の共通Ｙアドレス発生手段１７５を設けている。 Fourteenth Embodiment FIG. 33 is a block diagram showing the structure of a multi-serial access memory showing a fourteenth embodiment of the present invention. Elements common to those in FIG. 21 showing the eighth embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory, the divided memory control circuit 105 of FIG. 21 is replaced with a divided memory control means 106 having different inputs, and the Y address generating means 171 and the common Y address generating means 174 of FIG. 21 are made common. A common Y address generating means 175 similar to that shown in FIG. 31 is provided.

【０１５９】分割メモリコントロール手段１０６は、図
２１に示すａ側及びｂ側のメモリセルアレイコントロー
ル手段１０５−１，１０５−２から入力のリードコント
ロールクロックＣＬＫａを省略した、ａ側及びｂ側のメ
モリセルアレイコントロール手段１０６−１，１０６−
２より構成されている。また、図２１では、リード用Ｙ
アドレス手段がリード用共通Ｙアドレス発生手段１７４
によって共通化されていたのに対し、本実施例では、ラ
イト用Ｙアドレス発生手段１７１をも共有させた共通Ｙ
アドレス発生手段１７５を設けている。この共通Ｙアド
レス発生手段１７５は、ライトコントロールクロックＣ
ＬＫｓに同期して共通ＹアドレスＹＡＤＤｓを取込み、
共通アドレスＹＡｓを発生して全てのＹアドレス手段１
１１，１１２，１１３へ供給するようになっている。The divided memory control means 106 is the memory cell array on the a side and the b side in which the read control clock CLKa input from the memory cell array control means 105-1 and 105-2 on the a side and the b side shown in FIG. 21 is omitted. Control means 106-1 and 106-
It is composed of 2. Further, in FIG. 21, Y for lead is used.
The address means is a common Y address generation means 174 for read.
However, in the present embodiment, the common Y address generating means 171 is also shared.
Address generating means 175 is provided. The common Y-address generating means 175 uses the write control clock C
Take in the common Y address YADDs in synchronization with LKs,
Common address YAs is generated to generate all Y address means 1
It is supplied to 11, 112, 113.

【０１６０】図３４は、図３３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第８の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７５を
設けているので、ライト用及びリード用Ｙアドレスの全
てがＹアドレス手段１１１，１１２，１１３に対して共
通である点が異なる。FIG. 34 is a timing diagram representing an operation of the multi-serial access memory shown in FIG. In this multi-serial access memory, almost the same operation as in the eighth embodiment is performed, but since the common Y address generating means 175 is provided, all of the write and read Y addresses are Y address means 111, 112 ,. The difference is that they are common to 113.

【０１６１】この第１４の実施例では、第１の実施例の
利点（１），（２）と同様の利点を有し、さらに出力イ
ンピーダンスコントロール手段１９１，１９２を設けて
いるので、第２の実施例と同様に、各出力端子ＯＵＴ
ａ，ＯＵＴｂを独立にコントロールできる。その上、共
通Ｙアドレス発生手段１７５を設け、ライト用及びリー
ド用Ｙアドレスを共通にしているので、第１３の実施例
と同様に、単純にシリアルに同一Ｙアドレスの入／出力
をしたい場合に有効であり、しかもＹアドレス発生手段
が１つだけで済むため、チップサイズを最小化できる。The fourteenth embodiment has the same advantages as the advantages (1) and (2) of the first embodiment, and further has the output impedance control means 191 and 192, so that the second embodiment is advantageous. Similar to the embodiment, each output terminal OUT
a and OUTb can be controlled independently. In addition, since the common Y address generating means 175 is provided and the write and read Y addresses are made common, it is possible to simply serially input / output the same Y address as in the thirteenth embodiment. Since it is effective and only one Y address generating means is required, the chip size can be minimized.

【０１６２】第１５の実施例 図３５は、本発明の第１５の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第９の実施
例を示す図２３中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２３の分割メモリコントロール手段１０４からそ
の入力のリードコントロールクロックＣＬＫａを省略し
た分割メモリコントロール手段１０６を設けると共に、
図２３のライト用Ｙアドレス発生手段１７１とリード用
共通Ｙアドレス発生手段１７４とを共通化した共通Ｙア
ドレス発生手段１７５を設けている。共通Ｙアドレス発
生手段１７５は、図３１と同様に、ライトコントロール
クロックＣＬＫｓに同期して共通ＹアドレスＹＡＤＤｓ
を取込み、共通アドレスＹＡｓを発生して全てのＹアド
レス手段１１１，１１２，１１３へ供給するようになっ
ている。 Fifteenth Embodiment FIG. 35 is a block diagram showing the configuration of a multi-serial access memory showing a fifteenth embodiment of the present invention. Elements common to those in FIG. 23 showing the ninth embodiment are shown in FIG. Are assigned common reference numerals. This multi-serial access memory is provided with divided memory control means 106 in which the input read control clock CLKa is omitted from the divided memory control means 104 of FIG.
A common Y address generating means 175 is provided in which the write Y address generating means 171 and the read common Y address generating means 174 of FIG. 23 are made common. Similar to FIG. 31, the common Y address generation unit 175 synchronizes with the write control clock CLKs and outputs the common Y address YADDs.
A common address YAs is generated and supplied to all the Y address means 111, 112, 113.

【０１６３】図３６は、図３５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第９の実施例とほぼ
同様の動作を行うが、共通Ｙアドレス発生手段１７５を
設けているので、ライト用及びリード用Ｙアドレスの全
てが共通である点が異なる。FIG. 36 is a timing diagram representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the ninth embodiment, but is different in that all the write and read Y addresses are common because the common Y address generating means 175 is provided.

【０１６４】この第１５の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に出力インピーダンスコントロール手段１９１，１９２
を設けているので、第２の実施例と同様に、各出力端子
ＯＵＴａ，ＯＵＴｂを独立にコントロールできる。その
上、共通Ｙアドレス発生手段１７５を設け、ライト用Ｙ
アドレス及びリード用Ｙアドレスを共通にしたので、第
１３の実施例と同様に、単純にシリアルに同一Ｙアドレ
スの入／出力をしたい場合に有効であり、しかもＹアド
レス発生手段が１つだけで済むため、チップサイズを最
小化できる。The fifteenth embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment, and further has output impedance control means 191 and 192.
Since each of the output terminals OUTa and OUTb can be independently controlled, as in the second embodiment. In addition, a common Y address generating means 175 is provided for writing Y
Since the address and the Y address for reading are made common, it is effective when simply inputting / outputting the same Y address serially as in the thirteenth embodiment, and only one Y address generating means is required. Therefore, the chip size can be minimized.

【０１６５】第１６の実施例 図３７は、本発明の第１６の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１３の実
施例を示す図３１中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３１のマルチシリアルアクセスメモリに、図１３
のＩ／Ｏディスエーブル信号発生手段２０１を設け、入
力手段１６１及び出力手段１６２，１６３の入／出力を
制御するようになっている。Sixteenth Embodiment FIG. 37 is a block diagram showing the configuration of a multi-serial access memory showing a sixteenth embodiment of the present invention. Elements common to those in FIG. 31 showing the thirteenth embodiment. Are assigned common reference numerals. In this multi-serial access memory, the multi-serial access memory of FIG.
I / O disable signal generating means 201 is provided to control input / output of the input means 161 and the output means 162, 163.

【０１６６】図３８は、図３７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１３の実施例とほ
ぼ同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生
手段２０１を設けているので、その入力信号ＣＥ／によ
り、素子動作が優先的にコントロールされる点が異な
る。FIG. 38 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the thirteenth embodiment, but since the I / O disable signal generating means 201 is provided, the element operation is preferentially controlled by the input signal CE /. The point is different.

【０１６７】この第１６の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に共通Ｙアドレス発生手段１７５を設けてライト用及び
リード用Ｙアドレスを共通にしたので、第１３の実施例
と同様に、単純にシリアルに同一Ｙアドレスの入／出力
をしたい場合に有効であり、しかもＹアドレス発生手段
が１つだけで済むため、チップサイズを最小化できる。The sixteenth embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment, and further has a common Y address generating means 175 for writing and writing. Since the read Y address is common, it is effective when simply inputting / outputting the same Y address serially as in the thirteenth embodiment, and only one Y address generating means is required. The chip size can be minimized.

【０１６８】さらに、Ｉ／Ｏディスエーブル信号発生手
段２０１を設けているので、その入力信号ＣＥ／が、
“Ｌ”レベルのときのみ第１３の実施例と同一の動作が
可能となり、該信号ＣＥ／が“Ｈ”レベルのときは、素
子動作を完全にディスエーブルできる。また、第４の実
施例と同様に、この信号ＣＥ／の働きは、複数のシリア
ルアクセスメモリを選択して使用するときに有効であ
り、しかも、ライトイネーブル信号ＷＥ／、及びリード
イネーブル信号ＲＥａ／，ＲＥｂ／の“Ｈ”レベルと
“Ｌ”レベルのコントロールを転送の度に行わず、１つ
のコントロール信号で一度にできるので、コントロール
が容易になる等の利点を有している。Further, since the I / O disable signal generating means 201 is provided, its input signal CE /
Only when it is at "L" level, the same operation as that of the thirteenth embodiment is possible, and when the signal CE / is at "H" level, the element operation can be completely disabled. Further, as in the fourth embodiment, the function of the signal CE / is effective when a plurality of serial access memories are selected and used, and moreover, the write enable signal WE / and the read enable signal REa / are used. , REb / "H" level and "L" level control is not performed for each transfer, but can be performed at once with one control signal, which is advantageous in that control becomes easy.

【０１６９】第１７の実施例 図３９は、本発明の第１７の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１４の実
施例を示す図３３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３３のマルチシリアルアクセスメモリに、図１３
のＩ／Ｏディスエーブル信号発生手段２０１を設け、入
力手段１６１及び出力手段１６２，１６３の入／出力を
コントロールするようになっている。 17th Embodiment FIG. 39 is a block diagram showing the configuration of a multi-serial access memory showing a 17th embodiment of the present invention. Elements common to those in FIG. 33 showing the 14th embodiment. Are assigned common reference numerals. In this multi-serial access memory, the multi-serial access memory of FIG.
The I / O disable signal generating means 201 is provided to control the input / output of the input means 161 and the output means 162, 163.

【０１７０】図４０は、図３９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１４の実施例とほ
ぼ同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生
手段２０１を設けているので、その入力信号ＣＥ／によ
り、素子動作が優先的にコントロールされる点が異な
る。 この第１７の実施例では、第１の実施例の利点
（１），（２）と同様の利点を有し、さらに出力インピ
ーダンスコントロール手段１９１，１９２を設けている
ので、第２の実施例と同様に、各出力端子ＯＵＴａ，Ｏ
ＵＴｂを独立にコントロールできる。その上、共通Ｙア
ドレス発生手段１７５を設け、ライト用及びリード用Ｙ
アドレスを共通にしたので、第１３の実施例と同様に、
単純にシリアルに同一Ｙアドレスの入／出力をしたい場
合に有効であり、しかもチップサイズを最小化できる。FIG. 40 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the 14th embodiment, but since the I / O disable signal generating means 201 is provided, the element operation is preferentially controlled by the input signal CE /. The point is different. The seventeenth embodiment has the same advantages as the advantages (1) and (2) of the first embodiment and is further provided with the output impedance control means 191 and 192. Therefore, the seventeenth embodiment is different from the second embodiment. Similarly, each output terminal OUTa, O
UTb can be controlled independently. In addition, a common Y address generating means 175 is provided for writing and reading Y.
Since the addresses are made common, as in the thirteenth embodiment,
This is effective when simply inputting / outputting the same Y address serially, and the chip size can be minimized.

【０１７１】また、Ｉ／Ｏディスエーブル信号発生手段
２０１の入力信号ＣＥ／が“Ｌ”レベルのときのみ、第
１４の実施例と同一の動作が可能となり、該信号ＣＥ／
が“Ｈ”レベルのときは、素子動作を完全にディスエー
ブルできる。さらに、第４の実施例と同様に、信号ＣＥ
／の働きは、複数のシリアルアクセスメモリを選択して
使用するときに有効である。その上、ライトイネーブル
信号ＷＥ／、及び出力インピーダンスコントロール信号
ＯＥａ／，ＯＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコ
ントロールを転送の度に行わず、１つのコントロール信
号で一度にできるので、コントロールが容易になる等の
利点がある。Further, only when the input signal CE / of the I / O disable signal generating means 201 is at "L" level, the same operation as that of the fourteenth embodiment becomes possible, and the signal CE /
When is at "H" level, the device operation can be completely disabled. Further, as in the fourth embodiment, the signal CE
The function of / is effective when a plurality of serial access memories are selected and used. In addition, the write enable signal WE / and the output impedance control signals OEa / and OEb / cannot be controlled to the “H” level and the “L” level each time they are transferred. There is an advantage that it becomes easier.

【０１７２】第１８の実施例 図４１は、本発明の第１８の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１５の実
施例を示す図３５中の要素と共通の要素には共通の符号
が付されている。 Eighteenth Embodiment FIG. 41 is a block diagram showing the configuration of a multi-serial access memory showing an eighteenth embodiment of the present invention. Elements common to those in FIG. 35 showing the fifteenth embodiment. Are assigned common reference numerals.

【０１７３】このマルチシリアルアクセスメモリでは、
図３５のマルチシリアルアクセスメモリに、第４の実施
例を示す図１３のＩ／Ｏディスエーブル信号発生手段２
０１を設け、入力手段１６１及び出力手段１６２，１６
３の入／出力をコントロールするようになっている。In this multi-serial access memory,
In the multi-serial access memory of FIG. 35, the I / O disable signal generating means 2 of FIG. 13 showing the fourth embodiment is provided.
01 is provided, and input means 161 and output means 162, 16
It is designed to control 3 inputs / outputs.

【０１７４】図４２は、図４１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１５の実施例とほ
ぼ同様の動作を行うが、Ｉ／Ｏディスエーブル信号発生
手段２０１が設けられているので、その入力信号ＣＥ／
により、素子動作が優先的にコントロールされる点が異
なる。FIG. 42 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the fifteenth embodiment, but since the I / O disable signal generating means 201 is provided, its input signal CE /
Differs in that the element operation is preferentially controlled.

【０１７５】この第１８の実施例では、第１の実施例の
利点（１），（２），（３）と同様の利点を有し、さら
に出力インピーダンスコントロール手段１９０，１９１
を設けているので、第２の実施例と同様の利点を有して
いる。その上、共通Ｙアドレス発生手段１７５を設け、
ライト用及びリード用のＹアドレスを共通にしているの
で、第１３の実施例と同様の利点を有している。The eighteenth embodiment has the same advantages as the advantages (1), (2) and (3) of the first embodiment, and further has output impedance control means 190 and 191.
Is provided, it has the same advantages as those of the second embodiment. In addition, a common Y address generating means 175 is provided,
Since the Y address for writing and the Y address for reading are made common, it has the same advantages as the thirteenth embodiment.

【０１７６】また、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／が“Ｌ”
レベルのときのみ、第１５の実施例と同一の動作が可能
となり、該信号ＣＥ／が“Ｈ”レベルのときは、素子動
作を完全にディスエーブルできる。さらに、第４の実施
例と同様に、信号ＣＥ／の働きは、複数のシリアルアク
セスメモリを選択して使用するときに有効であり、その
上、ライトイネーブル信号ＷＥ／、及び出力インピーダ
ンスコントロール信号ＯＵＴａ，ＯＵＴｂの“Ｈ”レベ
ルと“Ｌ”レベルのコントロールを転送の度に行わず、
１つのコントロール信号で一度にできるので、コントロ
ールが容易になる等の利点がある。Since the I / O disable signal generating means 201 is provided, the input signal CE / is "L".
Only when it is at the level, the same operation as that of the fifteenth embodiment becomes possible, and when the signal CE / is at the "H" level, the element operation can be completely disabled. Further, similarly to the fourth embodiment, the function of the signal CE / is effective when a plurality of serial access memories are selected and used, and further, the write enable signal WE / and the output impedance control signal OUTa are used. , OUTb "H" level and "L" level control is not performed every transfer,
Since one control signal can be used at a time, there are advantages such as easy control.

【０１７７】第１９の実施例 図４３は、本発明の第１９の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１３の実
施例を示す図３１中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３１の分割メモリコントロール手段１０６と入力
の異なる分割メモリコントロール手段１０８を設けると
共に、図３１のＸアドレス発生回路１８１，１８２に代
えて、共通Ｘアドレス発生手段１８３が設けられてい
る。 Nineteenth Embodiment FIG. 43 is a block diagram showing the configuration of a multi-serial access memory showing a nineteenth embodiment of the present invention. Elements common to those in FIG. 31 showing the thirteenth embodiment. Are assigned common reference numerals. In this multi-serial access memory, the divided memory control means 106 of FIG. 31 and the divided memory control means 108 having different inputs are provided, and the common X address generation means 183 is provided instead of the X address generation circuits 181 and 182 of FIG. Has been.

【０１７８】分割メモリコントロール手段１０８は、図
３１の分割メモリコントロール手段１０６に入力される
コントロール信号ＲＡＳａ／に代えてコントロール信号
ＲＡＳ／が入力されるａ側とｂ側のメモリセルアレイコ
ントロール手段１０８−１，１０８−２より構成されて
いる。共通Ｘアドレス発生手段１８３は、コントロール
信号ＲＡＳ／に同期して共通ＸアドレスＸＡＤＤを取込
み、共通アドレスＸＸを全てのＸアドレス手段１５１，
１５２へ供給する機能を有している。The divided memory control means 108 includes the memory cell array control means 108-1 on the a side and the b side, in which the control signal RAS / is input instead of the control signal RASa / input to the divided memory control means 106 in FIG. , 108-2. The common X address generating means 183 takes in the common X address XADD in synchronization with the control signal RAS /, and outputs the common address XX to all the X address means 151.
It has a function of supplying to 152.

【０１７９】図４４は、図４３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１３の実施例とほ
ぼ同様の動作を行うが、図３１のＸアドレス発生手段１
８１，１８２に代えて共通Ｘアドレス発生手段１８３が
設けられているため、ａ側のメモリセルアレイ１４１の
リード転送Ｘアドレスと、同時に起こるｂ側のメモリセ
ルアレイ１４２のライト転送Ｘアドレスが、同じになる
点が異なる。FIG. 44 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the thirteenth embodiment, except that the X address generating means 1 shown in FIG.
Since the common X address generating means 183 is provided in place of 81 and 182, the read transfer X address of the memory cell array 141 on the a side and the write transfer X address of the memory cell array 142 on the b side that occur at the same time are the same. The points are different.

【０１８０】この第１９の実施例では、第１の実施例の
利点（１），（３）と同様の利点を有し、その上、第１
番目のシリアルアクセスメモリ中のメモリセルアレイ１
４１の出力データを、第２番目のシリアルアクセスメモ
リ中のメモリセルアレイ１４２の同じＸアドレスへ転送
し、蓄積できる。この蓄積データは、第１の実施例の利
点（２）とほぼ同様に、第２番目のシリアルアクセスメ
モリのアクセスアドレスをランダムにアクセスすること
により、出力できる。即ち、入力に対し、ディレイを持
って出力したデータを、さらに各ビット毎にディレイを
設けて自由に出力できる。このような機能は、ワークス
テーションやパーソナルコンピュータ等のＣＰＵシステ
ムにおいて、データを高速に扱うとき有効である。The nineteenth embodiment has the same advantages as the advantages (1) and (3) of the first embodiment, and moreover, the first embodiment.
Memory cell array 1 in the th serial access memory
The output data of 41 can be transferred to and stored in the same X address of the memory cell array 142 in the second serial access memory. This accumulated data can be output by randomly accessing the access address of the second serial access memory, similar to the advantage (2) of the first embodiment. That is, the data output with a delay with respect to the input can be freely output by further providing a delay for each bit. Such a function is effective in handling data at high speed in a CPU system such as a workstation or a personal computer.

【０１８１】また、共通Ｙアドレス発生手段１７５を設
け、ライト用とリード用のＹアドレスを共通にしたの
で、第１３の実施例と同様に、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効であり、その
上、共通Ｙアドレス発生手段１７５が１つだけで済むた
め、チップサイズを小型化できる。しかも、共通Ｘアド
レス発生手段１８３を設けてＸアドレス発生手段をも共
有化したため、Ｘアドレス発生手段の数が１つだけで済
み、Ｙアドレス発生手段の共有化と相まって、大幅にチ
ップサイズを縮小化できる。Further, since the common Y address generating means 175 is provided and the Y address for writing and the Y address for reading are made common, the same Y address is simply serially generated as in the thirteenth embodiment.
This is effective when it is desired to input / output an address, and moreover, since only one common Y address generating means 175 is required, the chip size can be reduced. Moreover, since the common X address generating means 183 is provided and the X address generating means is also shared, the number of X address generating means is only one, and in combination with the sharing of the Y address generating means, the chip size is greatly reduced. Can be converted.

【０１８２】第２０の実施例 図４５は、本発明の第２０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１４の実
施例を示す図３３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３３の分割メモリコントロール手段１０７に代え
て、それと入力の異なる分割メモリコントロール手段１
０９を設けると共に、図３３のＸアドレス発生手段１８
１，１８２に代えて、図４３の共通Ｘアドレス発生手段
１８３を設けている。 Twentieth Embodiment FIG. 45 is a block diagram showing the configuration of a multi-serial access memory showing a twentieth embodiment of the present invention. Elements common to those in FIG. 33 showing the fourteenth embodiment. Are assigned common reference numerals. In this multi-serial access memory, instead of the divided memory control means 107 of FIG.
09, and X address generating means 18 of FIG.
Instead of 1, 182, the common X address generating means 183 of FIG. 43 is provided.

【０１８３】分割メモリコントロール手段１０９は、図
３３の分割メモリコントロール手段１０７に入力される
コントロール信号ＲＡＳａ／に代えてコントロール信号
ＲＡＳ／を入力するａ側とｂ側のメモリセルアレイコン
トロール手段１０９−１，１０９−２より構成されてい
る。共通Ｘアドレス発生手段１８３は、コントロール信
号ＲＡＳ／に同期して共通ＸアドレスＸＡＤＤを取込
み、共通アドレスＸＸを発生して全てのＸアドレス手段
１５１，１５２へ供給する機能を有している。The divided memory control means 109 includes a-side and b-side memory cell array control means 109-1, which inputs the control signal RAS / in place of the control signal RASa / input to the divided memory control means 107 of FIG. It is composed of 109-2. The common X address generating means 183 has a function of taking in the common X address XADD in synchronization with the control signal RAS /, generating the common address XX, and supplying it to all the X address means 151, 152.

【０１８４】図４６は、図４５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１４の実施例とほ
ぼ同様の動作を行うが、第１９の実施例と同様に、共通
Ｘアドレス発生手段１８３を設けてＸアドレス発生手段
を共通化しているため、ａ側のメモリセルアレイ１４１
のリード転送Ｘアドレスと、同時に起こるｂ側のメモリ
セルアレイ１４２のライト転送Ｘアドレスが、同じにな
る点が異なる。FIG. 46 is a timing diagram representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the fourteenth embodiment, but as in the nineteenth embodiment, since the common X address generating means 183 is provided and the X address generating means is made common, a side memory cell array 141
Read transfer X address and the write transfer X address of the memory cell array 142 on the side b that occur at the same time are the same.

【０１８５】この第２０の実施例では、第１の実施例の
利点（１）と同様の利点を有する上に、第１９の実施例
と同様に、第１番目のシリアルアクセスメモリの出力デ
ータを、第２番目のシリアルアクセスメモリの同じＸア
ドレスに転送し、蓄積できる。この蓄積データは、第２
番目のシリアルアクセスメモリのアクセスアドレスをラ
ンダムにアクセスすることにより、出力できる。さら
に、出力インピーダンスコントロール手段１９１，１９
２を設けたので、第２の実施例と同様に、各出力端子Ｏ
ＵＴａ，ＯＵＴｂを独立にコントロールできる。The twentieth embodiment has the same advantages as the advantage (1) of the first embodiment, and in addition, as in the nineteenth embodiment, the output data of the first serial access memory is , Can be transferred to and stored in the same X address of the second serial access memory. This accumulated data is the second
It can be output by randomly accessing the access address of the th serial access memory. Further, output impedance control means 191, 19
2 is provided, each output terminal O is similar to the second embodiment.
UTa and OUTb can be controlled independently.

【０１８６】また、共通Ｙアドレス発生手段１７５を設
けてライト用とリード用Ｙアドレスを共通にしたので、
第１３の実施例と同様に、単純にシリアルに同一Ｙアド
レスの入／出力をしたい場合に有効であり、その上、Ｙ
アドレス発生手段が１つだけで済むため、チップサイズ
を小型化できる。しかも、第１９の実施例と同様に、共
通Ｘアドレス発生手段１８３を設けてＸアドレス発生手
段をも共有化したため、Ｘアドレス発生手段の数が１つ
だけで済み、Ｙアドレス発生手段の共有化と相まって、
大幅にチップサイズを縮小化できる。Further, since the common Y address generating means 175 is provided to make the write and read Y addresses common,
Similar to the thirteenth embodiment, it is effective when simply inputting / outputting the same Y address serially.
Since only one address generating means is required, the chip size can be reduced. Moreover, as in the nineteenth embodiment, since the common X address generating means 183 is provided and the X address generating means is also shared, only one X address generating means is required, and the Y address generating means is shared. Coupled with
The chip size can be greatly reduced.

【０１８７】第２１の実施例 図４７は、本発明の第２１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１５の実
施例を示す図３５中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図３５の分割メモリコントロール手段１０６に代え
て、それと入力の異なる図４３に示す分割メモリコント
ロール手段１０８を設けると共に、図３５のＸアドレス
発生手段１８１，１８２に代えて、共通Ｘアドレス発生
手段１８３を設けている。共通Ｘアドレス発生手段１８
３は、図４５と同様に、コントロール信号ＲＡＳ／に同
期して共通ＸアドレスＸＡＤＤを取込み、共通アドレス
ＸＸを発生してＸアドレス手段１５１，１５２へ供給す
る機能を有している。 Twenty-first Embodiment FIG. 47 is a block diagram showing the structure of a multi-serial access memory showing a twenty-first embodiment of the present invention. Elements common to those in FIG. 35 showing the fifteenth embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory, the divided memory control means 106 shown in FIG. 43 is provided in place of the divided memory control means 106 shown in FIG. 35, and the X address generation means 181 and 182 shown in FIG. A common X address generating means 183 is provided. Common X address generating means 18
Similarly to FIG. 45, 3 has a function of taking in the common X address XADD in synchronization with the control signal RAS /, generating the common address XX, and supplying it to the X address means 151, 152.

【０１８８】図４８は、図４７のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第１５の実施例とほぼ同
様の動作を行うが、共通Ｘアドレス発生手段１８３を設
けてＸアドレス発生手段を共有化しているため、ａ側の
メモリセルアレイ１４１のリード転送Ｘアドレスと、同
時に起こるｂ側のメモリセルアレイ１４２のライト転送
Ｘアドレスが、同じになる点が異なる。FIG. 48 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as that of the fifteenth embodiment, but since the common X address generating means 183 is provided and the X address generating means is shared, the read transfer of the memory cell array 141 on the a side is performed. The difference is that the X address and the write transfer X address of the memory cell array 142 on the side b that occur at the same time are the same.

【０１８９】この第２１の実施例では、第１の実施例の
利点（１），（３）と同様の利点を有し、その上、第１
９の実施例と同様に、第１番目のシリアルアクセスメモ
リの出力データを第２番目のシリアルアクセスメモリの
同じＸアドレスに転送し、蓄積できる。この蓄積データ
は、第２番目のシリアルアクセスメモリのアクセスアド
レスをランダムにアクセスすることにより、出力でき
る。さらに、出力インピーダンスコントロール手段１９
１，１９２を設けているので、第２の実施例と同様に、
各出力端子ＯＵＴａ，ＯＵＴｂを独立にコントロールで
きる。The twenty-first embodiment has the same advantages as the advantages (1) and (3) of the first embodiment, and moreover, the first embodiment
Similar to the ninth embodiment, the output data of the first serial access memory can be transferred to and stored in the same X address of the second serial access memory. This accumulated data can be output by randomly accessing the access address of the second serial access memory. Further, output impedance control means 19
1 and 192 are provided, similar to the second embodiment,
Each output terminal OUTa, OUTb can be controlled independently.

【０１９０】また、共通Ｙアドレス発生手段１７５を設
け、ライト用とリード用Ｙアドレスを共通にしたので、
第１３の実施例と同様に、単純にシリアルに同一Ｙアド
レスの入／出力をしたい場合等に有効であり、しかも共
通Ｙアドレス発生手段１７５を設けてＸアドレス発生手
段をも共有化したため、第１９の実施例と同様に、チッ
プサイズを大幅に縮小化できる。Further, since the common Y address generating means 175 is provided and the write and read Y addresses are made common,
Similar to the thirteenth embodiment, it is effective when simply inputting / outputting the same Y address serially. Further, since the common Y address generating means 175 is provided and the X address generating means is also shared, Similar to the nineteenth embodiment, the chip size can be greatly reduced.

【０１９１】第２２の実施例 図４９は、本発明の第２２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１９の実
施例を示す図４３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図４９のマルチシリアルアクセスメモリに、第４の
実施例を示す図１３のＩ／Ｏディスエーブル信号発生手
段２０１を設け、入力手段１６１及び出力手段１６２，
１６３の入／出力をコントロールするようになってい
る。 Twenty-second Embodiment FIG. 49 is a block diagram showing the configuration of a multi-serial access memory showing a twenty-second embodiment of the present invention. Elements common to those in FIG. 43 showing the nineteenth embodiment. Are assigned common reference numerals. In this multi-serial access memory, the multi-serial access memory of FIG. 49 is provided with the I / O disable signal generating means 201 of FIG. 13 showing the fourth embodiment, and the input means 161 and the output means 162.
It is designed to control the input / output of 163.

【０１９２】図５０は、図４９のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第１９の実施例とほぼ同
様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているため、素子動作が優先的にコントロ
ールされる点が異なる。FIG. 50 is a timing chart representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as the nineteenth embodiment, but differs in that the element operation is preferentially controlled because the I / O disable signal generating means 201 is provided.

【０１９３】この第２２の実施例では、第１の実施例の
利点（１），（３）と同様の利点を有し、さらに第１９
の実施例と同様に、第１番目のシリアルアクセスメモリ
の出力データを第２番目のシリアルアクセスメモリの同
じＸアドレスに転送し、蓄積できる。この蓄積データ
は、第２番目のシリアルアクセスメモリのアクセスアド
レスをランダムにアクセスすることにより、出力でき
る。その上、Ｉ／Ｏディスエーブル信号発生手段２０１
を設けているので、その入力信号ＣＥ／が“Ｌ”レベル
のときのみ、第１９の実施例と同一の動作が可能とな
り、該信号ＣＥ／が“Ｈ”レベルのときは、素子動作を
完全にディスエーブルできる。この信号ＣＥ／の働き
は、第４の実施例と同様に、複数のシリアルアクセスメ
モリを選択して使用するときに有効である。しかも、ラ
イトイネーブル信号ＷＥ／、及びリードイネーブル信号
ＲＥａ／，ＲＥｂ／の“Ｈ”レベルと“Ｌ”レベルのコ
ントロールを、転送の度に行わず、１つのコントロール
信号で一度にできるので、コントロールが容易になる等
の利点を有する。The twenty-second embodiment has the same advantages as the advantages (1) and (3) of the first embodiment, and further has the nineteenth advantage.
Similarly to the above embodiment, the output data of the first serial access memory can be transferred to and stored in the same X address of the second serial access memory. This accumulated data can be output by randomly accessing the access address of the second serial access memory. In addition, I / O disable signal generating means 201
Is provided, the same operation as that of the nineteenth embodiment is possible only when the input signal CE / is at "L" level, and the element operation is completed when the signal CE / is at "H" level. Can be disabled. The function of this signal CE / is effective when a plurality of serial access memories are selected and used, as in the fourth embodiment. Moreover, the write enable signal WE / and the read enable signals REa /, REb / can be controlled at "H" level and "L" level at one time with one control signal without performing each control. It has advantages such as ease of use.

【０１９４】また、第１９の実施例と同様に、共通Ｙア
ドレス発生手段１７５を設けてライト用とリード用のし
Ｙアドレスを共通にしたので、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効であり、しかも
共通Ｘアドレス発生手段１８３を設けてＸアドレス発生
手段をも共有化したため、チップサイズを大幅に縮小化
できる。Further, as in the nineteenth embodiment, since the common Y address generating means 175 is provided and the write and read Y addresses are made common, the same Y address can be simply serialized.
This is effective when it is desired to input / output addresses, and since the common X address generating means 183 is provided and the X address generating means is also shared, the chip size can be greatly reduced.

【０１９５】第２３の実施例 図５１は、本発明の第２３の実施例を示すマルチシリア
ルアクセスメモリの構成ロック図であり、第２０の実施
例を示す図４５中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図４５のマルチシリアルアクセスメモリに、第４の
実施例を示す図１３のＩ／Ｏディスエーブル信号発生手
段２０１を設け、入力手段１６１及び出力手段１６２，
１６３の入／出力をコントロールするようになってい
る。 Twenty-third Embodiment FIG. 51 is a configuration lock diagram of a multi-serial access memory showing a twenty-third embodiment of the present invention. Elements common to those in FIG. 45 showing the twentieth embodiment are shown in FIG. Are assigned common reference numerals. In this multi-serial access memory, the multi-serial access memory of FIG. 45 is provided with the I / O disable signal generating means 201 of FIG. 13 showing the fourth embodiment, and the input means 161 and the output means 162.
It is designed to control the input / output of 163.

【０１９６】図５２は、図５１のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第２０の実施例とほぼ同
様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／により、
素子動作が優先的にコントロールされる点が異なる。こ
の第２３の実施例では、第１の実施例の利点（１）を有
し、さらに第１９の実施例と同様に、第１番目のシリア
ルアクセスメモリの出力データを第２番目のシリアルア
クセスメモリの同じＸアドレスに転送し、蓄積できる。
この蓄積データは、第２番目のシリアルアクセスメモリ
のアクセスアドレスをランダムにアクセスすることによ
り出力できる。その上、出力インピーダンスコントロー
ル手段１９１，１９２を設けているので、第２の実施例
と同様に、各出力端子ＯＵＴａ，ＯＵＴｂを独立にコン
トロールできる。しかも、Ｉ／Ｏディスエーブル信号発
生手段２０１を設けているので、その入力信号ＣＥ／に
よって第２２の実施例と同様に、素子動作のディスエー
ブルをコントロールできる。FIG. 52 is a timing diagram representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the twentieth embodiment, but since the I / O disable signal generating means 201 is provided, the input signal CE /
The difference is that the device operation is preferentially controlled. The twenty-third embodiment has the advantage (1) of the first embodiment, and, like the nineteenth embodiment, outputs the output data of the first serial access memory from the second serial access memory. Can be transferred to the same X address and stored.
This accumulated data can be output by randomly accessing the access address of the second serial access memory. Moreover, since the output impedance control means 191 and 192 are provided, the output terminals OUTa and OUTb can be controlled independently, as in the second embodiment. Moreover, since the I / O disable signal generating means 201 is provided, the disable of the element operation can be controlled by the input signal CE / as in the 22nd embodiment.

【０１９７】また、共通Ｙアドレス発生手段１７５を設
けてライト用とリード用のＹアドレスを共通にしたの
で、第１３の実施例と同様に、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効である等の利点
を有する上に、共通Ｘアドレス発生手段１８３を設けて
Ｘアドレス発生手段をも共有化しているため、第１９の
実施例と同様に、チップサイズを大幅に縮小化できる。Further, since the common Y address generating means 175 is provided to make the Y addresses for writing and reading common, the same Y address is simply serially applied as in the thirteenth embodiment.
In addition to the advantage that it is effective when inputting / outputting an address, the common X address generating means 183 is provided and the X address generating means is also shared. Therefore, as in the nineteenth embodiment, The chip size can be greatly reduced.

【０１９８】第２４の実施例 図５３は、本発明の第２４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第２１の実
施例を示す図４７中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図４７のマルチシリアルアクセスメモリに、第４の
実施例を示す図１３のＩ／Ｏディスエーブル信号発生手
段２０１を設け、入力手段１６１及び出力手段１６２，
１６３の入／出力をコントロールするようになってい
る。 Twenty-fourth Embodiment FIG. 53 is a block diagram showing the configuration of a multi-serial access memory showing a twenty-fourth embodiment of the present invention. Elements common to those in FIG. 47 showing the twenty-first embodiment are shown. Are assigned common reference numerals. In this multi-serial access memory, the multi-serial access memory of FIG. 47 is provided with the I / O disable signal generating means 201 of FIG. 13 showing the fourth embodiment, and the input means 161 and the output means 162.
It is designed to control the input / output of 163.

【０１９９】図５４は、図５３のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリでは、第２１の実施例とほぼ同
様の動作を行うが、Ｉ／Ｏディスエーブル信号発生手段
２０１を設けているので、その入力信号ＣＥ／により、
素子動作が優先的にコントロールされる点が異なる。こ
の第２４の実施例では、第１の実施例の利点（１），
（３）と同様の利点を有する上に、第１９の実施例と同
様に、第１番目のシリアルアクセスメモリの出力データ
を第２番目のシリアルアクセスメモリの同じＸアドレス
に転送し、蓄積できる。この蓄積データは、第２番目の
シリアルアクセスメモリのアクセスアドレスをランダム
にアクセスすることにより、出力できる。さらに、出力
インピーダンスコントロール手段１９１，１９２を設け
ているので、第２の実施例と同様に、各出力端子ＯＵＴ
ａ，ＯＵＴｂを独立にコントロールできる。その上、Ｉ
／Ｏディスエーブル信号発生手段２０１を設けているの
で、第２３の実施例とほぼ同様の利点が得られ、バスを
本実施例によるシリアルアクセスメモリと共用している
システムでは、外部とは、関係のない転送時には、信号
ＣＥ／のみで、ハイインピーダンスのコントロールがで
き、便利である。FIG. 54 is a timing diagram representing an operation of the multi-serial access memory shown in FIG. This multi-serial access memory performs almost the same operation as in the 21st embodiment, but since the I / O disable signal generating means 201 is provided, the input signal CE /
The difference is that the device operation is preferentially controlled. In the twenty-fourth embodiment, advantages (1) of the first embodiment,
In addition to having the same advantage as (3), the output data of the first serial access memory can be transferred to and stored in the same X address of the second serial access memory as in the nineteenth embodiment. This accumulated data can be output by randomly accessing the access address of the second serial access memory. Further, since the output impedance control means 191 and 192 are provided, each output terminal OUT is similar to the second embodiment.
a and OUTb can be controlled independently. Besides, I
Since the / O disable signal generating means 201 is provided, almost the same advantages as the twenty-third embodiment can be obtained, and in the system in which the bus is shared with the serial access memory according to this embodiment, the external relation is eliminated. It is convenient to control the high impedance only by the signal CE / when transferring without a signal.

【０２００】また、共通Ｙアドレス発生手段１７５を設
けてライト用とリード用のＹアドレスを共通にしたの
で、第１３の実施例と同様に、単純にシリアルに同一Ｙ
アドレスの入／出力をしたい場合に有効である等の利点
を有し、しかも第１９の実施例と同様に、共通Ｘアドレ
ス発生手段１８３を設けてＸアドレス発生手段をも共有
化したため、チップサイズを大幅に縮小化できる。な
お、本発明は上記実施例に限定されず、種々の変形が可
能である。その変形例としては、例えば次のようなもの
がある。Further, since the common Y address generating means 175 is provided to make the write and read Y addresses common, the same Y address is simply serially used as in the thirteenth embodiment.
It has an advantage that it is effective for inputting / outputting an address, and moreover, as in the nineteenth embodiment, since the common X address generating means 183 is provided and the X address generating means is also shared, the chip size is reduced. Can be significantly reduced. The present invention is not limited to the above embodiment, and various modifications can be made. Examples of such modifications include the following.

【０２０１】（ｉ） 上記実施例ではメモリセルアレイ
１４１，１４２が２つの場合について説明したが、３つ
以上あってもよい。また、それらのメモリセルアレイ１
４１，１４２は、ＤＲＡＭメモリセルアレイで構成され
る場合について説明したが、ＤＲＡＭ以外のメモリセル
アレイで構成してもよい。 （ii） 図７において、各コントロールクロックＣＬＫ
ｓ，ＣＬＫａ，ＣＬＫｂ等の立上がりに同期したメモリ
動作について説明したが、各回路はその立下りに同期し
て動作するようにしてもよい。(I) In the above embodiment, the case where the memory cell arrays 141 and 142 are two has been described, but there may be three or more. In addition, those memory cell arrays 1
Although 41 and 142 have been described as being configured by the DRAM memory cell array, they may be configured by a memory cell array other than the DRAM. (Ii) In FIG. 7, each control clock CLK
Although the memory operation in synchronization with the rising edges of s, CLKa, CLKb, etc. has been described, each circuit may operate in synchronization with its falling edge.

【０２０２】（iii) 図１等のＹアドレス手段１１１，
１１２，１１３は、シリアルにアクセスする場合、従来
のデコーダ形式のＹアドレス発生手段でなくてもよく、
広くマルチポートＤＲＡＭで用いられているような、シ
フトレジスタをシリアルポインタとしたようなアドレス
手段等であってもよい。 （iv） 第１３図等に示されるＩ／Ｏディスエーブル信
号発生手段２０１の出力は、上記実施例におけるシリア
ルアクセスメモリの入／出力以外の回路動作、例えば、
アドレス手段１１１，１１２，１１３，１５１，１５
２，…や、メモリコントロール信号発生手段である分割
メモリコントロール手段１０２，…を、ディスエーブル
にしてもよい。(Iii) Y address means 111 shown in FIG.
When accessing serially, 112 and 113 do not have to be the conventional decoder-type Y address generating means,
It may be an addressing means using a shift register as a serial pointer, which is widely used in a multiport DRAM. (Iv) The output of the I / O disable signal generating means 201 shown in FIG. 13 and the like is the circuit operation other than the input / output of the serial access memory in the above embodiment, for example,
Address means 111, 112, 113, 151, 15
2, and the divided memory control means 102, which is a memory control signal generating means, may be disabled.

【０２０３】[0203]

【発明の効果】以上詳細に説明したように、第１の発明
によれば、複数個のシリアルアクセスメモリを並列に並
べ、それらを独立にコントロールする分割メモリコント
ロール手段を設け、さらに各シリアルアクセスメモリ間
を接続する転送手段を設けたので、例えば、第１番目の
シリアルアクセスメモリのメモリデータをシリアルリー
ドするとき、同時に同一転送サイクル中に、第２のシリ
アルアクセスメモリに対するメモリデータのライト転送
を一度に高速に行える。しかも、第１番目のシリアルア
クセスメモリの出力データを、外部アドレスによって、
ランダムに、加工して転送し、蓄積できる。そのため、
入力に対し、ディレイを持って出力したデータを、さら
に各ビット毎にディレイを設けて自由に出力できる。さ
らに、分割メモリコントロール手段にリードイネーブル
信号を入力するようにしたので、各シリアルアクセスメ
モリのリードデータを独立してコントロールできる。As described in detail above, according to the first aspect of the present invention, a plurality of serial access memories are arranged in parallel and divided memory control means for independently controlling them are provided. Since the transfer means for connecting the two is provided, for example, when the memory data of the first serial access memory is serially read, the write transfer of the memory data to the second serial access memory is performed once during the same transfer cycle at the same time. It can be done at high speed. Moreover, the output data of the first serial access memory is changed by the external address.
It can be processed, transferred, and stored randomly. for that reason,
Data output with a delay with respect to the input can be freely output by further providing a delay for each bit. Further, since the read enable signal is inputted to the divided memory control means, the read data of each serial access memory can be controlled independently.

【０２０４】第２の発明によれば、第１の発明とほぼ同
様の効果が得られるばかりか、出力インピーダンスコン
トロール手段を設けたので、各シリアルアクセスメモリ
の出力手段を独立してコントロールできる。第３の発明
によれば、第１の発明と同一の効果が得られ、さらに出
力インピーダンスコントロール手段を設けたので、第２
の発明と同様に、各シリアルアクセスメモリの出力手段
を独立にコントロールできる。According to the second invention, not only the effect similar to that of the first invention is obtained, but also since the output impedance control means is provided, the output means of each serial access memory can be controlled independently. According to the third invention, the same effect as that of the first invention is obtained, and the output impedance control means is further provided.
The output means of each serial access memory can be controlled independently, as in the above invention.

【０２０５】第４の発明によれば、第１の発明と同一の
効果が得られる。さらに、Ｉ／Ｏディスエーブル信号発
生手段を設けたので、この手段のコントロールによって
第１の発明と同様の動作が可能になると共に、各シリア
ルアクセスメモリを選択して使用できる。しかも、シリ
アルアクセスメモリに対するライト及びリード制御を転
送の度に行うと、１つのコントロール信号で一度にでき
るので、コントロールが容易となる。According to the fourth invention, the same effect as the first invention can be obtained. Further, since the I / O disable signal generating means is provided, the same operation as that of the first aspect of the invention can be performed by controlling this means, and each serial access memory can be selected and used. In addition, if the write and read control for the serial access memory is performed for each transfer, one control signal can be used at one time, which facilitates the control.

【０２０６】第５の発明によれば、第１の発明とほぼ同
様の効果が得られるばかりか、出力インピーダンスコン
トロール手段を設けたので、第２の発明と同様に、各シ
リアルアクセスメモリの出力手段を独立してコントロー
ルできる。その上、Ｉ／Ｏディスエーブル信号発生手段
を設けたので、このＩ／Ｏディスエーブル信号発生手段
の制御によって第１の発明と同様の動作が可能になると
共に、各シリアルアクセスメモリを選択して使用すると
きに有効である。しかも、各シリアルアクセスメモリに
対するライト及びリードのコントロールを転送の度に行
うと、１つのコントロール信号で１度にできるので、コ
ントロールの容易化が図れる。According to the fifth invention, not only the same effects as in the first invention are obtained, but also since the output impedance control means is provided, as in the second invention, the output means of each serial access memory is provided. Can be controlled independently. Moreover, since the I / O disable signal generating means is provided, the same operation as that of the first invention can be performed by controlling the I / O disable signal generating means, and each serial access memory can be selected. It is effective when used. In addition, if write and read control for each serial access memory is performed for each transfer, one control signal can be used for one time, which facilitates control.

【０２０７】第６の発明によれば、第１の発明と同様の
効果が得られる。さらに、出力インピーダンスコントロ
ール手段を設けたので、第２の発明と同様に、各シリア
ルアクセスメモリの出力手段を独立してコントロールで
きる。その上、Ｉ／Ｏディスエーブル信号発生手段を設
けたので、第４の発明と同様に、第１発明のような動作
が可能になると共に、各シリアルアクセスメモリを選択
して使用するときに有効である。しかも、ライト及びリ
ードコントロールを転送の度に行わず、１つのコントロ
ール信号で１度にできるので、用途により有効に使え
る。According to the sixth invention, the same effect as the first invention can be obtained. Further, since the output impedance control means is provided, the output means of each serial access memory can be controlled independently, as in the second invention. In addition, since the I / O disable signal generating means is provided, the same operation as the first invention is possible as in the fourth invention, and it is effective when each serial access memory is selected and used. Is. Moreover, since write and read control can be performed once with one control signal without performing each transfer, it can be effectively used depending on the application.

【０２０８】第７の発明によれば、第１の発明と同一の
効果が得られる。さらに、共通のリード用Ｙアドレス手
段を設けたので、リード用Ｙアドレスを共通にでき、Ｃ
ＰＵコントロール処理や、グラフィック処理等のよう
に、単純にシリアルに同一Ｙアドレスの出力を取出した
り、あるいは一定のディレイを持ったデータを比較して
その変化や差異を確認するような場合等に有効である。
しかも、リード用Ｙアドレスの共通化によってＹアドレ
ス手段を削減でき、それによってチップサイズを小さく
できる。According to the seventh invention, the same effect as the first invention can be obtained. Further, since the common read Y address means is provided, the read Y address can be made common, and C
Effective in cases such as PU control processing and graphic processing, where the output of the same Y address is simply taken out serially, or when data with a certain delay is compared and the change or difference is confirmed. Is.
Moreover, the common Y address for reading can reduce the Y address means, which can reduce the chip size.

【０２０９】第８の発明によれば、第１の発明とほぼ同
様の効果が得られる。さらに、出力インピーダンスコン
トロール手段を設けたので、第２の発明と同様に、各シ
リアルアクセスメモリの出力手段を独立にコントロール
できる。その上、リード用Ｙアドレスを共通にできるの
で、第６の発明と同様に、例えば、単純にシリアルに同
一Ｙアドレスの出力を取出したり、あるいは一定のディ
レイを持ったデータを比較してその変化や差異を確認す
るようなときに有効である。しかも、リード用Ｙアドレ
スの共通化によってＹアドレス手段を削減でき、チップ
サイズを小さくできる。According to the eighth invention, substantially the same effect as the first invention can be obtained. Further, since the output impedance control means is provided, the output means of each serial access memory can be controlled independently, as in the second invention. In addition, since the read Y address can be made common, as in the sixth aspect of the invention, for example, the output of the same Y address is simply taken out serially, or data having a certain delay is compared and the change is made. This is useful when you want to check differences or differences. Moreover, the common Y address for reading can reduce the Y address means, and the chip size can be reduced.

【０２１０】第９の発明によれば、第１の発明と同様の
効果が得られる。さらに、出力インピーダンスコントロ
ール手段を設けたので、第２の発明と同様に、各シリア
ルアクセスメモリの出力手段の出力端子を独立してコン
トロールできる。その上、リード用Ｙアドレスを共通に
できるので、第７の発明と同様に、例えば、単純にシリ
アルに同一Ｙアドレスの出力を取出したりするような場
合等において有効であり、しかもＹアドレス手段の削減
化によってチップサイズを小さくできる。According to the ninth invention, the same effect as that of the first invention can be obtained. Further, since the output impedance control means is provided, the output terminal of the output means of each serial access memory can be controlled independently, as in the second invention. Moreover, since the read Y address can be made common, it is effective, for example, in the case where the output of the same Y address is simply taken out serially as in the seventh invention. Chip size can be reduced by reduction.

【０２１１】第１０の発明によれば、第１の発明と同一
の効果が得られる。さらに、リード用Ｙアドレスを共通
にできるので、第７の発明と同様に、例えば、単純にシ
リアルに同一Ｙアドレスの出力を取出すような場合等に
おいて有効であり、しかもＹアドレス手段の削減化によ
ってチップサイズを小さくできる。その上、Ｉ／Ｏディ
スエーブル信号発生手段を設けたので、そのコントロー
ルによって第７の発明と同一の動作が可能になるばかり
か、メモリ動作を完全にディスエーブルにできる。しか
も、ライト及びリードのコントロールを転送の度に行わ
ずに、１つのコントロール信号で１度にできるので、コ
ントロールが容易となり、用途により、非常に有効に使
える。従って、例えばバスを本発明によるシリアルアク
セスメモリと共用しているシステムでは、外部とは、関
係のない転送時には、Ｉ／Ｏディスエーブル信号発生手
段によってハイインピーダンスのコントロールが行え、
使い勝ってが向上する。According to the tenth invention, the same effect as the first invention can be obtained. Further, since the read Y address can be made common, it is effective, for example, in the case where the output of the same Y address is simply taken out serially as in the seventh invention, and the reduction of the Y address means is effective. The chip size can be reduced. Moreover, since the I / O disable signal generating means is provided, not only the same operation as the seventh aspect of the invention can be performed by the control, but also the memory operation can be completely disabled. In addition, since write and read control can be performed once with one control signal without performing each transfer, control becomes easy and can be used very effectively depending on the application. Therefore, for example, in a system in which the bus is shared with the serial access memory according to the present invention, high-impedance control can be performed by the I / O disable signal generating means during transfer unrelated to the outside.
Improves usability.

【０２１２】第１１の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力手段を独立でコントロー
ルできる。さらに、第７の発明と同様に、リード用Ｙア
ドレスを共通にできる。その上、Ｉ／Ｏディスエーブル
信号発生手段を設けたので、そのコントロールによって
第８の発明と同一の動作が可能になると共に、メモリ動
作を完全にディスエーブルできる。しかも、このＩ／Ｏ
ディスエーブル信号発生手段により、複数のシリアルア
クセスメモリを選択して使用するときに有利であるばか
りか、ライト及びリードのコントロールを転送の度に行
わず、１つのコントロール信号で１度にできるので、コ
ントロールが容易になる等の効果がある。According to the eleventh invention, not only the same effect as the first invention is obtained, but also the output impedance control means is provided. Therefore, like the second invention, the output means of each serial access memory is provided. Can be controlled independently. Further, as in the seventh aspect, the read Y address can be shared. Moreover, since the I / O disable signal generating means is provided, the same operation as that of the eighth aspect of the invention can be performed by the control, and the memory operation can be completely disabled. Moreover, this I / O
Not only is it advantageous when the plurality of serial access memories are selected and used by the disable signal generating means, but write and read control is not performed for each transfer, and one control signal can be used for one time. There are effects such as easy control.

【０２１３】第１２の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、各シリ
アルアクセスメモリの出力手段を独立にコントロールで
き、その上、第７の発明と同様に、リード用Ｙアドレス
を共通にできるので、同一Ｙアドレスの出力に対する取
出しを容易にできると共に、チップサイズを小さくでき
る等の効果がある。さらに、Ｉ／Ｏディスエーブル信号
発生手段を設けたので、第９の発明と同一の動作が可能
になるばかりか、メモリ動作を完全にディスエーブルで
きる。しかも、複数のシリアルアクセスメモリを選択し
て使用するときに、使い勝手等が容易になる。According to the twelfth invention, not only the same effect as that of the first invention is obtained, but also since the output impedance control means is provided, the output means of each serial access memory can be provided similarly to the second invention. Since they can be controlled independently and, moreover, like the seventh invention, the read Y address can be made common, the output of the same Y address can be easily taken out, and the chip size can be reduced. Further, since the I / O disable signal generating means is provided, not only the same operation as that of the ninth invention is possible, but also the memory operation can be completely disabled. Moreover, when selecting and using a plurality of serial access memories, usability and the like become easy.

【０２１４】第１３の発明によれば、第１の発明と同一
の効果が得られる。さらに、ライト用及びリード用Ｙア
ドレスを共通にできるので、例えば、単純にシリアルに
同一Ｙアドレスの入／出力をするようなときに有効であ
り、しかもＹアドレス手段の削減化によってチップサイ
ズを最小化できる。According to the thirteenth invention, the same effect as that of the first invention can be obtained. Further, since the write and read Y addresses can be made common, it is effective, for example, when simply inputting / outputting the same Y address serially, and the chip size is minimized by reducing the Y address means. Can be converted.

【０２１５】第１４の発明によれば、第１の発明とほぼ
同様の利点が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力手段を独立にコントロー
ルできる。さらに、第１３の発明と同様に、ライト用及
びリード用Ｙアドレスを共通にできるので、例えば単純
にシリアルに同一Ｙアドレスの入／出力をするようなと
きに有効であり、しかもＹアドレス手段の削減化によっ
てチップサイズを最小化できる。According to the fourteenth invention, not only the advantages substantially similar to those of the first invention are obtained, but also since the output impedance control means is provided, as in the second invention, the output means of each serial access memory is provided. Can be controlled independently. Further, as in the thirteenth invention, the write and read Y addresses can be made common, which is effective, for example, when simply inputting / outputting the same Y address serially. The chip size can be minimized by the reduction.

【０２１６】第１５の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、各シリ
アルアクセスメモリの出力手段を独立してコントロール
できる。さらに、第１３の発明と同様に、ライト用及び
リード用Ｙアドレスを共通にできるので、例えば、単純
にシリアルに同一Ｙアドレスの入／出力をしたいときに
有効であり、しかもＹアドレス手段の削減化によってチ
ップサイズを最小化できる。According to the fifteenth invention, not only the same effect as that of the first invention is obtained, but also since the output impedance control means is provided, the output means of each serial access memory is provided similarly to the second invention. Can be controlled independently. Further, as in the thirteenth invention, the write and read Y addresses can be made common, which is effective, for example, when simply inputting / outputting the same Y address serially, and the number of Y address means is reduced. The size of the chip can be minimized.

【０２１７】第１６の発明によれば、第１の発明と同一
の効果が得られるばかりか、第１３の発明と同様に、ラ
イト用及びリード用Ｙアドレスを共通にできるので、例
えば、単純にシリアルに同一Ｙアドレスの入／出力をす
るようなときに有効であり、その上、Ｙアドレス手段の
削減化によってチップサイズを最小化できる。さらに、
Ｉ／Ｏディスエーブル信号発生手段を設けたので、第１
３の発明と同一の動作が可能になると共に、メモリ動作
を完全にディスエーブルできる。しかも、第４の発明と
同様に、複数のシリアルアクセスメモリを選択して使用
するときに有効であるばかりか、ライト及びリードコン
トロールを転送の度に行わず、１つのコントロール信号
で１度にできるので、コントロールが容易になる等の効
果がある。According to the sixteenth invention, not only the same effect as the first invention can be obtained, but also the write and read Y addresses can be made common as in the thirteenth invention. This is effective when serially inputting / outputting the same Y address, and the chip size can be minimized by reducing the Y address means. further,
Since the I / O disable signal generating means is provided,
The same operation as that of the third aspect of the invention can be performed, and the memory operation can be completely disabled. Moreover, similar to the fourth aspect of the invention, not only is it effective when a plurality of serial access memories are selected and used, but also write and read control is not performed for each transfer, and one control signal can be used once. Therefore, there are effects such as easy control.

【０２１８】第１７の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力手段を独立にコントロー
ルできる。さらに、第１３の発明と同様に、ライト用及
びリード用Ｙアドレスを共通にできるので、例えば、単
純にシリアルに同一Ｙアドレスの入／出力をするとき等
に有効であり、しかもＹアドレス手段の削減化によって
チップサイズを最小化できる。その上、Ｉ／Ｏディスエ
ーブル信号発生手段を設けたので、第１４の発明と同一
の動作が可能になると共に、メモリ動作を完全にディス
エーブルできる。しかも、第４の発明と同様に、複数の
シリアルアクセスメモリを選択して使用するときに有効
であるばかりか、ライト及びリードのコントロールを転
送の度に行わず、１つのコントロール信号で１度にでき
るので、コントロールが容易になる等の効果がある。According to the seventeenth invention, not only an effect similar to that of the first invention is obtained, but also output impedance control means is provided. Therefore, like the second invention, the output means of each serial access memory is provided. Can be controlled independently. Further, as in the thirteenth invention, the write and read Y addresses can be made common, which is effective, for example, when simply inputting / outputting the same Y address serially. The chip size can be minimized by the reduction. Moreover, since the I / O disable signal generating means is provided, the same operation as that of the fourteenth invention can be performed, and the memory operation can be completely disabled. Moreover, like the fourth aspect of the invention, it is effective not only when selecting and using a plurality of serial access memories, but also writing and reading control is not performed for each transfer, and one control signal is used for one time. As a result, there is an effect such as easy control.

【０２１９】第１８の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の実施例と同様に、各シ
リアルアクセスメモリの出力手段を独立にコントロール
できる。さらに、第１３の発明と同様に、ライト用及び
リード用Ｙアドレスを共通にできるので、例えば、単純
にシリアルに同一Ｙアドレスの入／出力をするようなと
きに有効であるばかりか、Ｙアドレス手段の削減化によ
ってチップサイズを最小化できる。その上、Ｉ／Ｏディ
スエーブル信号発生手段を設けたので、第１５の発明と
同一の動作が可能になると共に、メモリ動作を完全にデ
ィスエーブルできる。しかも、第４の発明と同様に、複
数のシリアルアクセスメモリを選択して使用するときに
有効であるばかりか、ライト及びリードコントロールを
転送の度に行わず、１つのコントロール信号で１度にで
きるので、コントロールが容易になる等の効果がある。According to the eighteenth invention, not only the same effect as the first invention can be obtained, but also the output impedance control means is provided. Therefore, as in the second embodiment, the output means of each serial access memory is provided. Can be controlled independently. Further, as in the thirteenth invention, since the write and read Y addresses can be made common, it is effective not only when the serially input / output of the same Y address is performed, but the Y address is also used. The chip size can be minimized by reducing the means. Moreover, since the I / O disable signal generating means is provided, the same operation as that of the fifteenth invention can be performed, and the memory operation can be completely disabled. Moreover, similar to the fourth aspect of the invention, not only is it effective when a plurality of serial access memories are selected and used, but also write and read control is not performed for each transfer, and one control signal can be used once. Therefore, there are effects such as easy control.

【０２２０】第１９の発明によれば、第１の発明と同一
の効果が得られるばかりか、第１３の発明と同様に、ラ
イト用及びリード用Ｙアドレスを共通にできるので、例
えば、単純にシリアルに同一Ｙアドレスの入／出力をす
るようなときに有効である。その上、Ｙアドレス手段の
削減化によってチップサイズを最小化できる。しかも、
Ｘアドレス手段をも共有化できるので、その数の削減化
によってチップサイズをより小さくできる。According to the nineteenth invention, not only the same effect as the first invention can be obtained, but also the write Y address and the read Y address can be made common as in the thirteenth invention. This is effective when inputting / outputting the same Y address serially. Moreover, the chip size can be minimized by reducing the Y address means. Moreover,
Since the X address means can also be shared, the chip size can be made smaller by reducing the number.

【０２２１】第２０の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第１の発明と同様に、各
シリアルアクセスメモリの出力手段を独立にコントロー
ルできる。さらに、第１３の発明と同様に、ライト用及
びリード用Ｙアドレスを共通にできるので、入／出力の
簡単化が図れると共に、Ｙアドレス手段の削減化によっ
てチップサイズを最小化できる。しかも、第１９の発明
と同様に、Ｘアドレス手段をも共有化できるので、チッ
プサイズをより小さくできる。According to the twentieth invention, not only the same effects as those of the first invention are obtained, but also the output impedance control means is provided. Therefore, like the first invention, the output means of each serial access memory is provided. Can be controlled independently. Further, as in the thirteenth invention, since the write and read Y addresses can be made common, the input / output can be simplified, and the chip size can be minimized by reducing the Y address means. Moreover, as in the nineteenth aspect of the invention, the X address means can be shared, so that the chip size can be further reduced.

【０２２２】第２１の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、各シリ
アルアクセスメモリの出力手段を独立にコントロールで
きる。その上、第１３の発明と同様に、ライト用及びリ
ード用Ｙアドレスを共通にできるので、入／出力の容易
化とチップサイズの小型化が図れる。しかも、第１９の
発明と同様に、Ｘアドレス手段をも共有化したので、チ
ップサイズをより小さくできる。According to the twenty-first invention, not only the same effect as that of the first invention is obtained, but also since the output impedance control means is provided, the output means of each serial access memory is provided as in the second invention. Can be controlled independently. Moreover, as in the thirteenth invention, since the write and read Y addresses can be shared, the input / output can be facilitated and the chip size can be reduced. Moreover, as in the nineteenth invention, since the X address means is also shared, the chip size can be further reduced.

【０２２３】第２２の発明によれば、第１の発明と同一
の効果が得られるばかりか、第１３の発明と同様に、ラ
イト用及びリード用Ｙアドレスを共通にできるので、入
／出力の容易化とチップサイズの小型化が図れると共
に、第１９の発明と同様に、Ｘアドレス手段をも共有化
できるので、チップサイズをより小さくできる。その
上、Ｉ／Ｏディスエーブル信号発生手段を設けたので、
第１９の発明と同一の動作が可能になると共に、メモリ
動作を完全にディスエーブルできる。しかも、第４の発
明と同様に、複数のシリアルアクセスメモリを選択して
使用するとき等に有効であるばかりか、ライト及びリー
ドコントロールを転送の度に行わず、１つのコントロー
ル信号で１度にできるので、コントロールの容易化等が
図れる。According to the twenty-second invention, not only the same effect as the first invention can be obtained, but also the write and read Y addresses can be made common as in the thirteenth invention, so that the input / output can be performed. The simplification and the reduction in the chip size can be achieved, and the X address means can be shared as in the nineteenth aspect of the invention, so that the chip size can be further reduced. Moreover, since I / O disable signal generating means is provided,
The same operation as that of the nineteenth invention is possible, and the memory operation can be completely disabled. Moreover, similar to the fourth invention, it is effective not only when selecting and using a plurality of serial access memories, but also when write and read control is not performed for each transfer, and one control signal is used for one time. Therefore, the control can be facilitated.

【０２２４】第２３の発明によれば、第１の発明とほぼ
同様の効果が得られるばかりか、出力インピーダンスコ
ントロール手段を設けたので、第２の発明と同様に、各
シリアルアクセスメモリの出力を独立にコントロールで
きる。さらに、第１３の発明と同様に、ライト用及びリ
ード用Ｙアドレスを共通にできるので、入／出力の簡単
化とチップサイズを最小化できる。その上、第１９の発
明と同様に、Ｘアドレス手段をも共有化できるので、チ
ップサイズをより小さくできる。しかも、Ｉ／Ｏディス
エーブル信号発生手段を設けたので、第２２の発明と同
様に、各シリアルアクセスメモリの入／出力に対するデ
ィスエーブルをコントロールできる。According to the twenty-third aspect of the invention, not only the effect similar to that of the first aspect of the invention is obtained, but also since the output impedance control means is provided, the output of each serial access memory can be changed as in the second aspect of the invention. Can be controlled independently. Further, as in the thirteenth invention, since the write and read Y addresses can be made common, the input / output can be simplified and the chip size can be minimized. Moreover, as in the nineteenth aspect of the invention, the X address means can be shared, so that the chip size can be further reduced. Moreover, since the I / O disable signal generating means is provided, the disable for the input / output of each serial access memory can be controlled as in the twenty-second aspect.

【０２２５】第２４の発明によれば、第１の発明と同一
の効果が得られるばかりか、出力インピーダンスコント
ロール手段を設けたので、第２の発明と同様に、シリア
ルアクセスメモリの出力手段を独立にコントロールでき
る。さらに、第１３の実施例と同様に、ライト用及びリ
ード用Ｙアドレスを共通にできるので、入／出力の簡単
化とチップサイズを小型化できる。その上、第１９の発
明と同様に、Ｘアドレス手段をも共有化できるので、チ
ップサイズをより小さくできる。しかも、Ｉ／Ｏディス
エーブル信号発生手段を設けたので、第２３の発明と同
様に、各シリアルアクセスメモリに対する入／出力のデ
ィスエーブル制御が可能となる。According to the twenty-fourth invention, not only the same effect as that of the first invention can be obtained, but also since the output impedance control means is provided, the output means of the serial access memory is independent as in the second invention. Can be controlled. Furthermore, as in the thirteenth embodiment, since the write and read Y addresses can be made common, the input / output can be simplified and the chip size can be reduced. Moreover, as in the nineteenth aspect of the invention, the X address means can be shared, so that the chip size can be further reduced. Moreover, since the I / O disable signal generating means is provided, the input / output disable control for each serial access memory can be performed as in the twenty-third aspect.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例の基本回路を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 1 is a configuration block diagram of a multi-serial access memory showing a basic circuit according to an embodiment of the present invention.

【図２】従来のシリアルアクセスメモリの構成ブロック
図である。FIG. 2 is a configuration block diagram of a conventional serial access memory.

【図３】図２の主要部分の回路図である。FIG. 3 is a circuit diagram of a main portion of FIG.

【図４】図２及び図３のタイミング図である。FIG. 4 is a timing diagram of FIGS. 2 and 3.

【図５】図１の主要部分の回路図である。5 is a circuit diagram of a main part of FIG.

【図６】図１の主要部分の回路図である。FIG. 6 is a circuit diagram of a main portion of FIG.

【図７】本発明第１の実施例を示すマルチシリアルアク
セスメモリの構成ブロック図である。FIG. 7 is a configuration block diagram of a multi-serial access memory showing the first embodiment of the present invention.

【図８】図７のタイミング図である。FIG. 8 is a timing diagram of FIG. 7.

【図９】本発明の第２の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図である。FIG. 9 is a configuration block diagram of a multi-serial access memory showing a second embodiment of the present invention.

【図１０】図９のタイミング図である。FIG. 10 is a timing diagram of FIG.

【図１１】本発明の第３の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。FIG. 11 is a configuration block diagram of a multi-serial access memory showing a third embodiment of the present invention.

【図１２】図１１のタイミング図である。FIG. 12 is a timing diagram of FIG. 11.

【図１３】本発明の第４の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。FIG. 13 is a configuration block diagram of a multi-serial access memory showing a fourth embodiment of the present invention.

【図１４】図１３のタイミング図である。FIG. 14 is a timing diagram of FIG.

【図１５】本発明の第５の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。FIG. 15 is a configuration block diagram of a multi-serial access memory showing a fifth embodiment of the present invention.

【図１６】図１５のタイミング図である。16 is a timing diagram of FIG.

【図１７】本発明の第６の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。FIG. 17 is a configuration block diagram of a multi-serial access memory showing a sixth embodiment of the present invention.

【図１８】図１７のタイミング図である。FIG. 18 is a timing diagram of FIG. 17.

【図１９】本発明の第７の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。FIG. 19 is a configuration block diagram of a multi-serial access memory showing a seventh embodiment of the present invention.

【図２０】図１９のタイミング図である。FIG. 20 is a timing diagram of FIG. 19.

【図２１】本発明の第８の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。FIG. 21 is a configuration block diagram of a multi-serial access memory showing an eighth embodiment of the present invention.

【図２２】図２１のタイミング図である。FIG. 22 is a timing diagram of FIG. 21.

【図２３】本発明の第９の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。FIG. 23 is a configuration block diagram of a multi-serial access memory showing a ninth embodiment of the present invention.

【図２４】図２３のタイミング図である。FIG. 24 is a timing diagram of FIG. 23.

【図２５】本発明の第１０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 25 is a configuration block diagram of a multi-serial access memory showing a tenth embodiment of the present invention.

【図２６】図２５のタイミング図である。FIG. 26 is a timing diagram of FIG. 25.

【図２７】本発明の第１１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 27 is a configuration block diagram of a multi-serial access memory showing an eleventh embodiment of the present invention.

【図２８】図２７のタイミング図である。FIG. 28 is a timing diagram of FIG. 27.

【図２９】本発明の第１２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 29 is a configuration block diagram of a multi-serial access memory showing a twelfth embodiment of the present invention.

【図３０】図２９のタイミング図である。FIG. 30 is a timing diagram of FIG. 29.

【図３１】本発明の第１３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 31 is a configuration block diagram of a multi-serial access memory showing a thirteenth embodiment of the present invention.

【図３２】図３１のタイミング図である。FIG. 32 is a timing diagram of FIG. 31.

【図３３】本発明の第１４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 33 is a configuration block diagram of a multi-serial access memory showing a 14th embodiment of the present invention.

【図３４】図３３のタイミング図である。FIG. 34 is a timing diagram of FIG. 33.

【図３５】本発明の第１５の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 35 is a configuration block diagram of a multi-serial access memory showing a fifteenth embodiment of the present invention.

【図３６】図３５のタイミング図である。FIG. 36 is a timing diagram of FIG. 35.

【図３７】本発明の第１６の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 37 is a configuration block diagram of a multi-serial access memory showing a sixteenth embodiment of the present invention.

【図３８】図３７のタイミング図である。FIG. 38 is a timing diagram of FIG. 37.

【図３９】本発明の第１７の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 39 is a configuration block diagram of a multi-serial access memory showing a seventeenth embodiment of the present invention.

【図４０】図３９のタイミング図である。FIG. 40 is a timing diagram of FIG. 39.

【図４１】本発明の第１８の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 41 is a configuration block diagram of a multi-serial access memory showing an eighteenth embodiment of the present invention.

【図４２】図４１のタイミング図である。FIG. 42 is a timing diagram of FIG. 41.

【図４３】本発明の第１９の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 43 is a configuration block diagram of a multi-serial access memory showing a nineteenth embodiment of the present invention.

【図４４】図４３のタイミング図である。FIG. 44 is a timing diagram of FIG. 43.

【図４５】本発明の第２０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 45 is a configuration block diagram of a multi-serial access memory showing a twentieth embodiment of the present invention.

【図４６】図４５のタイミング図である。FIG. 46 is a timing diagram of FIG. 45.

【図４７】本発明の第２１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 47 is a configuration block diagram of a multi-serial access memory showing a twenty-first embodiment of the present invention.

【図４８】図４７のタイミング図である。FIG. 48 is a timing diagram of FIG. 47.

【図４９】本発明の第２２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 49 is a configuration block diagram of a multi-serial access memory showing a 22nd embodiment of the present invention.

【図５０】図４９のタイミング図である。FIG. 50 is a timing diagram of FIG. 49.

【図５１】本発明の第２３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 51 is a configuration block diagram of a multi-serial access memory showing a 23rd embodiment of the present invention.

【図５２】図５１のタイミング図である。52 is a timing diagram of FIG. 51.

【図５３】本発明の第２４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。FIG. 53 is a configuration block diagram of a multi-serial access memory showing a twenty-fourth embodiment of the present invention.

【図５４】図５３のタイミング図である。FIG. 54 is a timing diagram of FIG. 53.

【符号の説明】[Explanation of symbols]

１０１ メモリコントロール手段 １０２〜１０９ 分割メモリコントロール手
段 １０２，１０２−２−１〜１０９−１，１０９−２
メモリセルアレイコントロール手段 １１１〜１１３ Ｙアドレス手段 １２１ ライトデータバス １２２，１２３ リードデータバス １３１ ライト転送手段 １３２，１３３ リード転送手段 １３４ データレジスタ・メモリセ
ルアレイ接続手段 １４１，１４２ メモリセルアレイ １５１，１５２ Ｘアドレス手段 １６１ 入力手段 １６２，１６３ 出力手段 １７１〜１７３ Ｙアドレス発生手段 １７４，１７５ 共通Ｙアドレス発生手段 １８１，１８２ Ｘアドレス発生手段 １８３ 共通Ｘアドレス発生手段101 memory control means 102-109 divided memory control means 102, 102-2-1 to 109-1, 109-2
Memory cell array control means 111 to 113 Y address means 121 Write data bus 122, 123 Read data bus 131 Write transfer means 132, 133 Read transfer means 134 Data register / memory cell array connection means 141, 142 Memory cell array 151, 152 X address means 161 Input means 162,163 Output means 171-173 Y address generation means 174,175 Common Y address generation means 181,182 X address generation means 183 Common X address generation means

Claims (24)

【特許請求の範囲】[Claims] 【請求項１】 同一チップ上に並列に形成され、それぞ
れ独立したアドレスをＸアドレス手段及びＹアドレス手
段でデコードしてそのデコード結果に基づきシリアルに
データの入出力を行う複数個のシリアルアクセスメモリ
と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記シルアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。1. A plurality of serial access memories, which are formed in parallel on the same chip, decode independent addresses by an X address means and a Y address means, and serially input / output data based on the decoding result. , At the time of data transfer for serial read of the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Inputting various kinds of signals including a transfer means for performing a write transfer to the + 1st serial access memory and a read enable signal for controlling whether to read the read data of each serial access memory or to maintain the previous output state In addition to the mutual transfer control of each of the serial access memories, a divided memory control means for independently controlling each of the serial access memories is provided. 【請求項２】 同一チップ上に並列に形成され、それぞ
れ独立したアドレスをＸアドレス手段及びＹアドレス手
段でデコードしてそのデコード結果に基づきシリアルに
データの入力を行うと共に出力手段からシリアルにデー
タの出力を行う複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
ル以外に、独立にコントロールする分割メモリコントロ
ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。2. An address which is formed in parallel on the same chip and is independently decoded by the X address means and the Y address means, serially inputs data based on the decoding result, and serially outputs data from the output means. When transferring data for serial reading of the plurality of serial access memories for outputting and the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Transfer means for performing write transfer to the + 1st serial access memory, divided memory control means for independently controlling each serial access memory in addition to mutual transfer control, and impedance for output means of each serial access memory A multi-serial access memory, comprising: output impedance control means for controlling. 【請求項３】 同一チップ上に並列に形成され、それぞ
れ独立したアドレスをＸアドレス手段及びＹアドレス手
段でデコードしてそのデコード結果に基づきシリアルに
データの入力を行うと共に出力手段からシリアルにデー
タの出力を行う複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。3. An address formed on the same chip in parallel and independently decoded by the X address means and the Y address means, serially inputting data based on the decoding result, and outputting data serially from the output means. When transferring data for serial reading of the plurality of serial access memories for outputting and the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Inputting various kinds of signals including a transfer means for performing write transfer to the + 1st serial access memory and a read enable signal for controlling whether to read the read data of each serial access memory or maintain the state of previous output In addition to the mutual transfer control of each of the serial access memories, a divided memory control means for independently controlling the serial access memories and an output impedance control means for controlling the impedance of the output means of each of the serial access memories are provided. Characteristic multi-serial access memory. 【請求項４】 同一チップ上に並列に形成され、それぞ
れ独立したアドレスをＸアドレス手段及びＹアドレス手
段でデコードしてそのデコード結果に基づき入力手段及
び出力手段によってシリアルにデータの入出力を行う複
数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
を同時にディスエーブルにする信号を発生するＩ／Ｏデ
ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。4. A plurality of devices formed in parallel on the same chip, wherein independent addresses are decoded by an X address means and a Y address means, and input / output means serially input / output data based on the decoding result. Number of serial access memories, and at the time of data transfer for serial read of the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Inputting various kinds of signals including a transfer means for performing write transfer to the + 1st serial access memory and a read enable signal for controlling whether to read the read data of each serial access memory or maintain the state of previous output In addition to the mutual transfer control of the serial access memories, the divided memory control means for independently controlling the serial access memories and the I / O disk device for generating a signal for simultaneously disabling the input means and the output means of the serial access memories are also provided. A multi-serial access memory comprising: an enable signal generating means. 【請求項５】 請求項４の複数個のシリアルアクセスメ
モリ、転送手段、及びＩ／Ｏディスエーブル信号発生手
段と、 前記各シリアルアクセスメモリを相互の転送コントロー
ル以外に、独立にコントロールする分割メモリコントロ
ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。5. A plurality of serial access memories, transfer means, and I / O disable signal generating means according to claim 4, and a divided memory control for independently controlling the serial access memories in addition to mutual transfer control. A multi-serial access memory comprising: means and output impedance control means for controlling impedance with respect to the output means of each serial access memory. 【請求項６】 請求項４の複数個のシリアルアクセスメ
モリ、転送手段、分割メモリコントロール手段、及びＩ
／Ｏディスエーブル信号発生手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。6. The plurality of serial access memories according to claim 4, transfer means, divided memory control means, and I.
/ O disable signal generating means, and output impedance control means for controlling the impedance of the output means of each of the serial access memories, a multi-serial access memory. 【請求項７】 同一チップ上に並列に形成され、それぞ
れ独立したアドレスをデコードする各独立したＸアドレ
ス手段、該アドレスをデコードする独立した第１番目の
ライト用Ｙアドレス手段、及び該アドレスをデコードす
る第１番目〜第ｎ番目までの共通のリード用Ｙアドレス
手段を有し、それらのデコード結果に基づきシリアルに
データの入出力を行う複数個のシリアルアクセスメモリ
と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。7. An independent X address means, which is formed in parallel on the same chip and decodes an independent address, an independent first Y address means for writing, which decodes the address, and decodes the address. A plurality of serial access memories having the first to nth common read Y address means for serially inputting / outputting data based on the decoding results, and the nth serial access At the time of data transfer for serial reading of the memory, the transfer data is transferred to the n-th
Inputting various kinds of signals including a transfer means for performing write transfer to the + 1st serial access memory and a read enable signal for controlling whether to read the read data of each serial access memory or maintain the state of previous output In addition to the mutual transfer control of each of the serial access memories, a divided memory control means for independently controlling the serial access memories is provided. 【請求項８】 同一チップ上に並列に形成され、それぞ
れ独立したアドレスをデコードする各独立したＸアドレ
ス手段、該アドレスをデコードする独立した第１番目の
ライト用Ｙアドレス手段、及び該アドレスをデコードす
る第１番目〜第ｎ番目までの共通のリード用Ｙアドレス
手段を有し、それらのデコード結果に基づきシリアルに
データの入力を行うと共通に出力手段からシリアルにデ
ータの出力を行う複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
ル以外に、独立にコントロールする分割メモリコントロ
ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。8. An independent X address means, which is formed in parallel on the same chip and decodes an independent address, an independent first write Y address means for decoding the address, and a decode for the address. A plurality of common Y-address means for reading, which are common to the first to n-th, and when data is input serially based on the decoding results of these, a plurality of data are output serially from the output means in common. At the time of data transfer for serial read of the serial access memory and the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Transfer means for performing write transfer to the + 1st serial access memory, divided memory control means for independently controlling each serial access memory in addition to mutual transfer control, and impedance for output means of each serial access memory A multi-serial access memory, comprising: output impedance control means for controlling. 【請求項９】 請求項８の複数個のシリアルアクセスメ
モリ、転送手段、及び出力インピーダンスコントロール
手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。9. A plurality of serial access memories according to claim 8, a transfer means, and an output impedance control means, and controlling whether to read the read data of each of the serial access memories or to maintain the state of the previous output. A multi-serial access memory, comprising: divided memory control means for inputting various signals including a read enable signal and independently controlling the serial access memories in addition to mutual transfer control. 【請求項１０】 同一チップ上に並列に形成され、それ
ぞれ独立したアドレスをデコードする各独立したＸアド
レス手段、該アドレスをデコードする独立した第１番目
のライト用Ｙアドレス手段、及び該アドレスをデコード
する第１番目〜第ｎ番目までの共通のリード用Ｙアドレ
ス手段を有し、それらのデコード結果に基づき入力手段
及び出力手段によってシリアルにデータの入出力を行う
複数個のシリアルアクセスメモリと、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
を同時にディスエーブルにする信号を発生するＩ／Ｏデ
ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。10. An independent X address means formed in parallel on the same chip for decoding an independent address, an independent first Y address means for writing for decoding the address, and a decode for the address. A plurality of serial access memories having first to n-th common read Y address means and serially inputting / outputting data by the input means and the output means based on the decoding results thereof; At the time of data transfer for serial read of the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Inputting various kinds of signals including a transfer means for performing write transfer to the + 1st serial access memory and a read enable signal for controlling whether to read the read data of each serial access memory or maintain the state of previous output In addition to the mutual transfer control of the serial access memories, the divided memory control means for independently controlling the serial access memories and the I / O disk device for generating a signal for simultaneously disabling the input means and the output means of the serial access memories are also provided. A multi-serial access memory comprising: an enable signal generating means. 【請求項１１】 請求項１０の複数個のシリアルアクセ
スメモリ、転送手段、及びＩ／Ｏディスエーブル信号発
生手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
ル以外に、独立にコントロールする分割メモリコントロ
ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。11. A plurality of serial access memories, a transfer means, and an I / O disable signal generation means according to claim 10, and a divided memory control for independently controlling the respective serial access memories in addition to mutual transfer control. A multi-serial access memory comprising: means and output impedance control means for controlling impedance with respect to the output means of each serial access memory. 【請求項１２】 請求項１０の複数個のシリアルアクセ
スメモリ、転送手段、及び分割メモリコントロール手段
と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。12. A plurality of serial access memories according to claim 10, transfer means, and divided memory control means, and output impedance control means for controlling impedance with respect to the output means of each serial access memory. Multi-serial access memory characterized by. 【請求項１３】 同一チップ上に並列に形成され、それ
ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
手段でデコードしてそのデコード結果に基づきシリアル
にデータの入出力を行う複数個のシリアルアクセスメモ
リと、 前記各独立したＸアドレス手段と前記第１番目のライト
用Ｙアドレス手段を兼ねる第１番目〜第ｎ番目までの共
通のライト／リード用共通Ｙアドレス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割コントロール手段
とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。13. A plurality of serial access memories which are formed in parallel on the same chip and which decode independent addresses by an X address means and a Y address means and serially input / output data based on the decoding result. , The first to nth common write / read common Y address generating means which also serve as the independent X address means and the first write Y address means, and the nth serial access At the time of data transfer for serial reading of the memory, the transfer data is transferred to the n-th
Inputting various kinds of signals including a transfer means for performing write transfer to the + 1st serial access memory and a read enable signal for controlling whether to read the read data of each serial access memory or maintain the state of previous output In addition to the mutual transfer control of each of the serial access memories, division control means for independently controlling the multi-serial access memory is also provided. 【請求項１４】 同一チップ上に並列に形成され、それ
ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
手段でデコードしてそのデコード結果に基づき入力手段
及び出力手段によってシリアルにデータの入出力を行う
複数個のシリアルアクセスメモリと、 前記各独立したＸアドレス手段と前記第１番目のライト
用Ｙアドレス手段を兼ねる第１番目〜第ｎ番目までの共
通のライト／リード用共通Ｙアドレス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記各シリアルクアセスメモリを相互の転送コントロー
ル以外に、独立にコントロールする分割メモリコントロ
ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。14. A plurality of devices formed in parallel on the same chip, wherein independent addresses are decoded by an X address means and a Y address means, and input / output means serially input / output data based on the decoding result. A plurality of serial access memories, first to nth common write / read common Y address generating means which also serve as the independent X address means and the first write Y address means, and At the time of data transfer for serial read of the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Transfer means for performing write transfer to the + 1st serial access memory, divided memory control means for independently controlling each serial access memory as well as mutual transfer control, and impedance for output means of each serial access memory A multi-serial access memory, comprising: output impedance control means for controlling the. 【請求項１５】 請求項１４の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、及び出
力インピーダンスコントロール手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。15. A plurality of serial access memories according to claim 14, a common Y address generating means, a transfer means, and an output impedance control means, and the read data of each of the serial access memories is read out or in a state of a previous output. Various types of signals including a read enable signal for controlling whether or not to keep the serial access memory are input, and divided memory control means for independently controlling the serial access memories other than mutual transfer control are provided. Serial access memory. 【請求項１６】 請求項１４の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、及び転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
を同時にディスエーブルにする信号を発生するＩ／Ｏデ
ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。16. A plurality of serial access memories according to claim 14, a common Y address generation means, and a transfer means, and whether to read the read data of each of the serial access memories or to maintain the state of the previous output. Various kinds of signals including a read enable signal for controlling the serial access memories to independently control the serial access memories and the input means and the output means of the serial access memories at the same time. A multi-serial access memory, comprising: an I / O disable signal generating means for generating a signal for enabling. 【請求項１７】 請求項１４の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
モリコントロール手段、及び出力インピーダンスコント
ロール手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
を同時にディスエーブルにする信号を発生するＩ／Ｏデ
ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。17. A plurality of serial access memories according to claim 14, a common Y address generating means, a transfer means, a divided memory control means, and an output impedance control means, and an input means and an output means of each of the serial access memories at the same time. A multi-serial access memory, comprising: I / O disable signal generating means for generating a disable signal. 【請求項１８】 請求項１６の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
モリコントロール手段、及びＩ／Ｏディスエーブル信号
発生手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。18. A plurality of serial access memories according to claim 16, a common Y address generation means, a transfer means, a divided memory control means, an I / O disable signal generation means, and an output means of each serial access memory. A multi-serial access memory, comprising: output impedance control means for controlling impedance. 【請求項１９】 同一チップ上に並列に形成され、それ
ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
手段でデコードしてそのデコード結果に基づきシリアル
にデータの入出力を行う複数個のシリアルアクセスメモ
リと、 前記各シリアルアクセスメモリ共通のＸアドレス手段と
前記第１番目のライト用Ｙアドレス手段を兼ねる第１番
目〜第ｎ番目までの共通のライト／リード用共通Ｙアド
レス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。19. A plurality of serial access memories, which are formed in parallel on the same chip, decode independent addresses by an X address means and a Y address means, and serially input / output data based on the decoding result. , A common write / read common Y address generating means from 1st to nth which also serves as the X address means common to each serial access memory and the first write Y address means, and the nth At the time of data transfer for serial read of the serial access memory of the
Inputting various kinds of signals including a transfer means for performing write transfer to the + 1st serial access memory and a read enable signal for controlling whether to read the read data of each serial access memory or maintain the state of previous output In addition to the mutual transfer control of each of the serial access memories, a divided memory control means for independently controlling the serial access memories is provided. 【請求項２０】 同一チップ上に並列に形成され、それ
ぞれ独立したアドレスをＸアドレス手段及びＹアドレス
手段でデコードしてそのデコード結果に基づき入力手段
及び出力手段によってシリアルにデータの入出力を行う
複数個のシリアルアクセスメモリと、 前記各シリアルアクセスメモリ共通のＸアドレス手段と
前記第１番目のライト用Ｙアドレス手段を兼ねる第１番
目〜第ｎ番目までの共通のライト／リード用共通Ｙアド
レス発生手段と、 前記第ｎ番目のシリアルアクセスメモリのシリアルリー
ドのためのデータ転送時に、その転送データを前記第ｎ
＋１番目のシリアルアクセスメモリへライト転送するよ
うな転送手段と、 前記各シリアルアクセスメモリを相互の転送コントロー
ル以外に、独立にコントロールする分割メモリコントロ
ール手段と、 前記各シリアルアクセスメモリの出力手段に対するイン
ピーダンスのコントロールを行う出力インピーダンスコ
ントロール手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。20. A plurality of devices formed in parallel on the same chip, wherein independent addresses are decoded by an X address means and a Y address means, and input / output means serially input / output data based on the decoding result. A plurality of serial access memories, and a common write / read common Y address generating means for the first to nth memory which also serves as the X address means common to the serial access memories and the first write Y address means. And at the time of data transfer for serial read of the n-th serial access memory, the transfer data is transferred to the n-th serial access memory.
Transfer means for performing write transfer to the + 1st serial access memory, divided memory control means for independently controlling each serial access memory in addition to mutual transfer control, and impedance for output means of each serial access memory A multi-serial access memory, comprising: output impedance control means for controlling. 【請求項２１】 請求項２０の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、及び出
力インピーダンスコントロール手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。21. A plurality of serial access memories according to claim 20, a common Y address generating means, a transfer means, and an output impedance control means, and the read data of each of the serial access memories is read out or is in a previous output state. Various types of signals including a read enable signal for controlling whether or not to keep the serial access memory are input, and divided memory control means for independently controlling the serial access memories other than mutual transfer control are provided. Serial access memory. 【請求項２２】 請求項２０の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、及び転送手段と、 前記シリアルアクセスメモリ個々のリードデータの読み
出しを行うか、前出力の状態を保つかをコントロールす
るリードイネーブル信号を含む各種の信号を入力し、前
記各シリアルアクセスメモリを相互の転送コントロール
以外に、独立にコントロールする分割メモリコントロー
ル手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
を同時にディスエーブルにする信号を発生するＩ／Ｏデ
ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。22. A plurality of serial access memories according to claim 20, a common Y address generation means, and a transfer means, and whether to read the read data of each of the serial access memories or to maintain the state of the previous output. Various kinds of signals including a read enable signal for controlling the serial access memories to independently control the serial access memories and the input means and the output means of the serial access memories at the same time. A multi-serial access memory, comprising: an I / O disable signal generating means for generating a signal for enabling. 【請求項２３】 請求項２０の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
モリコントロール手段、及び出力インピーダンスコント
ロール手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
を同時にディスエーブルにする信号を発生するＩ／Ｏデ
ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。23. A plurality of serial access memories, a common Y address generation means, a transfer means, a divided memory control means, and an output impedance control means of claim 20, and an input means and an output means of each serial access memory at the same time. A multi-serial access memory, comprising: I / O disable signal generating means for generating a disable signal. 【請求項２４】 請求項２１の複数個のシリアルアクセ
スメモリ、共通Ｙアドレス発生手段、転送手段、分割メ
モリコントロール手段、及び出力インピーダンスコント
ロール手段と、 前記各シリアルアクセスメモリの入力手段及び出力手段
を同時にディスエーブルにする信号を発生するＩ／Ｏデ
ィスエーブル信号発生手段とを、 備えたことを特徴とするマルチシリアルアクセスメモ
リ。24. A plurality of serial access memories according to claim 21, a common Y address generating means, a transfer means, a divided memory control means, and an output impedance control means, and an input means and an output means of each of the serial access memories at the same time. A multi-serial access memory, comprising: I / O disable signal generating means for generating a disable signal.