JPH05233274A - Instruction prefeching device - Google Patents

Abstract

PURPOSE:To prefetch a necessary instruction out of a core instruction and a software instruction by a processor. CONSTITUTION:A STAT detection circuit 32 detects a STAT tag indicating the start of a core instruction during the execution of software and sends the derected result to a competition control circuit 31. An EOP detection circuit 35 detects an EOP tag indicating the execution of the succeeding software during the execution of the core instruction and sends the detected result to the circuit 31. The circuit 31 receives these detection signals and dynamically changes the extraction priority order of the core instruction and the software instruction. Consequently the extraction of an unnecessary instruction can be prevented and the performance of the processor can be improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はプロセッサの命令先取り
装置に係わり、特にソフトウェア命令とコア命令の間で
の先取り優先順位を制御するための命令先取り装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an instruction prefetching device for a processor, and more particularly to an instruction prefetching device for controlling a prefetching priority order between a software instruction and a core instruction.

【０００２】[0002]

【従来の技術】プロセッサの命令先取り装置には、従来
から同期タイプと非同期タイプの２種類が存在してい
る。ここで同期タイプとは、命令の実行に対して後続の
命令の取り出しが同期しているものをいい、非同期タイ
プとは命令の実行に後続の命令の取り出しが非同期のも
のをいう。2. Description of the Related Art Conventionally, there are two types of instruction prefetching devices for processors: a synchronous type and an asynchronous type. Here, the synchronous type means that the fetching of the subsequent instruction is synchronized with the execution of the instruction, and the asynchronous type means that the fetching of the subsequent instruction is asynchronous with the execution of the instruction.

【０００３】このように同期タイプの命令先取り装置
は、実行の命令に依存して後続命令の取り出しを制御し
ている。このために、先行する命令の実行時に、初めて
後続する命令の先取りの指示が出るようになっていた。
一方、非同期タイプでは命令の先取りが実行命令に依存
していないものの、ソフトウェア命令やコア命令の取り
出しの優先順位は固定されていた。ここでコア命令と
は、ソフトウェア命令をプロセッサが実行可能な形に変
換したものをいう。As described above, the synchronous type instruction prefetching device controls fetching of subsequent instructions depending on the instruction to be executed. Therefore, when the preceding instruction is executed, the instruction to prefetch the succeeding instruction is issued for the first time.
On the other hand, in the asynchronous type, although the instruction prefetch does not depend on the execution instruction, the priority order for fetching the software instruction or the core instruction is fixed. Here, the core instruction refers to a software instruction converted into a form executable by a processor.

【０００４】[0004]

【発明が解決しようとする課題】このように従来の命令
先取り装置のうち同期タイプの場合には、先行するコア
命令の実行によって、先取りすべき命令がソフトウェア
命令なのかコア命令なのかの指示がでる。このため、ソ
フトウェア命令の場合でもコア命令の場合でも、先取り
命令数が少ないといった問題があった。As described above, in the case of the synchronous type among the conventional instruction prefetching devices, execution of the preceding core instruction gives an instruction as to whether the instruction to be prefetched is a software instruction or a core instruction. Out. Therefore, there is a problem that the number of prefetch instructions is small regardless of whether it is a software instruction or a core instruction.

【０００５】また、非同期タイプの場合には命令バッフ
ァの大きさに比例した数多くの命令を先取りすることが
できるが、実行命令に依存することなく命令の先取りを
行うため、先取り優先順位が固定となり、必要としない
命令が先取りされることになった。このため、必要な命
令の先取りが待たされ、プロセッサの性能を十分発揮す
ることができないといった問題があった。Further, in the case of the asynchronous type, a large number of instructions proportional to the size of the instruction buffer can be prefetched, but since the instructions are prefetched without depending on the execution instruction, the prefetch priority is fixed. , The orders that I don't need will be preempted. Therefore, there is a problem that the prefetching of the necessary instruction is delayed, and the performance of the processor cannot be fully exerted.

【０００６】そこで本発明の目的は、コア命令とソフト
ウェア命令のうちの必要とする命令が先取りされ、プロ
セッサの性能の向上を図ることのできる命令先取り装置
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an instruction prefetching device capable of prefetching required instructions among core instructions and software instructions and improving the performance of a processor.

【０００７】[0007]

【課題を解決するための手段】請求項１記載の発明で
は、（イ）ソフトウェア命令と、ソフトウェア命令をプ
ロセッサが実行可能な形に変換したコア命令とを格納し
た記憶手段から、これらソフトウェア命令およびコア命
令を命令実行とは非同期に先取りする先取り手段と、
（ロ）先取りしたコア命令中に存在する１ソフトウェア
命令の実行完了と次のソフトウェア命令の実行開始を示
すＥＯＰタグをコア命令の実行開始以前にデコードする
ＥＯＰ検出手段と、（ハ）このＥＯＰ検出手段の結果を
入力して、コア命令の取り出しの優先順位をソフトウェ
ア命令の取り出しの優先順位よりも下げるように先取り
手段によるこれらの命令の取り出しを制御する競合制御
回路とを命令先取り装置に具備させる。According to a first aspect of the present invention, (a) a software instruction and a core instruction obtained by converting the software instruction into a form executable by a processor are stored in a storage means, Pre-fetching means for pre-fetching core instructions asynchronously with instruction execution,
(B) EOP detection means for decoding the EOP tag indicating the completion of execution of one software instruction existing in the prefetched core instruction and the start of execution of the next software instruction before the start of execution of the core instruction, and (c) this EOP detection The instruction prefetching device is provided with a contention control circuit which inputs the result of the means and controls the fetching of these instructions by the prefetching means so as to lower the priority of fetching the core instructions below the fetching priority of the software instructions. ..

【０００８】すなわち請求項１記載の発明では、ＥＯＰ
検出手段によって１ソフトウェア命令の実行完了と次の
ソフトウェア命令の実行開始を示すＥＯＰタグが検出さ
れたときには、それ以降におけるコア命令の取り出しの
優先順位をソフトウェア命令の取り出しの優先順位より
も下げることにして、後続するソフトウェア命令の先取
りを、不要なコア命令の取り出しによって待たされるこ
とを防止し、前記した目的を達成する。That is, according to the first aspect of the invention, the EOP
When an EOP tag indicating the completion of execution of one software instruction and the start of execution of the next software instruction is detected by the detection means, the priority of fetching core instructions after that is lowered below the priority of fetching software instructions. Thus, the preemption of the subsequent software instruction is prevented from being delayed due to the extraction of the unnecessary core instruction, and the above-mentioned object is achieved.

【０００９】請求項２記載の発明では、請求項１記載の
発明の構成に更に、コア命令の先取りの必要性を、ソフ
トウェア命令中に存在する先取り有りを示すＳＴＡＴタ
グによって検出するＳＴＡＴ検出手段を追加している。
そして、競合制御回路はこのＳＴＡＴ検出手段によって
ＳＴＡＴタグが検出されたとき、ソフトウェア命令の取
り出しの優先順位をコア命令の取り出しの優先順位より
も下げるように先取り手段によるこれらの命令の取り出
しを制御することにしている。According to a second aspect of the present invention, in addition to the configuration of the first aspect of the invention, there is provided STAT detection means for detecting the necessity of prefetching the core instruction by means of a STAT tag which is present in the software instruction and indicates the prefetching. I am adding.
Then, when the STAT tag is detected by the STAT detecting means, the competition control circuit controls the fetching of these instructions by the prefetching means so as to lower the priority of fetching the software instructions below the priority of fetching the core instructions. I have decided.

【００１０】[0010]

【実施例】以下実施例につき本発明を詳細に説明する。EXAMPLES The present invention will be described in detail below with reference to examples.

【００１１】図１は本発明の一実施例における命令先取
り装置とその周辺の構成を表わしたものである。この装
置を構成するプロセッサ１１は、命令の先取りを行う命
令先取り部１２と、命令の実行を行う命令実行部１３か
ら構成されている。プロセッサ１１はシステムバス１４
を介して記憶装置１５と接続されている。この記憶装置
１５にはソフトウェア命令とコア命令が格納されるよう
になっている。本明細書で、コア命令とはソフトウェア
命令をプロセッサが実行可能な形に変換したものをい
う。FIG. 1 shows the configuration of an instruction prefetching device and its peripherals in an embodiment of the present invention. A processor 11 that constitutes this apparatus is composed of an instruction prefetching unit 12 that prefetches instructions and an instruction execution unit 13 that executes instructions. Processor 11 is system bus 14
It is connected to the storage device 15 via. The storage device 15 is adapted to store software instructions and core instructions. In this specification, a core instruction is a software instruction converted into a form executable by a processor.

【００１２】命令先取り部１２は、ソフトウェア命令と
コア命令の先取りを行う機能を持っている。ソフトウェ
ア命令の先取りのために、ソフトアドレスポインタ２１
と、ソフトアドレス制御回路２２と、ソフト命令バッフ
ァ２３およびソフト命令レジスタ２４が配置されてい
る。ここで、ソフトアドレスポインタ２１は、ソフトウ
ェア命令の先取りのためのアドレスを保持するものであ
り、ソフトアドレス制御回路２２は、ソフトアドレスの
命令取り出し後の加算や、命令実行部１３から送出され
る分岐先アドレスとの切り換えを行うようになってい
る。ソフト命令バッファ２３は、記憶装置１５よりシス
テムバス１４経由で送られてくるソフトウェア命令語を
バッファリングする。ソフト命令バッファ２３から読み
出された実行命令はソフト命令レジスタ２４に格納され
るようになっている。The instruction prefetching unit 12 has a function of prefetching software instructions and core instructions. A soft address pointer 21 for prefetching software instructions
A soft address control circuit 22, a soft instruction buffer 23, and a soft instruction register 24 are arranged. Here, the soft address pointer 21 holds an address for prefetching the software instruction, and the soft address control circuit 22 adds the software address after the instruction is fetched and branches the instruction execution unit 13 to send the software address. It is designed to switch to the destination address. The soft instruction buffer 23 buffers software instruction words sent from the storage device 15 via the system bus 14. The execution instruction read from the soft instruction buffer 23 is stored in the soft instruction register 24.

【００１３】コア命令の先取りのためには、コアアドレ
スポインタ２６と、コアアドレス制御回路２７と、コア
命令バッファ２８およびコア命令レジスタ２９が配置さ
れている。ここで、コアアドレスポインタ２６は、コア
命令の先取りのためのアドレスを保持するものであり、
コアアドレス制御回路２７は、コアアドレスの命令取り
出し後の加算や、命令実行部１３から送出される分岐先
アドレスとの切り換えを行うようになっている。コア命
令バッファ２８は、記憶装置１５よりシステムバス１４
経由で送られてくるコア命令語をバッファリングする。
コア命令バッファ２８から読み出された実行命令はコア
命令レジスタ２９に格納されるようになっている。For prefetching core instructions, a core address pointer 26, a core address control circuit 27, a core instruction buffer 28 and a core instruction register 29 are arranged. Here, the core address pointer 26 holds an address for prefetching a core instruction,
The core address control circuit 27 is adapted to perform addition of a core address after fetching an instruction and to switch to a branch destination address sent from the instruction execution unit 13. The core instruction buffer 28 is connected to the system bus 14 from the storage device 15.
Buffer core instruction words sent via.
The execution instruction read from the core instruction buffer 28 is stored in the core instruction register 29.

【００１４】更に、この命令先取り部１２にはソフトウ
ェア命令とコア命令の取り出しが競合した場合の優先順
位を定めるための競合制御回路３１が配置されている。
競合制御回路３１は、ソフトアドレスポインタ２１から
のソフトアドレスとコアアドレスポインタ２６からのコ
アアドレスの供給を受ける他、ソフト命令バッファ２３
の出力線に接続されたＳＴＡＴ検出回路３２の出力側に
配置されたＳＴＡＴ信号線３３から得られるＳＴＡＴ信
号と、コア命令バッファ２８の出力線に接続されたＥＯ
Ｐ検出回路３５の出力側に配置されたＥＯＰ信号線３６
から得られるＥＯＰ信号とを入力するようになってい
る。Further, the instruction prefetching section 12 is provided with a conflict control circuit 31 for determining the priority order in the case where there is a conflict in fetching the software instruction and the core instruction.
The contention control circuit 31 is supplied with the soft address from the soft address pointer 21 and the core address from the core address pointer 26, and also receives the soft instruction buffer 23.
STAT signal obtained from a STAT signal line 33 arranged on the output side of the STAT detection circuit 32 connected to the output line of the STAT signal, and EO connected to the output line of the core instruction buffer 28.
EOP signal line 36 arranged on the output side of P detection circuit 35
And the EOP signal obtained from

【００１５】ここで、ＳＴＡＴ検出回路３２はソフト命
令語の命令コードをデコードすることによって、コア命
令の起動をかける必要のある命令が出現すると、ＳＴＡ
Ｔタグを検出し、ＳＴＡＴ信号を出力するようになって
いる。また、ＥＯＰ検出回路３５はコア命令語の命令コ
ードをデコードすることによって、実行ソフトウェア命
令の終了を示すＥＯＰタグを検出し、ＥＯＰ信号を出力
するようになっている。Here, the STAT detection circuit 32 decodes the instruction code of the soft instruction word, and when an instruction that needs to activate the core instruction appears, the STA
The T tag is detected and a STAT signal is output. Further, the EOP detection circuit 35 detects the EOP tag indicating the end of the execution software instruction by decoding the instruction code of the core instruction word, and outputs the EOP signal.

【００１６】このような構成の命令先取り装置の動作を
説明する。ソフトウェア命令は、ソフトアドレスポイン
タ２１によって命令実行部１３とは非同期に次々と取り
出しが行われる。取り出された命令は、ソフト命令バッ
ファ２３に順次格納されていく。The operation of the instruction prefetching device having such a configuration will be described. Software instructions are fetched one after another asynchronously with the instruction execution unit 13 by the soft address pointer 21. The fetched instructions are sequentially stored in the soft instruction buffer 23.

【００１７】一方、命令実行部１３によって命令が実行
されるたびに、ソフト命令レジスタ２４はソフト命令バ
ッファ２３からソフトウェア命令の取り出しを行い命令
実行部１３にこれを供給する。この状態でＳＴＡＴ検出
回路３２がＳＴＡＴタグを検出すると、ＳＴＡＴ信号線
３３にＳＴＡＴ信号が出力される。競合制御回路３１
は、ＳＴＡＴ信号を受け取るとソフトウェア命令取り出
しの優先順位を下げ、代わりにコア命令取り出しの優先
順位を上げる。On the other hand, each time an instruction is executed by the instruction executing section 13, the soft instruction register 24 fetches a software instruction from the soft instruction buffer 23 and supplies it to the instruction executing section 13. When the STAT detection circuit 32 detects a STAT tag in this state, a STAT signal is output to the STAT signal line 33. Contention control circuit 31
Receives a STAT signal, lowers the priority of software instruction fetching, and instead raises the priority of core instruction fetching.

【００１８】これにより、ソフトウェア命令の先取りと
同様の機能を有するコアアドレスポインタ２６、コアア
ドレス制御回路２７、コア命令バッファ２８およびコア
命令レジスタ２９によってコア命令の取り出しが行われ
る。Thus, the core instruction is fetched by the core address pointer 26, the core address control circuit 27, the core instruction buffer 28, and the core instruction register 29, which have the same function as the software instruction prefetching.

【００１９】次に、コア命令の取り出し実行時にＥＯＰ
タグを検出した場合の動作を説明する。上記したように
してコア命令の取り出しに起動がかかると、コア命令語
はコア命令バッファ２８が満杯になるまで取り出しが続
行される。また、コア命令の実行によってコア命令バッ
ファ２８内に空が生じると、コア命令の同様な取り出し
が行われる。Next, when the core instruction is fetched and executed, EOP is performed.
The operation when a tag is detected will be described. When the fetching of the core instruction is activated as described above, the fetching of the core instruction word is continued until the core instruction buffer 28 becomes full. Further, when the core instruction buffer 28 becomes empty due to the execution of the core instruction, the core instruction is similarly fetched.

【００２０】この状態で、実行ソフトウェア命令の終了
を示すＥＯＰタグがＥＯＰ検出回路３５によって検出さ
れたものとする。ＥＯＰ検出回路３５は、ＥＯＰ信号線
３６によってＥＯＰ信号線を競合制御回路３１に送出す
る。これにより、コア命令の実行とは非同期に行ってい
るコア命令取り出しの優先順位が下がり、ソフトウェア
命令の取り出しの優先順位が上がって、ソフトウェア命
令の取り出しが開始される。In this state, it is assumed that the EOP tag indicating the end of the execution software instruction is detected by the EOP detection circuit 35. The EOP detection circuit 35 sends the EOP signal line to the competition control circuit 31 via the EOP signal line 36. As a result, the priority of the core instruction fetch that is performed asynchronously with the execution of the core instruction is lowered, the priority of the software instruction fetch is raised, and the fetch of the software instruction is started.

【００２１】なお、以上説明した実施例では優先順位の
詳細について特に触れなかったが、ＳＴＡＴ検出回路３
２によるＳＴＡＴタグの検出やＥＯＰ検出回路３５によ
るＥＯＰタグの検出が行われるたびに優先順位を単純に
反転させるようにしてもよいし、優先順位に幾つかの階
層を設けるようにしてもよい。また、ＳＴＡＴ検出回路
３２やＥＯＰ検出回路３５の出力する信号にウエイトを
設けるようにしてもよいことは当然である。In the embodiment described above, the details of the priority order are not mentioned, but the STAT detection circuit 3
Each time the STAT tag is detected by 2 or the EOP tag is detected by the EOP detection circuit 35, the priority order may be simply inverted, or the priority order may be provided with several layers. Further, it goes without saying that weights may be provided in the signals output from the STAT detection circuit 32 and the EOP detection circuit 35.

【００２２】[0022]

【発明の効果】以上説明したように本発明によれば、競
合制御回路を配置してコア命令とソフトウェア命令の取
り出しの優先順位を動的に変更することができるように
した。これにより、コア命令とソフトウェア命令につい
て、それぞれの時点で最優先のものが取り出されること
になり、不要な命令の取り出しのために必要な命令の取
り出しが待たされるといった事態を避けることができ
る。これにより、無駄な命令取り出しについての待ち時
間が無くなり、プロセッサの性能の向上を図ることがで
きるという効果がある。As described above, according to the present invention, the contention control circuit is arranged so that the priority of fetching the core instruction and the software instruction can be dynamically changed. As a result, the core instruction and the software instruction are fetched with the highest priority at each time point, and it is possible to avoid a situation in which the fetching of the necessary instruction is waited for the fetching of the unnecessary instruction. As a result, there is an effect that the waiting time for unnecessary instruction fetching is eliminated and the performance of the processor can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例における命令先取り装置とそ
の周辺を表わしたブロック図である。FIG. 1 is a block diagram showing an instruction prefetching device and its periphery in an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１１ プロセッサ １２ 命令先取り部 １３ 命令実行部 １４ システムバス １５ 記憶装置 ２１ ソフトアドレスポインタ ２２ ソフトアドレス制御回路 ２３ ソフト命令バッファ ２４ ソフト命令レジスタ ２６ コアアドレスポインタ ２７ コアアドレス制御回路 ２８ コア命令バッファ ２９ コア命令レジスタ ３１ 競合制御回路 ３２ ＳＴＡＴ検出回路 ３５ ＥＯＰ検出回路 11 Processor 12 Instruction Prefetching Unit 13 Instruction Execution Unit 14 System Bus 15 Storage Device 21 Soft Address Pointer 22 Soft Address Control Circuit 23 Soft Instruction Buffer 24 Soft Instruction Register 26 Core Address Pointer 27 Core Address Control Circuit 28 Core Instruction Buffer 29 Core Instruction Register 31 Competition Control Circuit 32 STAT Detection Circuit 35 EOP Detection Circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ソフトウェア命令と、ソフトウェア命令
をプロセッサが実行可能な形に変換したコア命令とを格
納した記憶手段から、これらソフトウェア命令およびコ
ア命令を命令実行とは非同期に先取りする先取り手段
と、 前記先取りしたコア命令中に存在する１ソフトウェア命
令の実行完了と次のソフトウェア命令の実行開始を示す
ＥＯＰタグをコア命令の実行開始以前にデコードするＥ
ＯＰ検出手段と、 このＥＯＰ検出手段の結果を入力して、前記コア命令の
取り出しの優先順位を前記ソフトウェア命令の取り出し
の優先順位よりも下げるように前記先取り手段によるこ
れらの命令の取り出しを制御する競合制御回路とを具備
することを特徴とする命令先取り装置。1. Prefetching means for prefetching these software instructions and core instructions asynchronously with instruction execution from a storage means that stores software instructions and core instructions that have been converted into a form executable by a processor. E to decode the EOP tag indicating the completion of execution of one software instruction existing in the prefetched core instruction and the start of execution of the next software instruction before the start of execution of the core instruction
The OP detection means and the result of the EOP detection means are input, and the fetching of these instructions by the prefetching means is controlled so that the priority of fetching the core instruction is lower than the priority of fetching the software instruction. An instruction prefetching device comprising a contention control circuit. 【請求項２】 前記コア命令の先取りの必要性を、前記
ソフトウェア命令語の命令コードをデコードした結果と
してのＳＴＡＴタグによって検出するＳＴＡＴ検出手段
を備え、 前記競合制御回路はこのＳＴＡＴ検出手段によってＳＴ
ＡＴタグが検出されたとき、前記ソフトウェア命令の取
り出しの優先順位を前記コア命令の取り出しの優先順位
よりも下げるように前記先取り手段によるこれらの命令
の取り出しを制御することを特徴とする請求項１記載の
命令先取り装置。2. A STAT detection means for detecting the necessity of prefetching the core instruction by a STAT tag as a result of decoding the instruction code of the software instruction word, and the contention control circuit performs ST operation by the STAT detection means.
2. When the AT tag is detected, the fetching of these instructions by the prefetching means is controlled so that the fetching priority of the software instructions is lower than the fetching priority of the core instructions. The instruction prefetching device described.