JP2685664B2 - Information processing device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数の命令を同時に実
行する情報処理装置のプロセッサに関し、特に、複数の
命令を実行するプロセッサにおいて分岐命令等により、
命令のプリフェッチが追いつかない場合、命令の実行開
始の遅れを最小にするための情報処理装置に関する。 BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a processor of an information processing apparatus that executes a plurality of instructions at the same time.
The present invention relates to an information processing device for minimizing a delay in starting execution of instructions when instruction prefetch cannot catch up .
【０００２】[0002]
【従来の技術】近年、コンピュータシステムの命令実行
速度を上げるために、複数の命令を複数の命令実行部に
おいて同時に実行するプロセッサがある。従来の複数命
令を同時実行するプロセッサにおいては、ハードウェア
の量を削減するため、複数の命令実行部の各々に全く同
じ機能を持たせるのでは無く、各々を特定の命令専用の
命令実行部として構成するのが一般的である。2. Description of the Related Art In recent years, in order to increase the instruction execution speed of a computer system, there is a processor which executes a plurality of instructions simultaneously in a plurality of instruction execution units. In a conventional processor that simultaneously executes multiple instructions, in order to reduce the amount of hardware, each of the multiple instruction execution units does not have exactly the same function, but each is used as an instruction execution unit dedicated to a specific instruction. It is generally configured.
【０００３】また、記憶装置からの命令の取り出し（フ
ェッチ）速度はプロセッサの命令の実行速度に比して遅
いので、命令の実行に先立って、命令の実行とは独立し
て命令フェッチを行う、いわゆるプリフェッチ（先行フ
ェッチ）も、プロセッサの命令実行の高速化の方法とし
て従来一般的に用いられている。Further, since the speed of fetching (fetching) instructions from the storage device is slower than the speed of execution of instructions by the processor, prior to the execution of instructions, instruction fetch is performed independently of the execution of instructions. So-called prefetch (prefetch) is also commonly used as a method for speeding up processor instruction execution.
【０００４】図３は、従来の複数命令同時実行方式の構
成を示す。図３において、１は記憶装置であり、バス
１′等によりＣＰＵ２と接続されており、ＣＰＵ２で実
行する命令列を格納する主記憶または高速バッファ記憶
装置である。FIG. 3 shows the configuration of a conventional multiple instruction simultaneous execution system. In FIG. 3, reference numeral 1 is a storage device, which is connected to the CPU 2 by a bus 1'or the like, and is a main memory or a high-speed buffer storage device for storing an instruction sequence executed by the CPU 2.
【０００５】ＣＰＵ２は、記憶装置１から命令列を先行
フェッチして格納する命令レジスタ３、命令レジスタ３
からの命令をデコードする命令デコーダ４、命令デコー
ダのデコード結果に従ってそれぞれ該当する命令を実行
する複数命令実行部５を有する。The CPU 2 has an instruction register 3 and an instruction register 3 for prefetching and storing an instruction sequence from the storage device 1.
It has an instruction decoder 4 for decoding the instructions from the instruction decoder and a multiple instruction execution unit 5 for executing the corresponding instructions according to the decoding result of the instruction decoder.
【０００６】記憶装置１から取り出された命令列の各命
令は、命令の種類を示すコードと、オペランドとを有す
る。命令デコーダ４は、コードによって命令を判別し、
どの命令が同時実行可能で、どの命令実行部に命令を実
行させるかを決定する。複数命令実行部５は、命令コー
ドに対応する命令実行部で各命令を実行する。Each instruction of the instruction string fetched from the storage device 1 has a code indicating the type of the instruction and an operand. The instruction decoder 4 discriminates the instruction by the code,
It determines which instructions can be executed simultaneously and which instruction executor will execute the instructions. The multiple instruction execution unit 5 executes each instruction by the instruction execution unit corresponding to the instruction code.
【０００７】[0007]
【発明が解決しようとする課題】上述のように、一般的
に記憶装置１からの命令フェッチは、プロセッサ２の動
作スピードに比べて時間がかかる。従って、命令列の先
行フェッチが命令の実行に先立って充分行われ、命令の
デコードが命令の実行に先立って終了している場合に
は、プロセッサの性能の低下はないが、分岐命令の実行
等により命令の先行フェッチが命令の実行に追いつかな
い場合には、命令をフェッチし、その命令をデコードす
るまで命令の実行を開始出来ないのでプロセッサの性能
が低下するという問題があった。As described above, in general, fetching an instruction from the storage device 1 takes more time than the operating speed of the processor 2. Therefore, when the preceding fetch of the instruction sequence is sufficiently performed before the execution of the instruction and the decoding of the instruction is completed before the execution of the instruction, the performance of the processor does not decrease, but the execution of the branch instruction, etc. Therefore, if the preceding fetch of the instruction cannot catch up with the execution of the instruction, the execution of the instruction cannot be started until the instruction is fetched and the instruction is decoded, so that there is a problem that the performance of the processor deteriorates.
【０００８】また、記憶装置１から送られてきた命令デ
コーダを直接デコードして複数命令実行部５の各実行部
に分配すると、プロセッサ２の動作周波数を低下させて
しまうという問題があった。本発明は、命令の先行フェ
ッチが命令の実行に追いつかない場合にも、プロセッサ
の性能低下の少ない情報処理装置を提供することを目的
とする。Further, if the instruction decoder sent from the storage device 1 is directly decoded and distributed to the execution units of the plural instruction execution unit 5, there is a problem that the operating frequency of the processor 2 is lowered. SUMMARY OF THE INVENTION It is an object of the present invention to provide an information processing device in which the performance of the processor is less degraded even when the prefetch of the instruction cannot catch up with the execution of the instruction.
【０００９】[0009]
【課題を解決するための手段】本発明による情報処理装
置は、記憶装置から先行フェッチされた命令列を格納す
る命令レジスタと、前記命令レジスタに格納される命令
をデコーダし、それぞれ同時に別の命令を実行する複数
の命令実行部と、前記命令レジスタに格納される命令
を、命令に対応する前記命令実行部に分配する命令デコ
ーダと、前記命令レジスタ内の有効な命令データの有無
を検出する手段と、前記命令レジスタに有効な命令デー
タが格納されている場合には、前記命令デコーダの出力
を前記複数の命令実行部に分配し、前記命令レジスタに
有効な命令データが無い場合には、前記記憶装置から１
つの同じ命令を前記複数の命令実行部に同時に分配する
分配切替え手段と、前記複数の命令実行部にそれぞれ分
配された命令が実行可能か判定し、各命令実行部の命令
の実行を制御する手段とを備えて構成される。 Information processing apparatus according to the present invention
Location includes an instruction register for storing the instruction sequence preceded fetched from the storage device and stored in the instruction register instruction
A plurality of instruction execution units for decoding different instructions and executing different instructions at the same time, and instructions stored in the instruction register
An instruction decoder that distributes to the instruction execution unit corresponding to the instruction, a unit that detects the presence or absence of valid instruction data in the instruction register, and a case where valid instruction data is stored in the instruction register. , The output of the instruction decoder is distributed to the plurality of instruction execution units, and if there is no valid instruction data in the instruction register, 1 is output from the storage device.
Distribution switching means for simultaneously distributing two identical instructions to the plurality of instruction execution sections, and means for determining whether the instructions respectively distributed to the plurality of instruction execution sections are executable and controlling the execution of the instructions of each instruction execution section And is configured.
【００１０】[0010]
【作用】上記構成により、命令レジスタ内に有効な命令
データが存在することが検出手段によって検出された場
合には、分配切換え手段は、命令デコーダの出力を命令
実行部へ出力する。命令デコーダは、命令レジスタ内の
命令列を順次デコードし、各命令をそれを実行する命令
実行部へ分配する。With the above structure, when the detecting means detects that valid instruction data exists in the instruction register, the distribution switching means outputs the output of the instruction decoder to the instruction executing section. The instruction decoder sequentially decodes the instruction sequence in the instruction register and distributes each instruction to the instruction execution unit that executes it.
【００１１】命令レジスタ内に有効な命令データが無い
場合には、分配切換え手段は、記憶装置と命令実行部を
直接接続し、１つの同じ命令が同時に複数の命令実行部
に分配されるようにする。制御手段は、この命令が各命
令実行部で実行可能な命令か否かを判断し、実行可能な
らば実行させ、不可能ならば抑止する。When there is no valid instruction data in the instruction register, the distribution switching means connects the storage device and the instruction execution section directly so that one same instruction is simultaneously distributed to a plurality of instruction execution sections. To do. The control means determines whether or not this instruction is an instruction that can be executed by each instruction execution unit, executes it if it is executable, and suppresses it if it is impossible.
【００１２】従って、命令レジスタに有効なデータが有
るときは普通に命令デコーダによって各命令実行部に対
して命令データが分配され、命令レジスタが空のとき
は、記憶装置から各命令実行部へ１つの同じ命令が直接
分配される。制御手段での判断は、命令デコーダに比し
て極めて高速であるから、少くとも１命令分の実行時間
の遅延が防止される。Therefore, when there is valid data in the instruction register, the instruction decoder normally distributes the instruction data to each instruction execution section, and when the instruction register is empty, 1 is sent from the storage device to each instruction execution section. The same three instructions are distributed directly. Since the judgment by the control means is extremely fast as compared with the instruction decoder, the execution time delay of at least one instruction is prevented.
【００１３】[0013]
【実施例】図１は、本発明の基本構成を示す。図１にお
いて、命令列を格納する記憶装置１はバス１′によって
ＣＰＵ２と接続される。FIG. 1 shows the basic structure of the present invention. In FIG. 1, a storage device 1 for storing an instruction sequence is connected to a CPU 2 by a bus 1 '.
【００１４】ＣＰＵ２内において、バス１′は命令レジ
スタ３の入力端子に接続されると共に、バス６を介し
て、後述のマルチプレクサ４−１〜４−ｎの各一方の入
力端子に接続される。In the CPU 2, the bus 1'is connected to the input terminal of the instruction register 3 and also via the bus 6 to one input terminal of each of multiplexers 4-1 to 4-n described later.
【００１５】命令レジスタ３は、記憶装置１から命令列
を先行フェッチし格納する。命令レジスタ３の出力は命
令デコーダ４に入力する。The instruction register 3 prefetches an instruction sequence from the storage device 1 and stores it. The output of the instruction register 3 is input to the instruction decoder 4.
【００１６】命令デコーダ４は、命令レジスタ３に格納
されている命令列の命令を順次デコードし、命令コード
に対応して設けられた出力端子から出力する。The instruction decoder 4 sequentially decodes the instructions in the instruction sequence stored in the instruction register 3, and outputs the instructions from an output terminal provided corresponding to the instruction code.
【００１７】命令デコーダの各出力端子は、それぞれ、
マルチプレクサ４−１〜４−ｎの各他方の入力端子に接
続される。マルチプレクサ４−１〜４−ｎの各々は、２
つの入力端子にそれぞれ入力する命令デコーダ４の出力
と、バス６を経由する命令データとの切換えを行う。The output terminals of the instruction decoder are respectively
It is connected to the other input terminal of each of the multiplexers 4-1 to 4-n. Each of the multiplexers 4-1 to 4-n has 2
The output of the instruction decoder 4 input to each of the two input terminals and the instruction data via the bus 6 are switched.
【００１８】マルチプレクサ４−ｉ（ｉ＝１〜ｎ）の出
力は、命令実行部５−ｉおよび命令実行制御部７−ｉに
入力する。命令実行部５−１〜５−ｎは、それぞれ分配
された命令を実行する。命令実行制御部７−１〜７−ｎ
は、それぞれ、対応する命令実行部５−１〜５−ｎと接
続され、対応する命令実行部５−１〜５−ｎに分配され
た命令の実行を行うか否かを制御する。The output of the multiplexer 4-i (i = 1 to n) is input to the instruction execution section 5-i and the instruction execution control section 7-i. The instruction execution units 5-1 to 5-n execute the distributed instructions. Instruction execution control section 7-1 to 7-n
Are respectively connected to the corresponding instruction executing units 5-1 to 5-n and control whether or not to execute the instructions distributed to the corresponding instruction executing units 5-1 to 5-n.
【００１９】以下、図１の回路の動作について説明す
る。命令レジスタ３に有効な命令が入っている場合、命
令デコーダ４により、各命令実行部５−１〜５−ｎに複
数の命令列が分配され、命令実行部５−１〜５−ｎは、
同時に複数の命令を実行する。The operation of the circuit shown in FIG. 1 will be described below. When the instruction register 3 contains a valid instruction, the instruction decoder 4 distributes a plurality of instruction sequences to the instruction execution units 5-1 to 5-n, and the instruction execution units 5-1 to 5-n
Execute multiple instructions at the same time.
【００２０】命令レジスタ３に有効な命令データが無い
場合には、記憶装置１からの命令データがそのままバス
６およびマルチプレクサ４−１〜４−ｎを経由して各命
令実行部５−１〜５−ｎおよび命令実行制御部７−１〜
７−ｎへ送出される。When there is no valid instruction data in the instruction register 3, the instruction data from the storage device 1 is directly passed through the bus 6 and the multiplexers 4-1 to 4-n and the instruction execution units 5-1 to 5-1. -N and instruction execution control unit 7-1.
7-n.
【００２１】命令実行制御部７−ｉ（ｉ＝１〜ｎ）は、
受け取った命令が、対応命令実行部５−ｉで実行可能か
否かを命令コードにより判断すると共に、命令実行部５
−ｉの実行を継続するか、抑止するかを判断し、実行可
能と判断したときには、命令実行部５−ｉに対して制御
信号を送ることによってその命令を実行させる。The instruction execution control unit 7-i (i = 1 to n) is
The instruction code determines whether the received instruction can be executed by the corresponding instruction execution unit 5-i, and the instruction execution unit 5
If it is determined that the execution of -i is continued or suppressed, and if it is executable, the instruction execution unit 5-i is caused to execute the instruction by sending a control signal.
【００２２】上述のように、命令列が命令レジスタ３に
保持されていない場合には、記憶装置１と命令実行部５
−１〜５−ｎはバス６およびマルチプレクサ４−１〜４
−ｎによって直接接続される。そこで記憶装置１から１
つの命令が命令デコーダ４でデコードされることなく全
ての命令実行部５−１〜５−ｎへ直接送られる。その命
令の実行の制御は各命令実行制御部７−１〜７−ｎによ
って行われる。従って、命令列が命令レジスタ３にない
場合においても、プロセッサ２の性能低下はない。As described above, when the instruction sequence is not held in the instruction register 3, the storage device 1 and the instruction execution section 5
-1 to 5-n are a bus 6 and multiplexers 4-1 to 4
Directly connected by -n. Therefore, storage devices 1 to 1
One instruction is directly sent to all the instruction execution units 5-1 to 5-n without being decoded by the instruction decoder 4. The control of the execution of the instruction is performed by the instruction execution control units 7-1 to 7-n. Therefore, even if the instruction sequence is not in the instruction register 3, the performance of the processor 2 is not degraded.
【００２３】図２は、本発明の実施例の構成を示す。図
２において、図１と同一の参照番号は同一のものを示
す。FIG. 2 shows the configuration of an embodiment of the present invention. 2, the same reference numerals as those in FIG. 1 denote the same parts.
【００２４】記憶装置１は、半導体記憶装置であり、Ｃ
ＰＵ２とバス１′によって接続される。バス１′は、先
行フェッチした命令列を保持するＦＩＦＯの命令レジス
タ３と接続されると共に、マルチプレクサ４−１および
４−２の各一方の入力端子と接続される。The memory device 1 is a semiconductor memory device, and C
It is connected to PU2 by a bus 1 '. The bus 1'is connected to the instruction register 3 of the FIFO that holds the prefetched instruction string, and is also connected to one input terminal of each of the multiplexers 4-1 and 4-2.
【００２５】命令レジスタ３は命令を順次命令デコーダ
４へ出力する。命令デコーダ４は、命令レジスタ３から
出力される命令をデコードし、同時に実行出来る命令列
を検出し、命令実行部５−１および５−２に１命令ずつ
分配する。命令デコーダ４の出力端子は、マルチプレク
サ４−１および４−２の各他方の入力端子と接続され
る。The instruction register 3 sequentially outputs instructions to the instruction decoder 4. The instruction decoder 4 decodes the instruction output from the instruction register 3, detects an instruction string that can be executed at the same time, and distributes the instructions to the instruction executing units 5-1 and 5-2 one by one. The output terminal of the instruction decoder 4 is connected to the other input terminal of each of the multiplexers 4-1 and 4-2.
【００２６】マルチプレクサ４−１および４−２は命令
レジスタ３内の命令データの全てが無効（空）のとき記
憶装置１からの１命令分のデータを全命令実行部５−１
および５−２へ送出し、命令レジスタ３に有効な命令デ
ータがある場合には、命令デコーダ４の出力をそのまま
各命令実行部５−１および５−２へ送出する。When all the instruction data in the instruction register 3 are invalid (empty), the multiplexers 4-1 and 4-2 receive the data for one instruction from the storage device 1 as a whole instruction execution section 5-1.
And 5-2, and when there is valid instruction data in the instruction register 3, the output of the instruction decoder 4 is sent as it is to each instruction execution unit 5-1 and 5-2.
【００２７】マルチプレクサ４−１および４−２は、プ
リフェッチ制御部８から出力される選択信号ＳＥＬによ
って制御される。プリフェッチ制御部８は、命令レジス
タ３の制御端子と接続され、命令レジスタ３内の命令列
の有無を監視する。The multiplexers 4-1 and 4-2 are controlled by the selection signal SEL output from the prefetch control unit 8. The prefetch control unit 8 is connected to the control terminal of the instruction register 3 and monitors the presence or absence of an instruction sequence in the instruction register 3.
【００２８】プリフェッチ制御部８は、命令レジスタ３
に空きが生じた場合に、命令列を補充するように制御す
ると共に、マルチプレクサ４−１および４−２に対する
ＳＥＬ信号をオンにする。マルチプレクサ４−１および
４−２は、ＳＥＬ信号がオンの時は、記憶装置１からバ
ス１′および６を通じて入力する命令を選択して出力す
る。The prefetch control unit 8 includes an instruction register 3
When a vacancy occurs, the instruction sequence is controlled to be supplemented, and the SEL signal to the multiplexers 4-1 and 4-2 is turned on. When the SEL signal is on, the multiplexers 4-1 and 4-2 select and output the instruction input from the storage device 1 through the buses 1'and 6.
【００２９】マルチプレクサ４−１の出力は、命令実行
部５−１および命令実行制御部７−１に入力する。命令
実行部５−１はメモリのリード／ライト命令を実行す
る。マルチプレクサ４−２の出力は、命令実行部５−２
および命令実行制御部７−２に入力する。The output of the multiplexer 4-1 is input to the instruction execution section 5-1 and the instruction execution control section 7-1. The instruction execution unit 5-1 executes a memory read / write instruction. The output of the multiplexer 4-2 is the instruction execution unit 5-2.
And the instruction execution control unit 7-2.
【００３０】命令実行部５−２はリード／ライト命令以
外の命令を実行する。命令実行制御部７−１は、命令実
行部５−１の命令実行をレジスタセット信号ＲＳ１によ
って制御する。命令実行制御部７−２は、命令実行部５
−２の命令実行をレジスタセット信号ＲＳ２によって制
御する。The instruction execution section 5-2 executes instructions other than read / write instructions. The instruction execution control unit 7-1 controls the instruction execution of the instruction execution unit 5-1 by the register set signal RS1. The instruction execution control unit 7-2 includes the instruction execution unit 5
-2 instruction execution is controlled by the register set signal RS2.
【００３１】以下、図２の回路の動作について説明す
る。命令レジスタ３内に有効な命令列が入っている時
は、プリフェッチ制御部８は、ＳＥＬ信号をオフにす
る。その結果、マルチプレクサ４−１および４−２は命
令デコーダ４の出力を選択する。The operation of the circuit shown in FIG. 2 will be described below. When a valid instruction string is stored in the instruction register 3, the prefetch control unit 8 turns off the SEL signal. As a result, multiplexers 4-1 and 4-2 select the output of instruction decoder 4.
【００３２】デコーダ４は、メモリアクセス命令とその
他の命令が連続している場合には、命令実行部５−１に
メモリアクセス命令を、命令実行部５−２にその他の命
令を送出する。その結果、例えばリード命令と演算命令
とが同時に実行される。When the memory access instruction and the other instruction are continuous, the decoder 4 sends the memory access instruction to the instruction executing section 5-1 and the other instruction to the instruction executing section 5-2. As a result, for example, the read instruction and the operation instruction are simultaneously executed.
【００３３】次に、命令レジスタ３内に有効な命令列が
ない時、プリフェッチ制御部８はＳＥＬ信号をオンにす
る。その結果、マルチプレクサ４−１および４−２は、
記憶装置１からバス１′および６を経由して入力する命
令を選択し、出力する。マルチプレクサ４−１の出力は
命令実行部５−１および命令実行制御部７−１に入力す
る。Next, when there is no valid instruction string in the instruction register 3, the prefetch controller 8 turns on the SEL signal. As a result, multiplexers 4-1 and 4-2 are
An instruction input from the storage device 1 via the buses 1'and 6 is selected and output. The output of the multiplexer 4-1 is input to the instruction execution section 5-1 and the instruction execution control section 7-1.
【００３４】命令実行制御部７−１は、マルチプレクサ
４−１より送出された命令コードをデコードし、命令実
行部５−１で実行可能かどうかを判定し、実行出来ない
命令であった場合（メモリアクセス命令以外の命令が送
出されてきた場合）には、命令実行部５−１の演算結果
の格納を抑止する。実行出来る命令であると判断した場
合には結果を格納させる。The instruction execution control unit 7-1 decodes the instruction code sent from the multiplexer 4-1 and determines whether the instruction execution unit 5-1 can execute the instruction code. When an instruction other than the memory access instruction is sent out), the storage of the operation result of the instruction executing section 5-1 is suppressed. If it is determined that the instruction can be executed, the result is stored.
【００３５】命令実行制御部７−２は、マルチプレクサ
４−２より送出された命令コードをデコードし、命令実
行部５−２で実行可能かどうかを判定し、実行出来ない
命令であった場合（メモリアクセス命令が送出されてき
た場合）には、命令実行部５−２の演算結果の格納を抑
止する。実行出来る命令であると判断した場合には結果
を格納させる。The instruction execution control unit 7-2 decodes the instruction code sent from the multiplexer 4-2, determines whether the instruction execution unit 5-2 can execute the instruction code, and if the instruction cannot be executed ( When the memory access command is sent out), the storage of the operation result of the command execution unit 5-2 is suppressed. If it is determined that the instruction can be executed, the result is stored.
【００３６】以上説明したように、本実施例によれば、
分岐命令の実行時のように、命令レジスタに全く命令デ
ータが保持されていない場合にも、ＣＰＵ２は命令デコ
ードが終わるまで停止することなく、少なくとも１命令
を実行することができ、従ってＣＰＵ２の性能は低下し
ない。なお、上記実施例において、命令実行部を２つと
したがこれに限定されないことは勿論である。As described above, according to this embodiment,
Even when no instruction data is held in the instruction register, such as when executing a branch instruction, the CPU 2 can execute at least one instruction without stopping until the instruction decoding is completed, and therefore the performance of the CPU 2 is improved. Does not fall. Although the number of instruction execution units is two in the above embodiment, it is not limited to this.
【００３７】[0037]
【発明の効果】本発明によれば、記憶装置から命令列を
フェッチする命令レジスタに有効な命令データが存在し
ない場合、記憶装置から１つの命令を複数の命令実行部
へ直接送り、この命令を受け取った各命令実行部側でそ
の命令の実行の可否を判断して実行するようにしたの
で、命令の実行の遅れをなくすることができる。従っ
て、複数命令を並列実行するＣＰＵの性能向上に寄与す
るところ大である。According to the present invention, when there is no valid instruction data in the instruction register for fetching an instruction sequence from the storage device, one instruction is directly sent from the storage device to a plurality of instruction execution units, and this instruction is issued. Since each of the received instruction execution units determines whether or not the instruction can be executed and executes the instruction, it is possible to eliminate the delay in the execution of the instruction. Therefore, it greatly contributes to the performance improvement of the CPU that executes a plurality of instructions in parallel.
【図１】本発明の基本構成を示す図である。FIG. 1 is a diagram showing a basic configuration of the present invention.
【図２】本発明の実施例の構成を示す図である。FIG. 2 is a diagram showing a configuration of an embodiment of the present invention.
【図３】従来の技術を示す図である。FIG. 3 is a diagram showing a conventional technique.
１ 記憶装置 １′ バス ２ ＣＰＵ ３ 命令レジスタ ４ 命令デコーダ ４−１〜４−ｎ マルチプレクサ ５−１〜５−ｎ 命令実行部 ６ バス ７−１〜７−ｎ 命令実行制御部 ８ プリフェッチ制御部 1 Storage Device 1'Bus 2 CPU 3 Instruction Register 4 Instruction Decoder 4-1 to 4-n Multiplexer 5-1 to 5-n Instruction Execution Unit 6 Bus 7-1 to 7-n Instruction Execution Control Unit 8 Prefetch Control Unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 拓己 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ▲ポーンシャイ・チョンスワンナパイサ ーン▼ 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−106046（ＪＰ，Ａ) 特開 平１−292469（ＪＰ，Ａ) 特開 昭63−201831（ＪＰ，Ａ) 特開 平２−118833（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Toru Watanabe 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Takumi Takeno 1015, Kamedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited ( 72) Inventor Takumi Maruyama 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, within Fujitsu Limited (72) Inventor Shinya Kato, 1015, Kamedotachu, Nakahara-ku, Kawasaki City, Kanagawa Within Fujitsu Limited (72) Suvarnapaisan ▼ 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, Fujitsu Limited (56) References JP 63-106046 (JP, A) JP 1-292469 (JP, A) JP 63 -201831 (JP, A) JP-A-2-118833 (JP, A)
Claims (1)
を格納する命令レジスタと、前記命令レジスタに格納される命令をデコーダし、 それ
ぞれ同時に別の命令を実行する複数の命令実行部と、前記命令レジスタに格納される命令を、 命令に対応する
前記命令実行部に分配する命令デコーダと、 前記命令レジスタ内の有効な命令データの有無を検出す
る手段と、 前記命令レジスタに有効な命令データが格納されている
場合には、前記命令デコーダの出力を前記複数の命令実
行部に分配し、前記命令レジスタに有効な命令データが
無い場合には、前記記憶装置から１つの同じ命令を前記
複数の命令実行部に同時に分配する分配切替え手段と、 前記複数の命令実行部にそれぞれ分配された命令が実行
可能か判定し、各命令実行部の命令の実行を制御する手
段とを備えることを特徴とする情報処理装置。1. An instruction register for storing an instruction sequence prefetched from a storage device, a plurality of instruction execution units for decoding the instructions stored in the instruction register and executing different instructions at the same time , and the instruction. An instruction decoder that distributes an instruction stored in a register to the instruction execution unit corresponding to the instruction, a unit that detects the presence or absence of valid instruction data in the instruction register, and valid instruction data stored in the instruction register If there is no valid instruction data in the instruction register, the output of the instruction decoder is distributed to the plurality of instruction execution units. A distribution switching unit that distributes to the execution units at the same time, and determines whether the commands distributed to each of the plurality of instruction execution units are executable, and controls the execution of the instructions of each instruction execution unit. An information processing apparatus comprising: a control unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173746A JP2685664B2 (en) | 1991-07-15 | 1991-07-15 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173746A JP2685664B2 (en) | 1991-07-15 | 1991-07-15 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540628A JPH0540628A (en) | 1993-02-19 |
| JP2685664B2 true JP2685664B2 (en) | 1997-12-03 |
Family
ID=15966367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173746A Expired - Fee Related JP2685664B2 (en) | 1991-07-15 | 1991-07-15 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685664B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695305B2 (en) * | 1986-10-22 | 1994-11-24 | 三菱電機株式会社 | Data processing device |
| JPH01292469A (en) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | Data dispatch system |
-
1991
- 1991-07-15 JP JP3173746A patent/JP2685664B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0540628A (en) | 1993-02-19 |
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Legal Events
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