KR100230388B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
반도체 소자의 트랜지스터 제조방법에 대해 기재되어 있다. 이는, 반도체 기판 전면 상에 게이트 절연막을 형성한 후, 게이트 전극을 형성한다. 게이트 전극의 측벽에 스페이서를 형성한다. 선택적 성장방법으로 게이트 전극 표면 상에만 캡핑층을 형성한 후, 캡핑층 및 스페이서를 마스크로하여 게이트 절연막을 식각함으로써 게이트 전극 양측의 반도체 기판을 노출시킨다. 게이트 전극 양측의 반도체 기판 상에만 선택적으로 실리콘층을 성장시킨다. 캡핑층을 제거한다. 기판 전면에 실리사이드화 물질층을 형성한다. 열에너지를 가하여 상기 실리사이드화 물질층과 게이트 전극 및 상기 실리사이드화 물질층과 실리콘층을 반응시킴으로써 상기 게이트 전극의 표면 및 실리콘층의 표면에 실리사이드층을 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 전극과 소오스/ 드레인이 전기적으로 연결되지 않도록 실리사이드층을 형성할 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
최근 반도체 장치가 고집적화되어 감에 따라 트랜지스터의 불순물 확산층, 즉 소오스/ 드레인의 정션이 점점 얕아져가는 (얕은 정션(shallow junction)화) 추세에 있다. 이러한 얕은 정션 추세는 불순물 확산층의 저항을 증가시켜 고밀도 소자의 동작에 치명적인 영향을 미치고 있다. 따라서, 불순물 확산층의 면저항을 감소시키기 위하여, 상기한 불순물 확산층 상에 티타늄(Ti) 등의 내화성 금속(refractory metal)을 증착한 후 이를 실리사이드화함으로써 상기 불순물 확산층의 면저항을 감소시키는 살리사이드 ((Self Aligned siLICIDE; SALICIDE) 공정이 연구되고 있다.
그러나, 이러한 살리사이드 공정은 불순물 확산층의 면저항을 감소시킴으로써 소자의 고속동작을 달성할 수 있지만, 불순물 확산층을 구성하는 실리콘(Si) 원자와 내화성 금속을 구성하는 원자가 결합하는 과정에서 상기한 얕은 정션을 파괴하여 정션 누설 전류(junction leakage current)를 증가시키는 새로운 문제를 발생시킨다.
따라서, 최근에는, 상기 불순물 확산층 상에 선택적 에피텍셜 실리콘 성장법 (Selective Epitaxial silicon Growth; 이하, "SEG"라 칭함)으로 실리콘층을 더 성장시킴으로써 얕은 정션으로부터 비롯되는 상기한 누설 전류 문제를 해결하려고 하고 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 도시한 단면도들로서, 상기한 SEG법과 살리사이드 공정을 적용하여 트랜지스터를 형성하는 방법을 설명한다.
반도체 기판(10) 상에 게이트 산화막(12)으로 이격된 게이트 전극(14)과 이 게이트 전극 측벽에 스페이서(16)를 형성하고, 상기 게이트 전극(14)의 표면 및 상기 게이트 전극(14) 양측의 반도체 기판 (불순물 주입공정에 의해 이미 도시되지 않은 소오스/ 드레인이 형성되어 있음)에 SEG법으로 제1 실리콘층(18) 및 제2 실리콘층(20)을 각각 형성한 후, 상기 실리콘층들이 형성되어 있는 반도체 기판 전면에 티타늄층(22)을 적층한다 (도 1a).
상기 실리콘층들은 실리콘(Si) 입자로 구성되어 있는 상기 게이트 전극(14)과 반도체 기판(10) 상부에만 형성되는데, 이는 SEG법은 실리콘 상부에만 선택적으로 단결정 실리콘층을 성장시키는 방법이기 때문이다. 이때, 상기 제2 실리콘층(20)은 상기 반도체 기판(10) 상에서는 반도체 기판의 표면으로부터 소정의 두께를 갖는 모양으로 형성되고, 상기 제1 실리콘층(18)은 상기 게이트 전극(14)의 상부 표면 뿐만아니라 스페이서(16)로 까지 과성장(overgrow)된 모양으로 (도 1a의 A 및 B 참조) 형성된다.
이 후, 티타늄층(22)이 형성되어 있는 반도체 기판에 소정 크기의 열에너지를 가하여 티타늄층(22)을 구성하는 티타늄 입자와 제1 및 제2 실리콘층을 구성하는 실리콘 입자를 화학적으로 반응시킴으로써 상기 게이트 전극(14) 상부 및 게이트 전극(14) 양측의 반도체 기판 상에 각각 제1 티타늄 실리사이드(TiSi2)층(24)과 제2 티타늄 실리사이드층(26)을 형성한다 (도 1b).
상술한 종래의 반도체 소자의 트랜지스터 제조방법에 의하면, 게이트 전극 양측의 반도체 기판에 실리콘층을 성장시킴으로써 얕은 정션에서 비롯되는 누설전류 증가 등의 여러 가지 문제점들을 해결할 수 있을 뿐만아니라 게이트 전극의 표면과 상기 실리콘층의 표면에 실리사이드층을 추가적으로 형성함으로써 상기 게이트 전극과 실리콘층의 면저항을 낮출 수 있어 소자의 고속동작을 실현할 수 있다는 장점이 있다.
이때, 상기 실리사이드층은, 도 1b에서 설명한 바와 같이, 제1 및 제2 실리콘층과 티타늄층을 구성하는 입자들이 화학적으로 반응하여 형성한 것이므로 반응전의 상기 제1 및 제2 실리콘층의 모양에 의해 그 모양이 크게 좌우된다.
따라서, 과성장에 의해 스페이서(16)로 까지 확장된 모양을 갖는 제1 실리콘층(18)과 반도체 기판 표면으로부터 소정두께를 갖도록 형성된 제2 실리콘층(20)에 (도 1a 참조) 상기한 살리사이드 공정을 행할 경우, 게이트 전극 표면에 형성된 제1 티타늄 실리사이드층(24)과 실리콘층 표면에 형성된 제2 티타늄 실리사이드층(26)이 스페이서(16)로 까지 확장된 모양으로 형성되어 서로 전기적으로 연결되는 경우가 발생한다. 이러한 연결은 게이트 전극과 소오스/ 드레인이 전기적으로 연결되는 것을 의미하므로 트랜지스터 동작에 치명적인 악영향을 미친다.
본 발명의 목적은 게이트 전극과 트랜지스터의 소오스/ 드레인이 전기적으로 연결되지 않도록 실리사이드층을 형성할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는데 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 3a 내지 도 3i는 본 발명의 다른 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 4a 내지 도 4g는 본 발명의 또 다른 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 트랜지스터 제조방법은, 반도체 기판 전면 상에 게이트 절연막을 형성하는 제1 공정; 상기 게이트 절연막이 형성되어 있는 반도체 기판 상에 게이트 전극을 형성하는 제2 공정; 상기 게이트 전극의 측벽에 스페이서를 형성하는 제3 공정; 선택적 성장방법으로 상기 게이트 전극 표면 상에만 캡핑층을 형성하는 제4 공정; 상기 캡핑층 및 스페이서를 마스크로하여 상기 게이트 절연막을 식각함으로써 상기 게이트 전극 양측의 반도체 기판을 노출시키는 제5 공정; 상기 게이트 전극 양측의 반도체 기판 상에만 선택적으로 실리콘층을 성장시키는 제6 공정; 상기 캡핑층을 제거하는 제7 공정; 및 상기 실리콘층의 표면 및 게이트 전극의 표면을 부분적으로 실리사이드화함으로써 실리사이드층을 형성하는 제8 공정을 구비하는 것을 특징으로 한다.
본 발명에 있어서, 스페이서는 이산화 실리콘으로 형성하고, 상기 캡핑층은 30Å ∼ 40Å 정도의 두께의 실리콘 나이트라이드로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 실리콘층은 선택적 에피텍셜 실리콘 성장법으로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 실리사이드층을 형성하는 공정은, 상기 캡핑층이 제거된 결과물 기판 전면에 실리사이드화 물질층을 형성하는 단계; 및 상기 실리사이드화 물질층이 형성되어 있는 기판에 열 에너지를 가하여 상기 실리사이드화 물질층과 게이트 전극 및 상기 실리사이드화 물질층과 실리콘층을 화학적으로 반응시키는 단계로 진행하는 것이 바람직하다. 이때, 상기 실리사이드화 물질층은 티타늄과 같은 내화성 금속으로 이루어진 것이 바람하다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 트랜지스터 제조방법은, 또한, 반도체 기판의 전면 상에 게이트 절연막을 형성하는 제1 공정; 상기 게이트 절연막 상에 제1 캡핑층으로 그 상부가 덮여진 게이트 전극을 형성하는 제2 공정; 상기 게이트 전극 측벽에 게이트 전극 보호벽을 형성하는 제3 공정; 상기 제1 캡핑층을 제거하는 제4 공정; 상기 게이트 전극 보호벽에 스페이서를 형성하는 제5 공정; 선택적 성장방법으로 상기 게이트 전극 표면 상에만 제2 캡핑층을 형성하는 제6 공정; 상기 제2 캡핑층 및 스페이서를 마스크로하여 상기 게이트 절연막을 식각함으로써 상기 게이트 전극 양측의 반도체 기판을 노출시키는 제7 공정; 상기 게이트 전극 양측의 반도체 기판 상에만 선택적으로 실리콘층을 형성하는 제8 공정; 상기 제2 캡핑층을 제거하는 제9 공정; 및 상기 게이트 전극 표면 및 상기 실리콘층 표면을 부분적으로 실리사이드화 함으로써 실리사이드층을 형성하는 제10 공정을 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 캡핑층, 스페이서 및 제2 캡핑층은 실리콘 나이트라이드로 형성하고, 상기 게이트 전극 보호벽은 이산화 실리콘으로 형성하는 것이 바람직하다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 트랜지스터 제조방법은, 또한, 반도체 기판 전면 상에 게이트 절연막을 형성하는 제1 공정; 상기 게이트 절연막 상에 제1 캡핑층으로 그 상부가 덮여진 게이트 전극을 형성하는 제2 공정; 상기 게이트 전극과 제1 캡핑층의 측벽에 스페이서를 형성하는 제3 공정; 상기 제1 캡핑층을 제거하는 제4 공정; 선택적 성장방법으로 상기 게이트 전극 상에만 제2 캡핑층을 형성하는 제5 공정; 상기 제2 캡핑층 및 스페이서를 마스크로하여 상기 게이트 절연막을 식각함으로써 상기 게이트 전극 양측의 반도체 기판을 노출시키는 제6 공정; 상기 게이트 전극 양측의 반도체 기판 상에만 선택적으로 실리콘층을 형성하는 제7 공정; 상기 제2 캡핑층을 제거하는 제8 공정; 및 상기 게이트 전극 표면 및 상기 실리콘층 표면을 부분적으로 실리사이드화함으로써 실리사이드층을 형성하는 제9 공정을 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 캡핑층은 인이 도우프된 실리콘으로 형성하고고, 상기 스페이서 및 제2 캡핑층은 실리콘 나이트라이드로 형성하는 것이 바람직하고, 상기 제1 캡핑층은 500Å 정도의 두께로 형성하고, 상기 제2 캡핑층은 30Å ∼ 40Å 정도의 두께로 형성하는 것이 바람직하다.
따라서, 본 발명에 의한 반도체 소자의 트랜지스터 제조방법에 의하면, 게이트 전극과 트랜지스터의 소오스/ 드레인이 전기적으로 연결되지 않도록 실리사이드층을 형성할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명에 따른 반도체 소자의 트랜지스터 제조방법의 실시예들을 자세하게 설명한다.
제1 실시예
도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 2a는 게이트 전극(34), 저농도의 소오스(36) 및 저농도의 드레인(37)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 반도체 기판(30) 상에 열산화방식으로 산화막을 성장시킴으로써 게이트 절연막(32)을 형성하는 제1 공정, 상기 게이트 절연막(32) 상에, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 약 3,000Å 정도의 두께로 증착함으로써 게이트 전극 형성물질층 (도시되지 않음, 이후의 공정에 의해 게이트 전극(34)이 됨)을 형성하는 제2 공정, 상기 게이트 전극 형성물질층을 대상으로 한 사진식각(photo - lithography)을 행함으로써 트랜지스터의 게이트 전극(34)을 형성하는 제3 공정 및 상기 게이트 전극(34)이 형성되어 있는 반도체 기판 전면에 상기 반도체 기판(30)과 반대 도전형의 불순물을, 예컨대 상기 반도체 기판(30)이 P형일 경우엔 N형의 불순물을 저농도로 주입함으로써 상기 게이트 전극(34) 양측의 반도체 기판에 저농도의 소오스(36) 및 저농도의 드레인(37)을 형성하는 제4 공정으로 형성한다.
도 2b는 스페이서(38)와 LDD(Lightly Doped Drain) 구조의 소오스(40) 및 드레인(42)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 저농도의 소오스(36) 및 드레인(37)이 형성되어 있는 반도체 기판 전면에, 예컨대 이산화 실리콘(SiO2)과 같은 절연물질을 도포하는 제1 공정, 도포되어 있는 상기 절연물질을 대상으로 한 이방성식각을 행함으로써 상기 게이트 전극(34) 측벽에 상기 절연물질로 이루어진 스페이서(38)를 형성하는 제2 공정 및 상기 스페이서(38)가 형성되어 있는 반도체 기판 전면에 상기 반도체 기판(30)과 반대 도전형의 불순물을 고농도로 주입함으로써 상기 게이트 전극(34) 양측의 반도체 기판에 LDD 구조의 소오스(40) 및 드레인(42)을 형성하는 제3 공정으로 형성한다.
도 2c는 캡핑층(44)을 형성한 후의 단면도를 도시한 것으로서, 이는, 상기 게이트 전극(34) 상에 실리콘 격자 구조를 갖지 않음과 동시에 상기 스페이서(38)를 구성하는 물질에 대한 식각선택성이 우수한 절연물질, 즉 소정의 식각공정에 있어서 상기 스페이서(38)의 식각율보다 큰 식각율을 갖는 절연물질, 예컨대 실리콘 나이트라이드(SiN)를 도포하여 상기 캡핑층(44)을 형성하는 공정으로 형성한다.
이때, 상기 캡핑층(44)은, 이후의 SEG 공정에서 상기 게이트 전극(34) 상에 실리콘층이 성장하는 것을 방지하기 위한 목적으로 형성한다. 상기 실리콘 나이트라이드는, 그 하부막질이 실리콘층과 이산화 실리콘층으로 되어 있을 경우, 상기 실리콘층 상에서 30Å ∼ 40Å 정도의 두께로 성장될 동안 이산화 실리콘층 상에서는 전혀 성장이 되지 않는 초기 반응 지연특성을 갖고 있다. 상기 캡핑층(44)은 실리콘 나이트라이드로 형성된 것으로, 언급한 초기 반응 지연특성을 이용하여 상기 게이트 전극(34) 상부에만 30Å ∼ 40Å 정도의 두께로 형성한다.
도 2d는 제1 실리콘층(46) 및 제2 실리콘층(48)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 상기 스페이서(38) 및 캡핑층(44)을 마스크로하여 상기 게이트 전극(34) 양측의 반도체 기판 상에 형성되어 있는 게이트 절연막을 제거함으로써 상기 소오스(40) 및 드레인(42)을 노출시키는 제1 공정 및 선택적 에피텍셜 실리콘 성장법 (SEG법)을 이용하여 상기 소오스(40) 및 드레인(42) 상에 각각 제1 실리콘층(46) 및 제2 실리콘층(48)을 형성하는 제2 공정으로 형성한다.
상기 SEG법은 하부 실리콘층의 격자 구조를 씨드(seed)로하여 하부 실리콘층의 격자 구조와 동일한 구조의 실리콘층을 성장시키는 방법이므로, 상기 실리콘층들은 실리콘 격자 구조를 갖고 있는 상기 소오스와 드레인 상에만 형성된다. 이때, 상기 제1 및 제2 실리콘층(46 및 48)은, 예컨대 500 ± 50Å 정도의 두께로 형성한다.
도 2e는 실리사이드화 물질층(50)을 형성한 후의 단면도를 도시한 것으로서, 이는 상기 캡핑층(도 2d의 도면부호 44)을 제거한 후, 제1 및 제2 실리콘층(46 및 48)이 형성되어 있는 반도체 기판 전면에, 예컨대 티타늄(Ti)을, 예컨대 350 ± 40Å 정도의 두께로 증착하는 공정으로 형성한다.
이때, 상기 실리사이드화 물질층(50)을 이루는 물질로 실리콘 입자와 결합하여 실리사이드층을 형성할 수 있는 것이면 어느 것이던 가능한데, 본 발명에서는 그 중, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co) 및 몰리브덴(Mo) 등의 내화성 금속(refractory metal)을 사용하여 형성한다. 본 실시예에서는, 언급한 내화성 금속들 중에서도 실리사이드화가 용이하고 실리사이드화된 물질층의 면저항(Rs)이 작은 티타늄을 사용한다.
도 2f는 제1, 제2 및 제3 실리사이드층(52, 54 및 56)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 상기 실리사이드화 물질층(도 2e의 도면부호 50)이 형성되어 있는 반도체 기판에 소정 크기의 열에너지를 가하여 상기 게이트 전극(34), 소오스(40) 및 드레인(42)을 구성하는 실리콘 입자와 상기 실리사이드화 물질층을 구성하는 입자를 각각 화학적으로 반응시킴으로써 상기 게이트 전극(34), 소오스(40) 및 드레인(42) 상에 각각 제1, 제2 및 제3 실리사이드층(52, 54 및 56)을 형성하는 공정으로 진행한다.
상기 실리사이드층들은, 예컨대 700 ± 100Å 정도의 두께로 형성하는 것이 가장 적합하므로, 그 형성 조건, 예를 들어 화학적 반응을 위해 가해지는 열에너지, 시간 등을 조절하여 상기 두께를 결정한다.
이때, 도 2f에서는 실리콘층(제1 및 제2 실리콘층) 모두가 실리사이드층(제2 및 제3 실리사이드층)으로 전환된 것으로 도시되어 있으나, 실리콘층의 두께 및 실리사이드층 형성을 위한 공정 조건에 따라 상기 도면은 변경될 수 있다. 즉, 여러 가지 조건에 의해, 상기 실리사이드층은 상기 실리콘층을 소정 두께로 남기도록 형성하거나 반도체 기판을 소정 두께로 파고들도록 형성할 수 있다.
제2 실시예
도 3a 내지 도 3i는 본 발명의 다른 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 3a는 게이트 절연막(62), 게이트 전극 형성 물질층(64a) 및 제1 캡핑 형성물질층(66a)를 형성한 후의 단면도를 도시한 것으로서, 이들은, 반도체 기판(60) 상에 열산화방식으로 산화막을 성장시킴으로써 게이트 절연막(62)을 형성하는 제1 공정, 상기 게이트 절연막(62) 상에, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 약 3,000Å 정도의 두께로 증착함으로써 게이트 전극 형성물질층(64a)을 형성하는 제2 공정 및 상기 게이트 전극 형성물질층(64a) 상에, 예컨대 실리콘 나이트라이드(SiN)와 같은 절연물질을 도포하여 제1 캡핑층 형성물질층(66a)을 형성하는 제3 공정으로 형성한다.
도 3b는 게이트 전극(64), 제1 캡핑층(66) 및 저농도의 소오스(68)과 드레인(70)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 상기 제1 캡핑층 형성물질층 및 게이트 전극 형성물질층을 식각대상으로 한 사진식각공정을 행함으로써 게이트 전극(64) 및 상기 게이트 전극 표면을 덮는 제1 캡핑층(66)을 형성하는 제1 공정 및 상기 게이트 전극(64)이 형성되어 있는 반도체 기판 전면에 상기 반도체 기판(60)과 반대 도전형의 불순물을, 예컨대 상기 반도체 기판(60)이 P형일 경우엔 N형의 불순물을 저농도로 주입함으로써 상기 게이트 전극(64) 양측의 반도체 기판에 저농도의 소오스(68) 및 저농도의 드레인(70)을 형성하는 제2 공정으로 형성한다.
도 3c는 게이트 전극 보호벽(72)을 형성한 후의 단면도를 도시한 것으로서, 이는, 상기 게이트 전극(64)이 형성되어 있는 반도체 기판을, 예컨대 850℃ ∼ 900℃에서 30분 정도 산소 분위기에 노출시킴으로써 약 220 ± 30Å 정도 두께의 게이트 전극 보호벽(70)을 상기 게이트 전극(64) 측벽에 형성하는 공정으로 형성한다.
이때, 상기 게이트 전극 보호벽(72)은, 이후에 진행되는 제2 캡핑층(도 3h의 도면부호 80 참조) 제거 공정시, 상기 게이트 전극 측벽에 형성될 스페이서(도 3d의 도면부호 74 참조)의 손상에 의해 게이트 전극 일부가 노출되는 것을 방지하기 위한 목적으로 형성한다.
도 3d는 스페이서(74) 및 LDD 구조의 소오스(76)와 드레인(78)을 형성한 후의 단면도를 도시한 것으로서, 이는, 상기 게이트 전극 보호벽(72)이 형성되어 있는 반도체 기판 전면에, 예컨대 실리콘 나이트라이드를 증착하는 제1 공정, 상기 실리콘 나이트라이드를 상기 게이트 전극 표면이 노출될 때 까지 이방성식각함으로써 상기 게이트 전극(64) 측벽에 상기 게이트 전극 보호벽(72)을 개재하여 스페이서(74)를 형성하는 제2 공정 및 상기 스페이서(74)가 형성되어 있는 반도체 기판 전면에 상기 반도체 기판(60)과 반대 도전형의 불순물을 고농도로 주입함으로써 상기 게이트 전극(64) 양측의 반도체 기판에 LDD 구조의 소오스(76)와 드레인(78)을 형성하는 제3 공정으로 형성한다.
이때, 상기 제1 캡핑층(도 3c의 도면부호 66)은 스페이서(74)를 구성하는 물질과 동일한 물질, 즉 실리콘 나이트라이드로 형성되므로, 상기 제1 캡핑층은 스페이서(74) 형성을 위한 상기 이방성식각 공정시 상기 스페이서(74) 형성과 동시에 제거된다.
한편, 상기 스페이서(74)는 언급한 실리콘 나이트라이드 외에 이산화 실리콘으로도 형성할 수 있는데, 이 경우에는, 스페이서 형성을 위한 이방성 식각 공정과 제1 캡핑층 제거를 위한 공정은 별도로 행한다.
도 3e는 제2 캡핑층(80)을 형성한 후의 단면도를 도시한 것으로서, 이는, 상기 게이트 전극(64) 상에 실리콘 격자 구조를 갖지 않는 물질, 예컨대 실리콘 나이트라이드(SiN)를 도포하여 제2 캡핑층(80)을 형성하는 공정으로 형성한다.
이때, 상기 제2 캡핑층(80)은, 이후의 SEG 공정에서 상기 게이트 전극(64) 상에 실리콘층이 성장하는 것을 방지하기 위한 목적으로 형성한다. 상기 실리콘 나이트라이드는 도 2c에서 설명한 바와 같은 이유에 의해 상기 게이트 전극(64) 상부에만 30Å ∼ 40Å 정도의 두께로 형성된다.
도 3f는 상기 제2 캡핑층(80) 및 스페이서(74)를 식각마스크로하여 상기 게이트 절연막을 식각함으로써 소오스(76) 및 드레인(78)을 노출시킨 후의 단면도를 도시한 것이다.
이때, 상기 스페이서(74)를 이산화 실리콘으로 형성할 경우, 게이트 절연막을 식각하는 상기 공정에 의해 스페이서(74)의 가장자리부분이 약간 식각될 수도 있으나 게이트 절연막의 두께가 두껍지 않으므로 (통상 50Å ∼ 150Å 정도의 두께로 형성한다) 그 양은 상기 게이트 전극(64)을 노출시키지 않을 정도로 아주 작다.
도 3g는 선택적 에피텍셜 실리콘 성장법 (SEG법)을 이용하여 상기 소오스(76) 및 드레인(78) 상에 각각 제1 실리콘층(82) 및 제2 실리콘층(84)을 형성한 후의 단면도를 도시한 것이다.
이때, 상기 제1 실리콘층(82)및 제2 실리콘층(84)은 각각 상기 소오스(76) 및 드레인(78)과 같은 격자 구조를 갖도록, 예컨대 500 ± 50Å 정도의 두께로 형성한다. 상기 실리콘층들은 실리콘 격자 구조를 갖는 물질층 상에서만 성장되므로 실리콘 격자 구조를 갖지 않는 상기 스페이서(74) 및 제2 캡핑층(80) 상에서는 성장되지 않는다.
이후, 상기 게이트 전극(64) 상에 형성되어 있던 제2 캡핑층을 제거한다. 이때, 상기 스페이서(74)가 실리콘 나이트라이드로 되어 있을 경우, 상기 제2 캡핑층 제거 공정에 의해 상기 게이트 전극(64) 측벽에 형성되어 있던 스페이서(74)의 일부도 함께 제거되는 경우가 발생한다. 그러나, 게이트 전극(64)의 측벽은 상기 게이트 전극 보호벽(72)으로 감싸여져 있기 때문에 상기 제2 캡핑층 제거 공정에 의해 게이트 전극(64) 표면이 노출되는 경우는 발생하지 않는다.
이하, 실리사이드화 물질층(86) 및 제1 내지 제3 실리사이드층(88 내지 92)을 형성하는 공정은 (도 3h 및 도 3i의 공정) 도 2e 및 도 2f에서 상술한 바와 같다.
제3 실시예
도 4a 내지 도 4g는 본 발명의 또 다른 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 4a는 게이트 절연막(102), 게이트 전극 형성 물질층(104a) 및 제1 캡핑 형성 물질층(106a)을 형성한 후의 단면도를 도시한 것으로서, 이때, 상기 게이트 절연막(102) 및 게이트 전극 형성 물질층(104a)은 도 3a에서 상술한 바와 같은 공정 조건으로 형성하고, 상기 제1 캡핑층 형성 물질층(106a)은, 예컨대 인이 도우프된 실리콘(PSG)과 같은 절연물질을 약 500Å 정도의 두께로 증착하여 형성한다.
상기 제1 캡핑층 형성 물질층(106a)으로 상기한 인이 도우프된 실리콘 외에, 소정의 식각공정에 있어서 상기 게이트 전극(102) 및 이후에 형성될 스페이서(도 4c의 도면부호 108)를 구성하는 물질에 대한 식각선택도가 우수한 절연물질이면 무엇이나 가능하다.
도 4b는 게이트 전극(104), 제1 캡핑층(106) 및 저농도의 소오스(107)과 드레인(109)을 형성한 후의 단면도를 도시한 것으로서, 이들은 도 3b에서 상술한 바와 같은 공정 조건으로 형성한다.
도 4c는 스페이서(108) 및 LDD 구조의 소오스(110)와 드레인(111)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 예컨대 실리콘 나이트라이드와 같은 절연물질을 게이트 전극(104)가 형성되어 있는 반도체 기판 전면에 증착한 후, 상기 게이트 절연막(102)이 노출될 때 까지 이를 이방성식각함으로써 상기 게이트 전극(104)과 제1 캡핑층(106)의 측벽에 스페이서(108)를 형성하는 제1 공정 및 상기 스페이서(108)가 형성되어 있는 반도체 기판에 도 3d에서 설명한 바와 같은 공정 조건으로 LDD 구조의 소오스(110)와 드레인(111)을 형성하는 제2 공정으로 형성한다.
도 4d는 제2 캡핑층(112)을 형성한 후의 단면도를 도시한 것으로서, 이는, 상기 제1 캡핑층을 제거하는 제1 공정, 제1 캡핑층이 제거되는 것에 의해 그 표면이 노출된 상기 게이트 전극(104) 상에 실리콘 격자 구조를 갖지 않는 물질, 예컨대 실리콘 나이트라이드를 도 3e에서 상술한 바와 같은 공정 조건으로 증착함으로써 상기 제2 캡핑층(112)을 형성하는 제2 공정으로 형성한다.
이때, 제1 공정에서 제거된 제1 캡핑층의 두께가 약 500Å 정도였던 반면 제2 캡핑층은 30Å ∼ 40Å 정도의 두께로 형성되므로, 상기 제2 캡핑층(112)을 형성한 후의 단면도는, 게이트 전극(104) 표면 상으로 상기 스페이서(108)가 담장처럼 솟아있는 모양이 된다.
도 4e는 제1 실리콘층(114) 및 제2 실리콘층(116)을 형성한 후의 단면도를 도시한 것으로서, 이들은, 상기 제2 캡핑층(112) 및 스페이서(108)를 식각마스크로하여 노출된 게이트 절연막을 식각함으로써 소오스(110) 및 드레인(111)을 노출시키는 제1 공정 및 도 3g에서 상술한 바와 같은 공정 조건으로 상기 소오스(110) 및 드레인(111) 상에 각각 제1 실리콘층(114) 및 제2 실리콘층(116)을 형성하는 제2 공정으로 형성한다.
이하, 실리사이드화 물질층(118) 및 제1 내지 제3 실리사이드층(120 내지 124)을 형성하는 공정은 (도 4f 및 도 4g의 공정) 도 3h 및 도 3i에서 상술한 바와 같다.
이때, 상기 제1 실리사이드층(120)의 최상부 표면은, 실리사이드층 형성을 위한 공정 조건에 따라 상기 스페이서(108)의 최상부 표면보다 높아지거나 낮아지게 되는데, 본 발명의 효과를 극대로 하기 위해서는, 상기 제1 실리사이드층(120)의 최상부 표면이 상기 스페이서(108)의 최상부 표면보다 낮게 형성되는 것이 바람직하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 반도체 소자의 트랜지스터 제조방법에 의하면, 첫째, 소오스와 드레인 상에 소정 두께의 실리콘층을 성장시킴으로써 소오스와 드레인의 정션이 얕아서 발생하던 누설 전류 등과 같은 문제점을 해결할 수 있고, 둘째, 게이트 전극과 소오스 및 드레인 표면에 실리사이드층을 형성함으로써 게이트 전극과 소오스 및 드레인의 면저항(Rs)을 낮출 수 있으므로 고속 소자 구현을 용이하게 하며, 셋째, 실리콘 격자 구조를 갖지 않는 물질로 이루어진 캡핑층으로 게이트 전극을 덮어 소오스와 드레인 상에만 실리콘층을 형성한 후 살리사이드 공정을 진행함으로써 게이트 전극과 소오스 및 드레인이 전기적으로 연결되지 않도록 실리사이드층을 형성할 수 있다.
Claims (14)
- 반도체 기판 전면 상에 게이트 절연막을 형성하는 제1 공정;상기 게이트 절연막이 형성되어 있는 반도체 기판 상에 게이트 전극을 형성하는 제2 공정;상기 게이트 전극의 측벽에 스페이서를 형성하는 제3 공정;선택적 성장방법으로 상기 게이트 전극 표면 상에만 캡핑층을 형성하는 제4 공정;상기 캡핑층 및 스페이서를 마스크로하여 상기 게이트 절연막을 식각함으로써 상기 게이트 전극 양측의 반도체 기판을 노출시키는 제5 공정;상기 게이트 전극 양측의 반도체 기판 상에만 선택적으로 실리콘층을 성장시키는 제6 공정;상기 캡핑층을 제거하는 제7 공정;기판 전면에 실리사이드화 물질층을 형성하는 제8 공정; 및열에너지를 가하여 상기 실리사이드화 물질층과 게이트 전극 및 상기 실리사이드화 물질층과 실리콘층을 반응시킴으로써 상기 게이트 전극의 표면 및 실리콘층의 표면에 실리사이드층을 형성하는 제9 공정을 구비하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 캡핑층은 실리콘 나이트라이드로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제2항에 있어서,상기 캡핑층은, 30Å ∼ 40Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 실리콘층은 선택적 에피텍셜 실리콘 성장법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서,상기 실리사이드화 물질층은 내화성 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제5항에 있어서,상기 실리사이드화 물질층은 티타늄으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 반도체 기판의 전면 상에 게이트 절연막을 형성하는 제1 공정;상기 게이트 절연막 상에 제1 캡핑층으로 그 상부가 덮여진 게이트 전극을 형성하는 제2 공정;상기 게이트 전극 측벽에 게이트 전극 보호벽을 형성하는 제3 공정;상기 제1 캡핑층을 제거하는 제4 공정;상기 게이트 전극 보호벽에 스페이서를 형성하는 제5 공정;선택적 성장방법으로 상기 게이트 전극 표면 상에만 제2 캡핑층을 형성하는 제6 공정;상기 제2 캡핑층 및 스페이서를 마스크로하여 상기 게이트 절연막을 식각함으로써 상기 게이트 전극 양측의 반도체 기판을 노출시키는 제7 공정;상기 게이트 전극 양측의 반도체 기판 상에만 선택적으로 실리콘층을 형성하는 제8 공정;상기 제2 캡핑층을 제거하는 제9 공정; 및상기 게이트 전극 표면 및 상기 실리콘층 표면을 부분적으로 실리사이드화 함으로써 실리사이드층을 형성하는 제10 공정을 구비하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 제1 캡핑층, 스페이서 및 제2 캡핑층은 실리콘 나이트라이드로 형성하고, 상기 게이트 전극 보호벽은 이산화 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제8항에 있어서,상기 제3 공정 후, 상기 게이트 전극 보호벽이 형성되어 있는 반도체 기판 전면에 스페이서 형성 물질층을 형성하는 공정을 더 구비하고, 이 후, 상기 스페이서 형성 물질층을 이방성 식각함으로써 제4 공정과 제5 공정을 동시에 행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서,상기 제1 캡핑층 및 제2 캡핑층은 실리콘 나이트라이드로 형성하고, 상기 스페이서는 이산화 실리콘으로 형성하며, 상기 게이트 전극 보호벽은 이산화 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제7항에 있어서, 상기 실리콘층은,선택적 에피텍셜 실리콘 성장법으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 반도체 기판 전면 상에 게이트 절연막을 형성하는 제1 공정;상기 게이트 절연막 상에 제1 캡핑층으로 그 상부가 덮여진 게이트 전극을 형성하는 제2 공정;상기 게이트 전극과 제1 캡핑층의 측벽에 스페이서를 형성하는 제3 공정;상기 제1 캡핑층을 제거하는 제4 공정;선택적 성장방법으로 상기 게이트 전극 상에만 제2 캡핑층을 형성하는 제5 공정;상기 제2 캡핑층 및 스페이서를 마스크로하여 상기 게이트 절연막을 식각함으로써 상기 게이트 전극 양측의 반도체 기판을 노출시키는 제6 공정;상기 게이트 전극 양측의 반도체 기판 상에만 선택적으로 실리콘층을 형성하는 제7 공정;상기 제2 캡핑층을 제거하는 제8 공정; 및상기 게이트 전극 표면 및 상기 실리콘층 표면을 부분적으로 실리사이드화함으로써 실리사이드층을 형성하는 제9 공정을 구비하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제12항에 있어서,상기 제1 캡핑층은 인이 도우프된 실리콘으로 형성하고, 상기 스페이서 및 제2 캡핑층은 실리콘 나이트라이드로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제12항에 있어서,상기 제1 캡핑층은 500Å 정도의 두께로 형성하고, 상기 제2 캡핑층은 30Å ∼ 40Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
Priority Applications (1)
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| KR1019960058496A KR100230388B1 (ko) | 1996-11-27 | 1996-11-27 | 반도체 소자의 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058496A KR100230388B1 (ko) | 1996-11-27 | 1996-11-27 | 반도체 소자의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR19980039472A KR19980039472A (ko) | 1998-08-17 |
| KR100230388B1 true KR100230388B1 (ko) | 1999-11-15 |
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ID=19484021
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|---|---|---|---|
| KR1019960058496A KR100230388B1 (ko) | 1996-11-27 | 1996-11-27 | 반도체 소자의 트랜지스터 제조방법 |
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| Country | Link |
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Citations (4)
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|---|---|---|---|---|
| JPS60235473A (ja) * | 1984-05-08 | 1985-11-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62122173A (ja) * | 1985-11-20 | 1987-06-03 | Fujitsu Ltd | 半導体装置 |
| JPH01109766A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 半導体装置の製造方法 |
| JPH08204193A (ja) * | 1995-01-27 | 1996-08-09 | Ricoh Co Ltd | 半導体装置の製造方法 |
-
1996
- 1996-11-27 KR KR1019960058496A patent/KR100230388B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235473A (ja) * | 1984-05-08 | 1985-11-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62122173A (ja) * | 1985-11-20 | 1987-06-03 | Fujitsu Ltd | 半導体装置 |
| JPH01109766A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 半導体装置の製造方法 |
| JPH08204193A (ja) * | 1995-01-27 | 1996-08-09 | Ricoh Co Ltd | 半導体装置の製造方法 |
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