JPS63102527A - パケツト交換機 - Google Patents
パケツト交換機Info
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- JPS63102527A JPS63102527A JP61248985A JP24898586A JPS63102527A JP S63102527 A JPS63102527 A JP S63102527A JP 61248985 A JP61248985 A JP 61248985A JP 24898586 A JP24898586 A JP 24898586A JP S63102527 A JPS63102527 A JP S63102527A
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- JP
- Japan
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- packet
- output
- fifo memory
- memory
- fifo
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 104
- 238000012546 transfer Methods 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要コ
本願は、交換機内部の処理待ちパケットの交換先の出方
路が輻輳している場合に、当該パケットの後に続く輻輳
していない出方路を交換先とするパケットを待たせるこ
となく交換処理できるように、’taffが解除される
までパケット退避バッファに退避させ、パケットの待ち
行列の追越しを行なうパケット交換機を開示するもので
ある。
路が輻輳している場合に、当該パケットの後に続く輻輳
していない出方路を交換先とするパケットを待たせるこ
となく交換処理できるように、’taffが解除される
までパケット退避バッファに退避させ、パケットの待ち
行列の追越しを行なうパケット交換機を開示するもので
ある。
[産業上の利用分野]
本発明は、パケット交換機に関し、特にパケット交換機
内部に於ける輻輳を減少させる装でに関する。
内部に於ける輻輳を減少させる装でに関する。
パケット交換機に収容されるトラフィック量は増大の一
途を辿っている。特に、コンピュータ間通信の速度は毎
秒1メガビット以上の速度になろうとしている。
途を辿っている。特に、コンピュータ間通信の速度は毎
秒1メガビット以上の速度になろうとしている。
このような高速通信を収容する大容旦のパケット交換機
は、現在のようなソフトウェア処理を中心とする方式で
は実現が困難である。その大きな理由の一つとして、そ
のようなソフトウェア方式のパケット交換機では、パケ
ット格納用のメモリをCPU0主記憶装置に設けており
、パケットの待ち行列等の管理を、O8(オペレーティ
ングシステム)のメモリ管理撮能によって行なっており
、パケット処理に於て、このメモリ管理はCPUの負担
が大きいため、パケットの処理能力を向上させるのが困
難であることが挙げられる。
は、現在のようなソフトウェア処理を中心とする方式で
は実現が困難である。その大きな理由の一つとして、そ
のようなソフトウェア方式のパケット交換機では、パケ
ット格納用のメモリをCPU0主記憶装置に設けており
、パケットの待ち行列等の管理を、O8(オペレーティ
ングシステム)のメモリ管理撮能によって行なっており
、パケット処理に於て、このメモリ管理はCPUの負担
が大きいため、パケットの処理能力を向上させるのが困
難であることが挙げられる。
そこで、パケット交換機の処理に於て、パケット格納用
メモリに関する部分を、FIFOメモリ(First
−In −First−Out バッファメモリ)を
用いて阜純化し、処理をハードウェア化することによっ
て、高速化を図るという高速交換パケット方式が有力と
なってきている。
メモリに関する部分を、FIFOメモリ(First
−In −First−Out バッファメモリ)を
用いて阜純化し、処理をハードウェア化することによっ
て、高速化を図るという高速交換パケット方式が有力と
なってきている。
[従来の技術]
第7図は、かかる従来の高速パケット交換方式を採用し
たパケット交換機の構成を示しており、入方路から受信
したパケットは一担、パケット受信FIFOメモリ10
1〜IOHに蓄積され、パケットスイッチ2で、これを
吸い出して、パケットの宛先ヘッダより、出方路を決定
し、出力待ちFIFOメモリ31〜3Nに転送する。こ
のとき、出力待ちFIF○メモリ31〜3Nのいずれか
が満杯になっているならば、その出力待ちFIFOメモ
リへの転送を行なわないで、対応するパケット受信FI
FOメモリに止めておく。
たパケット交換機の構成を示しており、入方路から受信
したパケットは一担、パケット受信FIFOメモリ10
1〜IOHに蓄積され、パケットスイッチ2で、これを
吸い出して、パケットの宛先ヘッダより、出方路を決定
し、出力待ちFIFOメモリ31〜3Nに転送する。こ
のとき、出力待ちFIF○メモリ31〜3Nのいずれか
が満杯になっているならば、その出力待ちFIFOメモ
リへの転送を行なわないで、対応するパケット受信FI
FOメモリに止めておく。
パケットのトラフィック量が多くなると、このような事
態が頚発し、パケット受信FIFOメモリも満杯になっ
てしまう、すると、当該パゲット受信FIFOメモリが
接続されている入方路の更に先にあるパケット交換機又
は端末(図示せず)に対して、パケットの転送を中止す
るように指令を出す。
態が頚発し、パケット受信FIFOメモリも満杯になっ
てしまう、すると、当該パゲット受信FIFOメモリが
接続されている入方路の更に先にあるパケット交換機又
は端末(図示せず)に対して、パケットの転送を中止す
るように指令を出す。
[発明が解決しようとする間運点コ
このように、パケット交換機では、パケット受信FIF
Oメモリの先頭のパケットの宛先の出方路が幅枝してい
てその出力待ちFIF○メモリが満杯になった場合、そ
の先頭パケットの後に続くパケットは、たとえ、その交
換先が別の:L:方路であっても、無駄に待たされてし
まう。
Oメモリの先頭のパケットの宛先の出方路が幅枝してい
てその出力待ちFIF○メモリが満杯になった場合、そ
の先頭パケットの後に続くパケットは、たとえ、その交
換先が別の:L:方路であっても、無駄に待たされてし
まう。
このため、パケット受信FIFOメモリが満杯になり易
く、また、パケットの遅延が増大する原因となる。
く、また、パケットの遅延が増大する原因となる。
これを解決するなめには、パクット受信FIFOメモリ
に於て、先頭のパケットが停止している場合に、後続の
パケットが追越しを行なえる方式が必要であるが、追越
しを行なうためには、パクット受信FIF○メモリの中
の各パケットを任意に読み取るv1能が必要となり、F
IFOメモリでは、不可能であった。
に於て、先頭のパケットが停止している場合に、後続の
パケットが追越しを行なえる方式が必要であるが、追越
しを行なうためには、パクット受信FIF○メモリの中
の各パケットを任意に読み取るv1能が必要となり、F
IFOメモリでは、不可能であった。
従って、本発明の目的は、パケット受信FIFOメモリ
における各パケット内容を判別して幅較状懲にない出方
路を交換先とする後続のパケットが先行パケットを追越
し処理できるパケット交換機を提供することに在る。
における各パケット内容を判別して幅較状懲にない出方
路を交換先とする後続のパケットが先行パケットを追越
し処理できるパケット交換機を提供することに在る。
[問題点を解決するための手段]
第1図は、各入方路とパケットスイッチ2との間にパケ
ット受信部1を設け、謹パケットスイッチ2と各出方路
との間に各入方路に対応してパケット出力待ちFIFO
メモリ31〜3Nを設けた本発明にかかるパケット交換
機の原理を示す図で、本発明ではパケット受信部1が、
各入方路に接続されたパケット受信FIFOメモリ10
と、退避用FIFOメモリ111〜11Mと、各退避用
FIFOメモリ111〜11Nに対応して設けられた出
方路番号レジスタ121〜12Mと、出方路が幅較して
当該出力待ちFIFOメモリ31〜3Nが満杯になった
ときにその出力待ちFIFOメモリ31〜3Nの番号を
前記出方路番号レジスタ121〜12Mに書き込むとと
もにその幅較した出方路を交換先とするパケット受信F
IFOメモリ10中のパケットのみを退避用FIFOメ
モリ111〜11Nl:退避させ、出力持ちr’IF。
ット受信部1を設け、謹パケットスイッチ2と各出方路
との間に各入方路に対応してパケット出力待ちFIFO
メモリ31〜3Nを設けた本発明にかかるパケット交換
機の原理を示す図で、本発明ではパケット受信部1が、
各入方路に接続されたパケット受信FIFOメモリ10
と、退避用FIFOメモリ111〜11Mと、各退避用
FIFOメモリ111〜11Nに対応して設けられた出
方路番号レジスタ121〜12Mと、出方路が幅較して
当該出力待ちFIFOメモリ31〜3Nが満杯になった
ときにその出力待ちFIFOメモリ31〜3Nの番号を
前記出方路番号レジスタ121〜12Mに書き込むとと
もにその幅較した出方路を交換先とするパケット受信F
IFOメモリ10中のパケットのみを退避用FIFOメ
モリ111〜11Nl:退避させ、出力持ちr’IF。
メモリ31〜3Nが空いたとき退避用FIF○メモリ1
11〜11Mからパケットを出力待ちFIFOメモリ3
1〜3Nに転送する制御部13と、を備えている。ただ
し、M≦Nである。
11〜11Mからパケットを出力待ちFIFOメモリ3
1〜3Nに転送する制御部13と、を備えている。ただ
し、M≦Nである。
[作 用コ
第1図において、制御部13には、パケットスイッチ2
から、常に各出力持ちFIFOメモリ31〜3Nが満杯
であるか否かが通知されている。
から、常に各出力持ちFIFOメモリ31〜3Nが満杯
であるか否かが通知されている。
又、パケット受信FIFOメモリ10の先頭のパケット
のヘッダ情報が常に制御部13に通知されており、制御
部13はこれによってパケットの転送先の出方路を決定
する。
のヘッダ情報が常に制御部13に通知されており、制御
部13はこれによってパケットの転送先の出方路を決定
する。
任意の出力持ちFIFOメモリが満杯になると、制御部
13は空きの出方路番号レジスタに、その満杯の出力待
ちFIFOメモリが接続されている出方路の番号を書き
込む、そして、当該出方路に転送されるべきパケットは
、パケット受信FIFOメモリから、出方路番号を書き
込んだレジスタに対応した退避用FIFOメモリへ転送
する。この退避用FIFOメモリに記憶されたパケット
は、満杯の出力待ちFIFOメモリに空きが生ずる毎に
、パケットスイッチ2ヘパケツトを転送する。
13は空きの出方路番号レジスタに、その満杯の出力待
ちFIFOメモリが接続されている出方路の番号を書き
込む、そして、当該出方路に転送されるべきパケットは
、パケット受信FIFOメモリから、出方路番号を書き
込んだレジスタに対応した退避用FIFOメモリへ転送
する。この退避用FIFOメモリに記憶されたパケット
は、満杯の出力待ちFIFOメモリに空きが生ずる毎に
、パケットスイッチ2ヘパケツトを転送する。
この間、他の出方路へ行くべきパケットは、311避さ
れることなく、転送される。
れることなく、転送される。
また、該出方路の輻幀が解消して、その退避用FIFO
メモリが空になった場合には、対応する出方路番号レジ
スタの内容を消去することが好ましい、以後、該出方路
に行くべきパケットは、パケット受信FIFOメモリか
らパケットスイッチ2へ直接転送される。
メモリが空になった場合には、対応する出方路番号レジ
スタの内容を消去することが好ましい、以後、該出方路
に行くべきパケットは、パケット受信FIFOメモリか
らパケットスイッチ2へ直接転送される。
[実施例コ
第2図は、本発明に係るパケット交換機の一実施例とし
ての全体図を示しており、入方路から受信したパケット
は、パケット受信部11〜INに入る。パケット受信部
11〜INでは、パケットの宛先ヘッダを解析し、出方
路を決定し、パケットスイッチ2へ転送する。出方路の
出力待ちFIF○メモリ3□〜3Nが満杯の時は、パケ
ット受信部11〜IN内の退避用FIFOメモリやパケ
ット受信FIF○メモリにvTerする。パケット受信
部11〜INは、各出力待ちFIFOメモリが満杯であ
るか否かを、出方路状態通知バス4によって知ることが
できる。
ての全体図を示しており、入方路から受信したパケット
は、パケット受信部11〜INに入る。パケット受信部
11〜INでは、パケットの宛先ヘッダを解析し、出方
路を決定し、パケットスイッチ2へ転送する。出方路の
出力待ちFIF○メモリ3□〜3Nが満杯の時は、パケ
ット受信部11〜IN内の退避用FIFOメモリやパケ
ット受信FIF○メモリにvTerする。パケット受信
部11〜INは、各出力待ちFIFOメモリが満杯であ
るか否かを、出方路状態通知バス4によって知ることが
できる。
第3図はパケット形式な示し、入方路から受信するパケ
ットは第3図(IL)に示す形式である。各パケット受
信部では、後述の如く宛先ヘッダから転送先の出方路番
号を決定し、この出方路番号を第3図(b)に示すよう
にパケットの先頭に付加してパケットスイッチ2へ転送
する。パケットスイッチ2は、パケット先頭の出方路番
号によって、所定の出力待ちFIFOメモリへパケット
を転送する。その際、第3図(c)に示すように、先頭
の出方路番号を除去する。
ットは第3図(IL)に示す形式である。各パケット受
信部では、後述の如く宛先ヘッダから転送先の出方路番
号を決定し、この出方路番号を第3図(b)に示すよう
にパケットの先頭に付加してパケットスイッチ2へ転送
する。パケットスイッチ2は、パケット先頭の出方路番
号によって、所定の出力待ちFIFOメモリへパケット
を転送する。その際、第3図(c)に示すように、先頭
の出方路番号を除去する。
第4図は、パケット受信部の具体的な構成の一実施例を
示し、入方路より受信したパケットは、パケット受信F
IFOメモリ1oに入力される。
示し、入方路より受信したパケットは、パケット受信F
IFOメモリ1oに入力される。
パケット受信FIFOメモリ10の先頭のパケットは、
宛先ヘッダ(第3図)の部分のみが、まず吸い出されて
出方路番号決定ロジック21により転送先の出力待ち行
列が一方的に決定される。この出方路番号決定ロジック
21は、マツピング用のメモリを用いて容易に構成する
ことができる公知のものである。決定された出方路番号
は、転送制御部22へ通知される。
宛先ヘッダ(第3図)の部分のみが、まず吸い出されて
出方路番号決定ロジック21により転送先の出力待ち行
列が一方的に決定される。この出方路番号決定ロジック
21は、マツピング用のメモリを用いて容易に構成する
ことができる公知のものである。決定された出方路番号
は、転送制御部22へ通知される。
一方、この実施例では、1glの退避用FIFOメモリ
11を用いている。また、退避用FIFOメモリ11か
らは、それが満杯であるが否がを示す信号(満杯フラグ
)と、退避用FIF○メモリ11が完全に空であるか否
かを示す信号(塞フラグ)が転送制御部22へ常に送ら
れている。
11を用いている。また、退避用FIFOメモリ11か
らは、それが満杯であるが否がを示す信号(満杯フラグ
)と、退避用FIF○メモリ11が完全に空であるか否
かを示す信号(塞フラグ)が転送制御部22へ常に送ら
れている。
また、出方路番号レジスタ12は、転送制御部22によ
って、出方路番号決定ロジック21の出す出方路番号が
書き込まれ、消去される。この出方路番号レジスタ12
が空であるか否かを示す信チク空フラグ)も、出方路番
号レジスタ12に書き込まれている出方路番号とともに
、転送制御部22に通知される。
って、出方路番号決定ロジック21の出す出方路番号が
書き込まれ、消去される。この出方路番号レジスタ12
が空であるか否かを示す信チク空フラグ)も、出方路番
号レジスタ12に書き込まれている出方路番号とともに
、転送制御部22に通知される。
更に、転送制御部22は、出方路状懲通知バス4を介し
て、各出力待ちFIFOメモリ3が満杯であるか否かを
常に把握している。尚、ロジック21、転送制御部22
、合成器23(第3図(b)に示すように受信パケット
に出方路番号を付加するもの)、後述の入力規制用ロジ
ック24、及びスイッチSWI、SW2で第1図の制御
部13t!−構成している。
て、各出力待ちFIFOメモリ3が満杯であるか否かを
常に把握している。尚、ロジック21、転送制御部22
、合成器23(第3図(b)に示すように受信パケット
に出方路番号を付加するもの)、後述の入力規制用ロジ
ック24、及びスイッチSWI、SW2で第1図の制御
部13t!−構成している。
転送制御部22は、以上のような信号を受取り、スイッ
チSWIとSW2を制御して、 ■パケット受信FIF○メモリ10 →パケットスイッチ2 ■パケット受信FIFOメモリ10 →退避用FIFOメモリ11 ■退避用FIFOメモリ11 →パケットスイッチ2 の各ルートでパケットを転送する。
チSWIとSW2を制御して、 ■パケット受信FIF○メモリ10 →パケットスイッチ2 ■パケット受信FIFOメモリ10 →退避用FIFOメモリ11 ■退避用FIFOメモリ11 →パケットスイッチ2 の各ルートでパケットを転送する。
以下、パケット受信部1の転送制御部22の動作を第5
図に示したフローチャートを参照して説明する。
図に示したフローチャートを参照して説明する。
まず転送制御部22は出方路番号レジスタ12が空にな
っているかどうかに関する「空フラグ」信号を受けてチ
ェックしく第5図ステップSl)、空の場合は、パケッ
ト受信FIFOメモリ10が「空」かどうかチェックし
く同S2)、「空」の場合は何もせずにステップS1に
戻るが、「空」でない場合にはパクット受信FIFOメ
モリ10の先頭パケットの出方路番号決定ロジック21
で決定された出方路の出力待ちFIFOメモリ3が満杯
か否かバス4からの情報に基づいてチェックする (同
S3)、満杯でない場合にはスイッチSW1及びsw2
を制御して、第3図(b)のように出方路番号が付加さ
れたパケットをパケットスイッチ2へ転送する(同S4
)、満杯である場合には、出方路番号レジスタ12に、
既に決定された出方路番号を書き込む(同S5)、そし
て、パケット受信FIF○メモリ10の先頭パケットを
退避用FIFOメモリ11に転送するべくスイッチSW
Iを切り替える(同S6)、この状悪で出方路側の幅間
状りが解消されるのを待つ。
っているかどうかに関する「空フラグ」信号を受けてチ
ェックしく第5図ステップSl)、空の場合は、パケッ
ト受信FIFOメモリ10が「空」かどうかチェックし
く同S2)、「空」の場合は何もせずにステップS1に
戻るが、「空」でない場合にはパクット受信FIFOメ
モリ10の先頭パケットの出方路番号決定ロジック21
で決定された出方路の出力待ちFIFOメモリ3が満杯
か否かバス4からの情報に基づいてチェックする (同
S3)、満杯でない場合にはスイッチSW1及びsw2
を制御して、第3図(b)のように出方路番号が付加さ
れたパケットをパケットスイッチ2へ転送する(同S4
)、満杯である場合には、出方路番号レジスタ12に、
既に決定された出方路番号を書き込む(同S5)、そし
て、パケット受信FIF○メモリ10の先頭パケットを
退避用FIFOメモリ11に転送するべくスイッチSW
Iを切り替える(同S6)、この状悪で出方路側の幅間
状りが解消されるのを待つ。
今や、出方路番号レジスタ12には輻轢した出方路番号
が書き込まれているから、ステップ81念通ってレジス
タ12が示す出方路の出力待ちFIFOメモリ3は依然
として満杯であるが否がチェックする(同S7)、依然
満杯のときは、パケット受信FIFOメモリ10が「空
」かどうが見て (同S8)、査なら阿らせず、空でな
ければ、上記の先頭パケットに続く後のパケット、即ち
これが現在の先頭パケットになっており、これについて
上記のステップS3と同様に、ロジック21で決定され
た出方路の出力待ちFIFOメモリ3が満杯か百かチェ
ックしく同S9)、満杯であれば何もせずに待ち、満杯
でなければスイッチSWI及びSW2を切り替えてパケ
ットスイッチ2へ送り出す(同5IO)。
が書き込まれているから、ステップ81念通ってレジス
タ12が示す出方路の出力待ちFIFOメモリ3は依然
として満杯であるが否がチェックする(同S7)、依然
満杯のときは、パケット受信FIFOメモリ10が「空
」かどうが見て (同S8)、査なら阿らせず、空でな
ければ、上記の先頭パケットに続く後のパケット、即ち
これが現在の先頭パケットになっており、これについて
上記のステップS3と同様に、ロジック21で決定され
た出方路の出力待ちFIFOメモリ3が満杯か百かチェ
ックしく同S9)、満杯であれば何もせずに待ち、満杯
でなければスイッチSWI及びSW2を切り替えてパケ
ットスイッチ2へ送り出す(同5IO)。
一方、ステップS7で宛先出方路の出力待ちFIFOメ
モリ3が満杯でなくなったときは、退避用FIFOメモ
リ11に記憶されていたパケットをとり出し、スイッチ
SW2を制御してバケットスイッチ2に送り出す(同5
11)ようにしている。
モリ3が満杯でなくなったときは、退避用FIFOメモ
リ11に記憶されていたパケットをとり出し、スイッチ
SW2を制御してバケットスイッチ2に送り出す(同5
11)ようにしている。
尚、上記のように、出方路の幅較状態が継続していると
、退避用FIFOメモリも満杯になるので、パケット受
信FIFOメモリから当該退避用FIFOメモリへの転
送を止め、ス、別の出方路が幅較して出力待ち行列が満
杯になった場合に、もし空の出方路番号レジスタが存在
しないならば、パケット受信FIFOメモリにある、そ
の別の出方路に行くべきパケットは止めるが、このよう
な状悪が続くと、ついにはパケット受信FIFOメモリ
も満杯となり、入力規制用ロジック24 (第4図)に
より入方路の先にあるパケット交換機や端末(図示せず
)に入力規制な出す、このような状況は、最悪の場合で
あるが、通常は数本の出方路が短時間輻輳するだけであ
るので、殆んどの場合に退避用バッファで吸収でき、輻
輳してない出方路へのパケットは、何らブロックされる
ことなく転送されることとなる。そして、全ての呼につ
いて、パケットの順序は入れ変わらない。
、退避用FIFOメモリも満杯になるので、パケット受
信FIFOメモリから当該退避用FIFOメモリへの転
送を止め、ス、別の出方路が幅較して出力待ち行列が満
杯になった場合に、もし空の出方路番号レジスタが存在
しないならば、パケット受信FIFOメモリにある、そ
の別の出方路に行くべきパケットは止めるが、このよう
な状悪が続くと、ついにはパケット受信FIFOメモリ
も満杯となり、入力規制用ロジック24 (第4図)に
より入方路の先にあるパケット交換機や端末(図示せず
)に入力規制な出す、このような状況は、最悪の場合で
あるが、通常は数本の出方路が短時間輻輳するだけであ
るので、殆んどの場合に退避用バッファで吸収でき、輻
輳してない出方路へのパケットは、何らブロックされる
ことなく転送されることとなる。そして、全ての呼につ
いて、パケットの順序は入れ変わらない。
第6図は、パケットスイッチ2の一例を示しており、各
パケット受信部11〜INからパケットスイッチ2に入
力されたパケットは、−担、インター 7 x −ス用
F I FOメモリ30t 〜3ONに蓄積される。パ
ケット受信部アドレスカウンタ31で、各インターフェ
ース用FIFOメモリ301〜3ONをスキャンするア
ドレスを発生してアドレスバス32に送り、パケットが
インターフェース用FIFOメモリ301〜3ONにあ
れば、これを転送バス33から吸い出してパケット転送
回路34に送り、このパケットの先頭にある出方路番号
(第3図(b))情報を、出方路アドレスレジスタ35
に書き込む、これによって、出方路アドレスバス36に
よって、出力待ちFIF○メモリ31〜3Nのいずれか
が還択され、この出力待ちFIFOメモリにパケットと
転送バス33から転送する。このとき、パケットの先頭
の出方路番号情報を出方路番号除去回路37で除去する
。
パケット受信部11〜INからパケットスイッチ2に入
力されたパケットは、−担、インター 7 x −ス用
F I FOメモリ30t 〜3ONに蓄積される。パ
ケット受信部アドレスカウンタ31で、各インターフェ
ース用FIFOメモリ301〜3ONをスキャンするア
ドレスを発生してアドレスバス32に送り、パケットが
インターフェース用FIFOメモリ301〜3ONにあ
れば、これを転送バス33から吸い出してパケット転送
回路34に送り、このパケットの先頭にある出方路番号
(第3図(b))情報を、出方路アドレスレジスタ35
に書き込む、これによって、出方路アドレスバス36に
よって、出力待ちFIF○メモリ31〜3Nのいずれか
が還択され、この出力待ちFIFOメモリにパケットと
転送バス33から転送する。このとき、パケットの先頭
の出方路番号情報を出方路番号除去回路37で除去する
。
尚、上記の実施例では、パケット受信部の退避用FIF
Oメモリを1個としたが、これをn(n−1〜出方路本
数)にすることができる。
Oメモリを1個としたが、これをn(n−1〜出方路本
数)にすることができる。
[発明の効果コ
本発明のパケット交換機によれば、交換すべき転送先の
出方路が輻輳していてそれに対応した出力待ちFIFO
メモリか満杯になったとき、受信部に設けた退避用FI
FOメモリにパケットを、そして出方路番号をレジスタ
に記憶し、後続のパケットが先行パケットを追越せるよ
うにしたので、パケット転送の無駄な停止が減少し、パ
ケットの交換遅延とスループット(データ流量)の低下
が改善できるとともに、呼毎のパケット順序の入れ変わ
りは生じないという効果が得られる。
出方路が輻輳していてそれに対応した出力待ちFIFO
メモリか満杯になったとき、受信部に設けた退避用FI
FOメモリにパケットを、そして出方路番号をレジスタ
に記憶し、後続のパケットが先行パケットを追越せるよ
うにしたので、パケット転送の無駄な停止が減少し、パ
ケットの交換遅延とスループット(データ流量)の低下
が改善できるとともに、呼毎のパケット順序の入れ変わ
りは生じないという効果が得られる。
第1図は本発明に係るパケット交換機の原理を示すブロ
ック図、 第2図は本発明の一実施例を示すブロック図、第3図(
a)〜(C)は本発明で用いられるパケット形式を示す
口、 第4[IJはパケット受信部の一実施例を示すブロック
図、 第5図はパケット受信部の転送制御部の動作シーケンス
を示す図、 第6図はパケットスイッチの構成例を示す図、第7図は
従来の高速パケット交換機と示すブロック図、である。 第1図において、 1はパケット受信部、 2はパケットスイッチ、 31〜3Nは出力待ちFIFOメモリ、10はパケット
受信FIFOメモリ、 111〜11Mは退避FIFOメモリ、121〜12+
4は出方路番号レジスタ、13は制御部、を示す。 尚、図中、同一符号は同−又は相当部分を示す。
ック図、 第2図は本発明の一実施例を示すブロック図、第3図(
a)〜(C)は本発明で用いられるパケット形式を示す
口、 第4[IJはパケット受信部の一実施例を示すブロック
図、 第5図はパケット受信部の転送制御部の動作シーケンス
を示す図、 第6図はパケットスイッチの構成例を示す図、第7図は
従来の高速パケット交換機と示すブロック図、である。 第1図において、 1はパケット受信部、 2はパケットスイッチ、 31〜3Nは出力待ちFIFOメモリ、10はパケット
受信FIFOメモリ、 111〜11Mは退避FIFOメモリ、121〜12+
4は出方路番号レジスタ、13は制御部、を示す。 尚、図中、同一符号は同−又は相当部分を示す。
Claims (2)
- (1)各入方路とパケットスイッチ(2)との間にパケ
ット受信部(1)を設け、該パケットスイッチ(2)と
各出方路との間に各入方路に対応してパケット出力待ち
FIFOメモリ(3_1〜3_N)を設けたパケット交
換機であって、前記パケット受信部(1)が、 各入方路に接続されたパケット受信FIFOメモリ(1
0)と、 退避用FIFOメモリ(11_1〜11_M)と、各退
避用FIFOメモリ(11_1〜11_M)に対応して
設けられた出方路番号レジスタ(12_1〜12_M)
と、出方路が輻輳して当該出力待ちFIFOメモリ(3
_1〜3_N)が満杯になったときに該出力待ちFIF
Oメモリ(3_1〜3_N)の番号を前記出方路番号レ
ジスタ(12_1〜12_M)に書き込むとともに該輻
輳した出方路を交換先とする前記パケット受信FIFO
メモリ(10)中のパケットのみを前記退避用FIFO
メモリ(11_1〜11_M)に退避させ、前記出力待
ちFIFOメモリ(3_1〜3_N)が空いたとき前記
退避用FIFOメモリ(11_1〜11_N)からパケ
ットを該出力待ちFIFOメモリ(3_1〜3_N)に
転送する制御部(13)と、を備えたことを特徴とする
パケット交換機。 - (2)前記制御部(13)は、前記退避用FIFOメモ
リ(11_1〜11_N)が空になった場合、対応する
出方路番号レジスタの内容を消去する特許請求の範囲第
1項に記載のパケット交換機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61248985A JPS63102527A (ja) | 1986-10-20 | 1986-10-20 | パケツト交換機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61248985A JPS63102527A (ja) | 1986-10-20 | 1986-10-20 | パケツト交換機 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63102527A true JPS63102527A (ja) | 1988-05-07 |
Family
ID=17186311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61248985A Pending JPS63102527A (ja) | 1986-10-20 | 1986-10-20 | パケツト交換機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63102527A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02303246A (ja) * | 1989-05-18 | 1990-12-17 | Toshiba Corp | セルスイッチ |
JPH03117137A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Atmセル転送方式 |
JPH0670350A (ja) * | 1992-08-19 | 1994-03-11 | Nec Corp | スイッチング・システム |
JPH06284453A (ja) * | 1993-03-26 | 1994-10-07 | Nec Corp | Atmセルスイッチ |
JPH0758754A (ja) * | 1993-08-17 | 1995-03-03 | Nec Corp | 交換システム |
US8995269B2 (en) | 2010-12-10 | 2015-03-31 | Fujitsu Limited | Computer readable storage medium storing congestion control program, information processing apparatus, and congestion control method |
-
1986
- 1986-10-20 JP JP61248985A patent/JPS63102527A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02303246A (ja) * | 1989-05-18 | 1990-12-17 | Toshiba Corp | セルスイッチ |
JPH03117137A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Atmセル転送方式 |
JPH0670350A (ja) * | 1992-08-19 | 1994-03-11 | Nec Corp | スイッチング・システム |
JPH06284453A (ja) * | 1993-03-26 | 1994-10-07 | Nec Corp | Atmセルスイッチ |
JPH0758754A (ja) * | 1993-08-17 | 1995-03-03 | Nec Corp | 交換システム |
US8995269B2 (en) | 2010-12-10 | 2015-03-31 | Fujitsu Limited | Computer readable storage medium storing congestion control program, information processing apparatus, and congestion control method |
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