JPS63102527A - パケツト交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 本願は、交換機内部の処理待ちパケットの交換先の出方
路が輻輳している場合に、当該パケットの後に続く輻輳
していない出方路を交換先とするパケットを待たせるこ
となく交換処理できるように、’ｔａｆｆが解除される
までパケット退避バッファに退避させ、パケットの待ち
行列の追越しを行なうパケット交換機を開示するもので
ある。

［産業上の利用分野］ 本発明は、パケット交換機に関し、特にパケット交換機
内部に於ける輻輳を減少させる装でに関する。

パケット交換機に収容されるトラフィック量は増大の一
途を辿っている。特に、コンピュータ間通信の速度は毎
秒１メガビット以上の速度になろうとしている。

このような高速通信を収容する大容旦のパケット交換機
は、現在のようなソフトウェア処理を中心とする方式で
は実現が困難である。その大きな理由の一つとして、そ
のようなソフトウェア方式のパケット交換機では、パケ
ット格納用のメモリをＣＰＵ０主記憶装置に設けており
、パケットの待ち行列等の管理を、Ｏ８（オペレーティ
ングシステム）のメモリ管理撮能によって行なっており
、パケット処理に於て、このメモリ管理はＣＰＵの負担
が大きいため、パケットの処理能力を向上させるのが困
難であることが挙げられる。

そこで、パケット交換機の処理に於て、パケット格納用
メモリに関する部分を、ＦＩＦＯメモリ（Ｆｉｒｓｔ　
−Ｉｎ　−Ｆｉｒｓｔ−Ｏｕｔ　　バッファメモリ）を
用いて阜純化し、処理をハードウェア化することによっ
て、高速化を図るという高速交換パケット方式が有力と
なってきている。

［従来の技術］ 第７図は、かかる従来の高速パケット交換方式を採用し
たパケット交換機の構成を示しており、入方路から受信
したパケットは一担、パケット受信ＦＩＦＯメモリ１０
１〜ＩＯＨに蓄積され、パケットスイッチ２で、これを
吸い出して、パケットの宛先ヘッダより、出方路を決定
し、出力待ちＦＩＦＯメモリ３１〜３Ｎに転送する。こ
のとき、出力待ちＦＩＦ○メモリ３１〜３Ｎのいずれか
が満杯になっているならば、その出力待ちＦＩＦＯメモ
リへの転送を行なわないで、対応するパケット受信ＦＩ
ＦＯメモリに止めておく。

パケットのトラフィック量が多くなると、このような事
態が頚発し、パケット受信ＦＩＦＯメモリも満杯になっ
てしまう、すると、当該パゲット受信ＦＩＦＯメモリが
接続されている入方路の更に先にあるパケット交換機又
は端末（図示せず）に対して、パケットの転送を中止す
るように指令を出す。

［発明が解決しようとする間運点コ このように、パケット交換機では、パケット受信ＦＩＦ
Ｏメモリの先頭のパケットの宛先の出方路が幅枝してい
てその出力待ちＦＩＦ○メモリが満杯になった場合、そ
の先頭パケットの後に続くパケットは、たとえ、その交
換先が別の：Ｌ：方路であっても、無駄に待たされてし
まう。

このため、パケット受信ＦＩＦＯメモリが満杯になり易
く、また、パケットの遅延が増大する原因となる。

これを解決するなめには、パクット受信ＦＩＦＯメモリ
に於て、先頭のパケットが停止している場合に、後続の
パケットが追越しを行なえる方式が必要であるが、追越
しを行なうためには、パクット受信ＦＩＦ○メモリの中
の各パケットを任意に読み取るｖ１能が必要となり、Ｆ
ＩＦＯメモリでは、不可能であった。

従って、本発明の目的は、パケット受信ＦＩＦＯメモリ
における各パケット内容を判別して幅較状懲にない出方
路を交換先とする後続のパケットが先行パケットを追越
し処理できるパケット交換機を提供することに在る。

［問題点を解決するための手段］ 第１図は、各入方路とパケットスイッチ２との間にパケ
ット受信部１を設け、謹パケットスイッチ２と各出方路
との間に各入方路に対応してパケット出力待ちＦＩＦＯ
メモリ３１〜３Ｎを設けた本発明にかかるパケット交換
機の原理を示す図で、本発明ではパケット受信部１が、
各入方路に接続されたパケット受信ＦＩＦＯメモリ１０
と、退避用ＦＩＦＯメモリ１１１〜１１Ｍと、各退避用
ＦＩＦＯメモリ１１１〜１１Ｎに対応して設けられた出
方路番号レジスタ１２１〜１２Ｍと、出方路が幅較して
当該出力待ちＦＩＦＯメモリ３１〜３Ｎが満杯になった
ときにその出力待ちＦＩＦＯメモリ３１〜３Ｎの番号を
前記出方路番号レジスタ１２１〜１２Ｍに書き込むとと
もにその幅較した出方路を交換先とするパケット受信Ｆ
ＩＦＯメモリ１０中のパケットのみを退避用ＦＩＦＯメ
モリ１１１〜１１Ｎｌ：退避させ、出力持ちｒ’ＩＦ。

メモリ３１〜３Ｎが空いたとき退避用ＦＩＦ○メモリ１
１１〜１１Ｍからパケットを出力待ちＦＩＦＯメモリ３
１〜３Ｎに転送する制御部１３と、を備えている。ただ
し、Ｍ≦Ｎである。

［作　用コ 第１図において、制御部１３には、パケットスイッチ２
から、常に各出力持ちＦＩＦＯメモリ３１〜３Ｎが満杯
であるか否かが通知されている。

又、パケット受信ＦＩＦＯメモリ１０の先頭のパケット
のヘッダ情報が常に制御部１３に通知されており、制御
部１３はこれによってパケットの転送先の出方路を決定
する。

任意の出力持ちＦＩＦＯメモリが満杯になると、制御部
１３は空きの出方路番号レジスタに、その満杯の出力待
ちＦＩＦＯメモリが接続されている出方路の番号を書き
込む、そして、当該出方路に転送されるべきパケットは
、パケット受信ＦＩＦＯメモリから、出方路番号を書き
込んだレジスタに対応した退避用ＦＩＦＯメモリへ転送
する。この退避用ＦＩＦＯメモリに記憶されたパケット
は、満杯の出力待ちＦＩＦＯメモリに空きが生ずる毎に
、パケットスイッチ２ヘパケツトを転送する。

この間、他の出方路へ行くべきパケットは、３１１避さ
れることなく、転送される。

また、該出方路の輻幀が解消して、その退避用ＦＩＦＯ
メモリが空になった場合には、対応する出方路番号レジ
スタの内容を消去することが好ましい、以後、該出方路
に行くべきパケットは、パケット受信ＦＩＦＯメモリか
らパケットスイッチ２へ直接転送される。

［実施例コ 第２図は、本発明に係るパケット交換機の一実施例とし
ての全体図を示しており、入方路から受信したパケット
は、パケット受信部１１〜ＩＮに入る。パケット受信部
１１〜ＩＮでは、パケットの宛先ヘッダを解析し、出方
路を決定し、パケットスイッチ２へ転送する。出方路の
出力待ちＦＩＦ○メモリ３□〜３Ｎが満杯の時は、パケ
ット受信部１１〜ＩＮ内の退避用ＦＩＦＯメモリやパケ
ット受信ＦＩＦ○メモリにｖＴｅｒする。パケット受信
部１１〜ＩＮは、各出力待ちＦＩＦＯメモリが満杯であ
るか否かを、出方路状態通知バス４によって知ることが
できる。

第３図はパケット形式な示し、入方路から受信するパケ
ットは第３図（ＩＬ）に示す形式である。各パケット受
信部では、後述の如く宛先ヘッダから転送先の出方路番
号を決定し、この出方路番号を第３図（ｂ）に示すよう
にパケットの先頭に付加してパケットスイッチ２へ転送
する。パケットスイッチ２は、パケット先頭の出方路番
号によって、所定の出力待ちＦＩＦＯメモリへパケット
を転送する。その際、第３図（ｃ）に示すように、先頭
の出方路番号を除去する。

第４図は、パケット受信部の具体的な構成の一実施例を
示し、入方路より受信したパケットは、パケット受信Ｆ
ＩＦＯメモリ１ｏに入力される。

パケット受信ＦＩＦＯメモリ１０の先頭のパケットは、
宛先ヘッダ（第３図）の部分のみが、まず吸い出されて
出方路番号決定ロジック２１により転送先の出力待ち行
列が一方的に決定される。この出方路番号決定ロジック
２１は、マツピング用のメモリを用いて容易に構成する
ことができる公知のものである。決定された出方路番号
は、転送制御部２２へ通知される。

一方、この実施例では、１ｇｌの退避用ＦＩＦＯメモリ
１１を用いている。また、退避用ＦＩＦＯメモリ１１か
らは、それが満杯であるが否がを示す信号（満杯フラグ
）と、退避用ＦＩＦ○メモリ１１が完全に空であるか否
かを示す信号（塞フラグ）が転送制御部２２へ常に送ら
れている。

また、出方路番号レジスタ１２は、転送制御部２２によ
って、出方路番号決定ロジック２１の出す出方路番号が
書き込まれ、消去される。この出方路番号レジスタ１２
が空であるか否かを示す信チク空フラグ）も、出方路番
号レジスタ１２に書き込まれている出方路番号とともに
、転送制御部２２に通知される。

更に、転送制御部２２は、出方路状懲通知バス４を介し
て、各出力待ちＦＩＦＯメモリ３が満杯であるか否かを
常に把握している。尚、ロジック２１、転送制御部２２
、合成器２３（第３図（ｂ）に示すように受信パケット
に出方路番号を付加するもの）、後述の入力規制用ロジ
ック２４、及びスイッチＳＷＩ、ＳＷ２で第１図の制御
部１３ｔ！−構成している。

転送制御部２２は、以上のような信号を受取り、スイッ
チＳＷＩとＳＷ２を制御して、 ■パケット受信ＦＩＦ○メモリ１０ →パケットスイッチ２ ■パケット受信ＦＩＦＯメモリ１０ →退避用ＦＩＦＯメモリ１１ ■退避用ＦＩＦＯメモリ１１ →パケットスイッチ２ の各ルートでパケットを転送する。

以下、パケット受信部１の転送制御部２２の動作を第５
図に示したフローチャートを参照して説明する。

まず転送制御部２２は出方路番号レジスタ１２が空にな
っているかどうかに関する「空フラグ」信号を受けてチ
ェックしく第５図ステップＳｌ）、空の場合は、パケッ
ト受信ＦＩＦＯメモリ１０が「空」かどうかチェックし
く同Ｓ２）、「空」の場合は何もせずにステップＳ１に
戻るが、「空」でない場合にはパクット受信ＦＩＦＯメ
モリ１０の先頭パケットの出方路番号決定ロジック２１
で決定された出方路の出力待ちＦＩＦＯメモリ３が満杯
か否かバス４からの情報に基づいてチェックする　（同
Ｓ３）、満杯でない場合にはスイッチＳＷ１及びｓｗ２
を制御して、第３図（ｂ）のように出方路番号が付加さ
れたパケットをパケットスイッチ２へ転送する（同Ｓ４
）、満杯である場合には、出方路番号レジスタ１２に、
既に決定された出方路番号を書き込む（同Ｓ５）、そし
て、パケット受信ＦＩＦ○メモリ１０の先頭パケットを
退避用ＦＩＦＯメモリ１１に転送するべくスイッチＳＷ
Ｉを切り替える（同Ｓ６）、この状悪で出方路側の幅間
状りが解消されるのを待つ。

今や、出方路番号レジスタ１２には輻轢した出方路番号
が書き込まれているから、ステップ８１念通ってレジス
タ１２が示す出方路の出力待ちＦＩＦＯメモリ３は依然
として満杯であるが否がチェックする（同Ｓ７）、依然
満杯のときは、パケット受信ＦＩＦＯメモリ１０が「空
」かどうが見て　（同Ｓ８）、査なら阿らせず、空でな
ければ、上記の先頭パケットに続く後のパケット、即ち
これが現在の先頭パケットになっており、これについて
上記のステップＳ３と同様に、ロジック２１で決定され
た出方路の出力待ちＦＩＦＯメモリ３が満杯か百かチェ
ックしく同Ｓ９）、満杯であれば何もせずに待ち、満杯
でなければスイッチＳＷＩ及びＳＷ２を切り替えてパケ
ットスイッチ２へ送り出す（同５ＩＯ）。

一方、ステップＳ７で宛先出方路の出力待ちＦＩＦＯメ
モリ３が満杯でなくなったときは、退避用ＦＩＦＯメモ
リ１１に記憶されていたパケットをとり出し、スイッチ
ＳＷ２を制御してバケットスイッチ２に送り出す（同５
１１）ようにしている。

尚、上記のように、出方路の幅較状態が継続していると
、退避用ＦＩＦＯメモリも満杯になるので、パケット受
信ＦＩＦＯメモリから当該退避用ＦＩＦＯメモリへの転
送を止め、ス、別の出方路が幅較して出力待ち行列が満
杯になった場合に、もし空の出方路番号レジスタが存在
しないならば、パケット受信ＦＩＦＯメモリにある、そ
の別の出方路に行くべきパケットは止めるが、このよう
な状悪が続くと、ついにはパケット受信ＦＩＦＯメモリ
も満杯となり、入力規制用ロジック２４　（第４図）に
より入方路の先にあるパケット交換機や端末（図示せず
）に入力規制な出す、このような状況は、最悪の場合で
あるが、通常は数本の出方路が短時間輻輳するだけであ
るので、殆んどの場合に退避用バッファで吸収でき、輻
輳してない出方路へのパケットは、何らブロックされる
ことなく転送されることとなる。そして、全ての呼につ
いて、パケットの順序は入れ変わらない。

第６図は、パケットスイッチ２の一例を示しており、各
パケット受信部１１〜ＩＮからパケットスイッチ２に入
力されたパケットは、−担、インター　７　ｘ　−ス用
Ｆ　Ｉ　ＦＯメモリ３０ｔ　〜３ＯＮに蓄積される。パ
ケット受信部アドレスカウンタ３１で、各インターフェ
ース用ＦＩＦＯメモリ３０１〜３ＯＮをスキャンするア
ドレスを発生してアドレスバス３２に送り、パケットが
インターフェース用ＦＩＦＯメモリ３０１〜３ＯＮにあ
れば、これを転送バス３３から吸い出してパケット転送
回路３４に送り、このパケットの先頭にある出方路番号
（第３図（ｂ））情報を、出方路アドレスレジスタ３５
に書き込む、これによって、出方路アドレスバス３６に
よって、出力待ちＦＩＦ○メモリ３１〜３Ｎのいずれか
が還択され、この出力待ちＦＩＦＯメモリにパケットと
転送バス３３から転送する。このとき、パケットの先頭
の出方路番号情報を出方路番号除去回路３７で除去する
。

尚、上記の実施例では、パケット受信部の退避用ＦＩＦ
Ｏメモリを１個としたが、これをｎ（ｎ−１〜出方路本
数）にすることができる。

［発明の効果コ 本発明のパケット交換機によれば、交換すべき転送先の
出方路が輻輳していてそれに対応した出力待ちＦＩＦＯ
メモリか満杯になったとき、受信部に設けた退避用ＦＩ
ＦＯメモリにパケットを、そして出方路番号をレジスタ
に記憶し、後続のパケットが先行パケットを追越せるよ
うにしたので、パケット転送の無駄な停止が減少し、パ
ケットの交換遅延とスループット（データ流量）の低下
が改善できるとともに、呼毎のパケット順序の入れ変わ
りは生じないという効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るパケット交換機の原理を示すブロ
ック図、 第２図は本発明の一実施例を示すブロック図、第３図（
ａ）〜（Ｃ）は本発明で用いられるパケット形式を示す
口、 第４［ＩＪはパケット受信部の一実施例を示すブロック
図、 第５図はパケット受信部の転送制御部の動作シーケンス
を示す図、 第６図はパケットスイッチの構成例を示す図、第７図は
従来の高速パケット交換機と示すブロック図、である。 第１図において、 １はパケット受信部、 ２はパケットスイッチ、 ３１〜３Ｎは出力待ちＦＩＦＯメモリ、１０はパケット
受信ＦＩＦＯメモリ、 １１１〜１１Ｍは退避ＦＩＦＯメモリ、１２１〜１２＋
４は出方路番号レジスタ、１３は制御部、を示す。 尚、図中、同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）各入方路とパケットスイッチ（２）との間にパケ
   ット受信部（１）を設け、該パケットスイッチ（２）と
   各出方路との間に各入方路に対応してパケット出力待ち
   ＦＩＦＯメモリ（３＿１〜３＿Ｎ）を設けたパケット交
   換機であって、前記パケット受信部（１）が、 各入方路に接続されたパケット受信ＦＩＦＯメモリ（１
   ０）と、 退避用ＦＩＦＯメモリ（１１＿１〜１１＿Ｍ）と、各退
   避用ＦＩＦＯメモリ（１１＿１〜１１＿Ｍ）に対応して
   設けられた出方路番号レジスタ（１２＿１〜１２＿Ｍ）
   と、出方路が輻輳して当該出力待ちＦＩＦＯメモリ（３
   ＿１〜３＿Ｎ）が満杯になったときに該出力待ちＦＩＦ
   Ｏメモリ（３＿１〜３＿Ｎ）の番号を前記出方路番号レ
   ジスタ（１２＿１〜１２＿Ｍ）に書き込むとともに該輻
   輳した出方路を交換先とする前記パケット受信ＦＩＦＯ
   メモリ（１０）中のパケットのみを前記退避用ＦＩＦＯ
   メモリ（１１＿１〜１１＿Ｍ）に退避させ、前記出力待
   ちＦＩＦＯメモリ（３＿１〜３＿Ｎ）が空いたとき前記
   退避用ＦＩＦＯメモリ（１１＿１〜１１＿Ｎ）からパケ
   ットを該出力待ちＦＩＦＯメモリ（３＿１〜３＿Ｎ）に
   転送する制御部（１３）と、を備えたことを特徴とする
   パケット交換機。
2. （２）前記制御部（１３）は、前記退避用ＦＩＦＯメモ
   リ（１１＿１〜１１＿Ｎ）が空になった場合、対応する
   出方路番号レジスタの内容を消去する特許請求の範囲第
   １項に記載のパケット交換機。