JPH05226376A

JPH05226376A - 半導体装置およびその製造方法

Info

Publication number: JPH05226376A
Application number: JP4204772A
Authority: JP
Inventors: Shigeo Goshima; 滋雄五島; Hidetoshi Matsumoto; 秀俊松本; Masamitsu Yazawa; 正光矢沢; Yasunari Umemoto; 康成梅本; Yoko Uchida; 陽子内田; Takeyuki Hiruma; 健之比留間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-08-02
Filing date: 1992-07-31
Publication date: 1993-09-03
Anticipated expiration: 2017-02-12
Also published as: JP3255973B2

Abstract

(57)【要約】【目的】ＦＥＴまたはバイポーラトランジスタにおい
て、チャネル層またはベース層とコンタクト層の接触抵
抗を低減する。【構成】例えば、ＦＥＴにおいて、ＩｎＧａＡｓチャ
ネル層５の基板側にＩｎＧａＡｓバッファ層４を設け、
この層を通過するキャリア廻り込みの効果により、Ｉｎ
ＧａＡｓチャネル層５とコンタクト層５とを低抵抗で接
触させる。【効果】ＩｎＧａＡｓチャネル層５とコンタクト層８
の接触抵抗は幅１０μｍ当り１０Ωまで低減でき、その
結果、ＦＥＴの相互コンダクタンス係数Ｋの値を幅１０
μｍ当り１４ｍＡ／Ｖ²まで向上できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に、III-Ｖ族化合物半導体を用いた
電界効果トランジスタおよびバイポーラトランジスタに
適用するのに好適な技術に関する。

【０００２】

【従来の技術】例えば、ＧａＡｓ／ＡｌＧａＡｓヘテロ
接合電界効果トランジスタを高性能化するためにはソー
ス抵抗の低減が必要である。そこで、ソース電極と半導
体層のコンタクト部に選択成長技術で形成した高濃度コ
ンタクト層を用いることによりソース抵抗を低減する方
法が考案されている。

【０００３】例えば、特願平２−２６８３６１号には、
次のような方法が記載されている。

【０００４】図２は、この従来の電界効果トランジスタ
の断面図である。半絶縁性ＧａＡｓ基板１上にｎ型Ｇａ
Ａｓチャネル層１０５を有する能動層をエピタキシャル
成長した後、コンタクト部の能動層をエッチング除去
し、続いてコンタクト部にＭＯＣＶＤ法により高濃度ｎ
型ＧａＡｓコンタクト層８を選択成長する。この方法で
は、チャネル層１０５とコンタクト層８が直接接触した
構造によりソース抵抗が低減されている。

【０００５】また、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合
バイポーラトランジスタを高性能化するためにはベース
抵抗の低減が必要である。ここでも、選択成長技術で形
成した高濃度コンタクト層による抵抗低減法が考案され
ている。（例えば、信学技報ＥＤ９０−１３６、２５
頁）

【０００６】

【発明が解決しようとする課題】上記従来技術ではチャ
ネル層またはベース層の材料にＧａＡｓを用いている
が、それに代わりＩｎＧａＡｓを用いれば、電子飽和速
度の向上やドーピングの高濃度化が可能となり、性能向
上が期待できる。

【０００７】しかし、ＩｎＧａＡｓをチャネル層または
ベース層に用いる場合には、チャネル層またはベース層
とコンタクト層との接触抵抗が増大してしまうという問
題がある。

【０００８】本発明は、チャネル層またはベース層等の
導電層とこれとは別体のコンタクト層との接触抵抗が小
さいコンタクト部を有する半導体装置の構造およびその
製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的は、キャリアの
バンドレベルが導電層の材料と連続な材料から成る半導
体層（以下、キャリア廻り込み経路形成層と称す）を導
電層に接触し、かつコンタクト層と導電層を介して或い
は導電層を介さずに直接接触するように形成した半導体
装置の構造により達成できる。ここで、バンドレベルが
導電層の材料と連続な材料とは、導電層がｎ型の場合は
導電層の材料と電子親和力が等しい半導体層を指し、導
電層がｐ型の場合は導電層の材料と電子親和力とバンド
ギャップの和が等しい半導体層を指す。

【００１０】また、上記目的は、基板上に導電層、キャ
リア廻り込み経路形成層等のデバイスの能動部となる半
導体層を形成後、コンタクト層を形成する領域の半導体
層をエッチング除去し、その後エッチング除去部に、コ
ンタクト層を選択成長により形成する半導体装置の製造
方法により達成できる。

【００１１】

【作用】以下に本発明の作用を説明する。図３（ａ）お
よび図３（ｂ）は、電界効果トランジスタにおいて接触
抵抗が増大する原因を説明するための図で、各々ＧａＡ
ｓチャネル層の場合およびＩｎＧａＡｓチャネル層の場
合のコンタクト部の断面図である。

【００１２】接触抵抗が増大する第１の原因は、アンド
ープＡｌＧａＡｓ層６とｎ型ＧａＡｓコンタクト層８の
接触部に高濃度の界面準位が生成して、チャネル層１０
５，５とコンタクト層８との接触部付近を空乏化する効
果のためであると考えられる。

【００１３】第２の原因は次の如くである。空乏化の効
果は、ＧａＡｓチャネル１０５およびＩｎＧａＡｓチャ
ネル５の両方共に存在する。しかし、図３（ａ）のよう
に、ｎ型ＧａＡｓチャネル１０５の場合は、チャネル層
１０５の基板側が、同じくＧａＡｓから成るバッファ層
３なので、空乏化した領域２０２の基板側をキャリアが
容易に廻り込み、バッファ層３中に形成されるキャリア
の廻り込み経路２０３を通ってチャネル層１０５に達す
る。したがって、接触部は低抵抗であり問題ない。これ
に対して、図３（ｂ）のように、チャネル層５にｎ型Ｉ
ｎＧａＡｓを用いた場合には、ｎ型ＩｎＧａＡｓチャネ
ル層５の基板側のバッファ層３がＧａＡｓから成るた
め、両者の接合面はヘテロ接合面２０４であり、バンド
図の伝導帯は不連続となる。その結果、基板側からのキ
ャリアの廻り込みはＩｎＧａＡｓ／ＧａＡｓヘテロ界面
２０４で阻害され、接触部が高抵抗化してしまう（例え
ば、１ｋ〜１００ｋΩ）。したがって、接触抵抗増大の
第２の原因は、チャネル層に接して存在する層がチャネ
ル層とヘテロ接合（バンド不連続）を形成することにあ
る。

【００１４】ここで、生成される界面準位の濃度は、材
料によって異なる。ＩＩＩ−Ｖ族化合物半導体の中でも
Ａｌを含むＡｌＧａＡｓは他に比べ界面準位濃度が高
い。

【００１５】また、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合
バイポーラトランジスタの場合も、電界効果トランジス
タの場合と同様の原因で接触抵抗が増大する。この場
合、電界効果トランジスタのチャネル層とバッファ層
を、各々バイポーラトランジスタのベース層とコレクタ
層に置き換えれて考えればよい。

【００１６】さらに、本発明の対象は上記コンタクト不
良の発生する半導体装置であれば、電界効果トランジス
タやバイポーラトランジスタに限らない。

【００１７】本発明では、キャリアに関するバンドが導
電層と連続なキャリア廻り込み経路形成層を設けたの
で、コンタクト層中のキャリアはキャリア廻り込み経路
形成層を介して、導電層中へ流入する。或いは逆に、導
電層中のキャリアがキャリア廻り込み経路形成層を介し
て、コンタクト層中に流出する。その結果、ヘテロ接合
面のバンド不連続によるキャリアの廻り込み阻害を緩和
することができ、低抵抗の接触部を得ることができる。
図１は、本発明による電界効果トランジスタの一例の断
面図、図４は、図１の電界効果トランジスタのバンド構
造を示す図である。例えば、ＩｎＧａＡｓチャネル層５
の基板側にＩｎＧａＡｓ層４またはＩｎＧａＡｓからＧ
ａＡｓまでＩｎ組成を変化させたグレーデッド層４を挿
入する（図１、図４参照）。これにより、ＩｎＧａＡｓ
／ＧａＡｓヘテロ接合面（符号５と３の層の接合面）の
バンド不連続によるキャリアの廻り込み阻害が緩和さ
れ、チャネル層としてＧａＡｓを用いた場合と同様に低
抵抗の接触部となる。

【００１８】なお、キャリア廻り込み経路形成層の形成
場所は、図１、図４では導電層に対し基板側であるが、
基板と反対側でも良いことは、本発明の技術思想から明
らかである。

【００１９】また、本発明の技術思想からすれば、Ｇａ
Ａｓ層３がなくても良いこと、およびコンタクト層と導
電層とは接触していなくても良いことは明らかである。

【００２０】さらに、アンドープＡｌＧａＡｓ層６は、
特に界面準位の発生が多いが、ＩｎＧａＡｓチャネル層
５でも界面準位は発生し、それによって生じる空乏層が
存在する。したがって、アンドープＡｌＧａＡｓ層６を
有していない構造の半導体装置に対しても、本発明は効
果がある。

【００２１】

【実施例】実施例１本実施例は電界効果トランジスタへの適用例で、図１
は、本発明の第１の実施例の電界効果トランジスタの断
面図である。その作製方法を以下に示す。

【００２２】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ３００ｎｍ）２、ｐ型
ＧａＡｓ層（Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３０
０ｎｍ）３、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｂ
ｅ不純物濃度３×１０¹⁶/cm³、厚さ１５ｎｍ）４、ｎ型
ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×
１０¹⁹/cm³、厚さ５ｎｍ）５、アンド−プＡｌＧａＡｓ
層（Ａｌ組成０.３、厚さ１０ｎｍ）６、アンドープＧ
ａＡｓ層（厚さ３５ｎｍ）７を順次成長する。成長時の
基板温度は４８０度から５４０度とし、キャリアの補償
とＩｎの再蒸発および不純物の拡散を抑止した。

【００２３】ここで、ｐ型ＩｎＧａＡｓ層４とｎ型Ｉｎ
ＧａＡｓ層５はそれらの下側のＧａＡｓと格子定数が異
なるため、それらの層が厚すぎると（臨界膜厚を超える
と）それらの層に結晶欠陥が入る。したがって、それら
の層の厚さの総和を臨界膜厚以下に設定する必要があ
る。本実施例では、それらの層の厚さの総和を２０ｎｍ
に設定して結晶欠陥が入るのを防いでいる。

【００２４】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から５０ないし１５０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓ
ｉ不純物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選
択成長する。選択成長時の基板温度は５４０度とし、Ｉ
ｎＧａＡｓチャネル層の不純物の拡散を抑止した。

【００２５】次に、リフトオフ法により、ｎ型ＧａＡｓ
層８上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。ＣＣｌ₂Ｆ₂ガスを用いた反応性イオンエッチング法
により、ゲート電極形成部のアンドープＧａＡｓ７をエ
ッチング除去し、続いて、リフトオフ法により、Ｔｉ／
Ｐｔ／Ａｕ積層膜のゲ−ト電極１１を形成する。

【００２６】以上の工程で作製した電界効果トランジス
タでは、ｎ型ＩｎＧａＡｓチャネル層５の基板側にキャ
リア伝導補助層として働くｐ型ＩｎＧａＡｓ層４を挿入
した効果により、ｎ型ＩｎＧａＡｓ層５とｎ型ＧａＡｓ
層８の接触抵抗を幅１０μm当たり１０Ωまで低減でき
た。その結果、ソース抵抗が幅１０μm当たり２５Ωと
小さいため相互コンダクタンス係数Ｋの値が幅１０μm
当たり１４ｍＡ/Ｖ²と大きく、相互コンダクタンスが大
きい良好なトランジスタ特性を実現できた。

【００２７】また、本実施例では、キャリア伝導補助層
をチャネル層に対し基板側に設けたが、基板と反対側に
設けても本発明の効果があることはいうまでもない。た
だし、ゲートからチャネル層までの距離が長くなり電界
効果トランジスタとして実用性が低下する。

【００２８】実施例２本発明の第２の実施例について、図５の断面図を用いて
説明する。本実施例も電界効果トランジスタへの適用例
である。その作製方法を以下に示す。

【００２９】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ３００ｎｍ）２、ｐ型
ＧａＡｓ層（Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３０
０ｎｍ）３、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｂ
ｅ不純物濃度３×１０¹⁶/cm³、厚さ１５ｎｍ）４、ｎ型
ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×
１０¹⁹/cm³、厚さ５ｎｍ）５、アンド−プＡｌＧａＡｓ
層（Ａｌ組成０.３、厚さ１０ｎｍ）６を順次成長す
る。成長時の基板温度は４８０度から５４０度とし、キ
ャリアの補償とＩｎの再蒸発および不純物の拡散を抑止
した。

【００３０】次に、ＮＦ₃ガスを用いたドライエッチン
グ法により、アンドープＡｌＧａＡｓ層６上にＷＳｉ／
Ｗ積層膜のゲ−ト電極１１を形成する。

【００３１】ＳｉＣｌ₄ガスを用いたＥＣＲプラズマエ
ッチング法により、コンタクト部の半導体層を表面から
１５ないし５０ｎｍエッチングする。続いて、ＣＨ₃Ｂ
ｒガスを用いた光ドライエッチング法により、アンドー
プＡｌＧａＡｓ層６にたいしてｐ型ＧａＡｓ層３、ｐ型
ＩｎＧａＡｓ層４、ｎ型ＩｎＧａＡｓ層５を選択的に１
００ｎｍ等方性エッチングし、アンドープＡｌＧａＡｓ
層６の下側にアンダーカットを施す。続いて、ＭＯＣＶ
Ｄ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓｉ不純
物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選択成長
する。選択成長時の基板温度は５４０度とし、ＩｎＧａ
Ａｓチャネル層５の不純物の拡散を抑止した。

【００３２】リフトオフ法により、ｎ型ＧａＡｓ層８上
にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、ドレイ
ン電極１０を形成し、４００度で合金化処理する。

【００３３】以上の工程で作製した電界効果トランジス
タでは、ｎ型ＩｎＧａＡｓ層５の基板側にｐ型ＩｎＧａ
Ａｓ層４を挿入した効果により、ｎ型ＩｎＧａＡｓ層５
とｎ型ＧａＡｓ層８の接触抵抗を幅１０μm当たり１０
Ωまで低減できた。また、本実施例ではアンダーカット
を施すことによりｎ型ＧａＡｓ層８をゲート電極１１に
近づけたため、アンドープＡｌＧａＡｓ層６の下側の寄
生抵抗を２Ωまで低減できた。その結果、ソース抵抗は
幅１０μm当たり１７Ωまで低減できた。

【００３４】実施例３本発明の第３の実施例について、図６の断面図を用いて
説明する。本実施例も電界効果トランジスタへの適用例
である。

【００３５】本実施例ではコンタクト層として、第１の
実施例のｎ型ＧａＡｓ層８に代わり、ｎ型ＩｎＧａＡｓ
層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×１０¹⁹/cm³、
厚さ２０ｎｍ）１３とｎ型ＧａＡｓ層（Ｓｉ不純物濃度
１×１０¹⁹/cm³、厚さ６８０ｎｍ）８の積層構造を用い
る。その他の構造および製造方法は、第１の実施例と同
様である。

【００３６】第１の実施例では、接触面積の小さいｎ型
ＩｎＧａＡｓ層５とｎ型ＧａＡｓ層８の接触部がヘテロ
接合であり、接合部のバンド構造に生ずるノッチが接触
抵抗に悪影響している。本実施例では、接触面積が小さ
いｎ型ＩｎＧａＡｓ層５とｎ型ＩｎＧａＡｓ層１３の接
触部はホモ接合であり、また、ヘテロ接合となるｎ型Ｉ
ｎＧａＡｓ層１３とｎ型ＧａＡｓ層８の接触部は接触面
積が大きいため、バンド構造のノッチによる接触抵抗の
増加は無視できる。

【００３７】本実施例では、ｎ型ＩｎＧａＡｓ層５の基
板側にｐ型ＩｎＧａＡｓ層４を挿入した効果とｎ型Ｇａ
Ａｓ層８の基板側にｎ型ＩｎＧａＡｓ１３を挿入した効
果により、ｎ型ＩｎＧａＡｓ層５とｎ型ＧａＡｓ層８の
接触抵抗を幅１０μm当たり６Ωまで低減できた。その
結果、ソース抵抗が幅１０μm当たり２１Ω、Ｋ値が幅
１０μm当たり１５ｍＡ/Ｖ²と、良好なトランジスタ特
性を実現できた。

【００３８】実施例４本発明の第４の実施例について、図７の断面図を用いて
説明する。本実施例も電界効果トランジスタへの適用例
である。その作製工程を以下に示す。

【００３９】ＭＢＥ法により、半絶縁性ＩｎＰ基板１４
上にアンド−プＩｎＡｌＡｓ層（Ｉｎ組成０.５３、厚
さ３００ｎｍ）１５、ｐ型ＩｎＡｌＡｓ層（Ｉｎ組成
０.５３、Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３００
ｎｍ）１６、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.５３、
Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ５０ｎｍ）４、ｎ
型ＩｎＧａＡｓ層（Ｉｎ組成０.５３、Ｓｉ不純物濃度
１×１０¹⁹/cm³、厚さ５ｎｍ）５、アンド−プＩｎＡｌ
Ａｓ層（Ｉｎ組成０.５３、厚さ１０ｎｍ）１７、アン
ドープＩｎＧａＡｓ層（Ｉｎ組成０.５３、厚さ３５ｎ
ｍ）１８を順次成長する。成長時の基板温度は４８０度
から５４０度とし、キャリアの補償とＩｎの再蒸発およ
び不純物の拡散を抑止した。

【００４０】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から５０ないし１５０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＩｎＧａＡｓ層
（Ｉｎ組成０.５３、Ｓｉ不純物濃度１×１０¹⁹/cm³、
厚さ７００ｎｍ）１９を選択成長する。選択成長時の基
板温度は５４０度とし、ＩｎＧａＡｓチャネル層５の不
純物の拡散を抑止した。

【００４１】リフトオフ法により、ｎ型ＩｎＧａＡｓ層
１９上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。

【００４２】ＣＨ₃Ｂｒガスを用いた光ドライエッチン
グ法により、ゲート電極形成部のアンドープＩｎＧａＡ
ｓ層１８をエッチング除去し、続いて、リフトオフ法に
より、Ｔｉ／Ｐｔ／Ａｕ積層膜のゲ−ト電極１１を形成
する。

【００４３】以上の工程で作製した電界効果トランジス
タでは、ｎ型ＩｎＧａＡｓ層５の基板側にｐ型ＩｎＧａ
Ａｓ層４を挿入した効果により、ｎ型ＩｎＧａＡｓ層５
とｎ型ＩｎＧａＡｓ層１９の接触抵抗を幅１０μm当た
り６Ωまで低減できた。その結果、ソース抵抗が幅１０
μm当たり２１Ωまで低減できた。

【００４４】実施例５本発明の第５の実施例について、図８の断面図を用いて
説明する。本実施例はバイポ−ラトランジスタへの適用
例である。その作製工程を以下に示す。

【００４５】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にｎ型ＧａＡｓ層（厚さ６００ｎｍ、Ｓｉ不純物濃度
５×１０¹⁸／ｃｍ³）２０、アンド−プＧａＡｓ層（厚
さ４００ｎｍ）２１、アンド−プＩｎＧａＡｓ層（Ｉｎ
組成比０．２、厚さ１５ｎｍ）２２、ｐ型ＩｎＧａＡｓ
層（Ｉｎ組成比０．２、Ｂｅ不純物濃度６×１０¹⁹／ｃ
ｍ³、厚さ５ｎｍ）２３、ｎ型ＡｌＧａＡｓ層（Ａｌ組
成比０．３、Ｓｉ不純物濃度１×１０¹⁸／ｃｍ³、厚さ
１００ｎｍ）２４、ｎ型ＧａＡｓ層（Ｓｉ不純物濃度５
×１０¹⁸／ｃｍ³、厚さ２００ｎｍ）２５を順次積層す
る。成長時の基板温度は４８０度から５４０度とし、Ｉ
ｎの再蒸発および不純物の拡散を抑止した。

【００４６】ウェットエッチング法により、エミッタ部
以外の半導体層を表面から２５０ｎｍエッチングする。
次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラズマエッチン
グ法によりベースコンタクト部の半導体層を１００ｎｍ
エッチングし、続いて、ＭＯＣＶＤ法によりベースコン
タクト部にｐ型ＧａＡｓ層（Ｚｎ不純物濃度１×１０²⁰
／ｃｍ³、厚さ２５０ｎｍ）２６を選択成長する。選択
成長時の基板温度は５４０度とし、ＩｎＧａＡｓベース
層２３の不純物の拡散を抑止した。次に、ウェットエッ
チング法によりコレクタ電極形成部の半導体層を８００
ｎｍエッチングする。

【００４７】リフトオフ法により、ＡｕＧｅ／Ｎｉ／Ａ
ｕ積層膜のコレクタ電極２７、エミッタ電極２９を形成
し、４００度で合金化処理する。同じくリフトオフ法に
より、ＡｕＺｎ／Ａｕ積層膜のベース電極を形成し、４
００度で合金化処理する。

【００４８】以上の工程で作製したバイポーラトランジ
スタでは、ｐ型ＩｎＧａＡｓ層２３の基板側にアンドー
プＩｎＧａＡｓ層２２を挿入した効果により、ｐ型Ｉｎ
ＧａＡｓ層２３とｐ型ＧａＡｓ層２６の接触抵抗を十分
低抵抗化できた。そのため、本実施例に示したように、
ベ−ス層に電子走行速度が速いＩｎＧａＡｓを用い、し
かもベース層厚さを５ｎｍまで薄くすることができた。
これによりベ−ス走行時間が短縮され、遮断周波数は６
０ＧＨｚまで向上した。

【００４９】実施例６本発明の第６の実施例について、図９の断面図を用いて
説明する。本実施例はＨＥＭＴ（ｈｉｇｈｅｌｅｃｔ
ｒｏｎｍｏｂｉｌｉｔｙｔｒａｎｓｉｓｔｏｒ）へ
の適用例である。その作製工程を以下に示す。

【００５０】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ６００ｎｍ）２、アン
ドープＩｎＧａＡｓ層（Ｉｎ組成０.２、厚さ２０ｎ
ｍ）３０、ｎ型ＡｌＧａＡｓ層（Ａｌ組成０.２、Ｓｉ
不純物濃度１×１０¹⁸/cm³、厚さ２５ｎｍ）３１、アン
ドープＧａＡｓ層（厚さ３５ｎｍ）７を順次成長する。
成長時の基板温度は４８０度から５４０度とし、キャリ
アの補償とＩｎの再蒸発および不純物の拡散を抑止し
た。

【００５１】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から６０ないし１６０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓ
ｉ不純物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選
択成長する。

【００５２】次に、リフトオフ法により、ｎ型ＧａＡｓ
層８上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。ＣＣｌ₂Ｆ₂ガスを用いた反応性イオンエッチング法
により、ゲート電極形成部のアンドープＧａＡｓ７をエ
ッチング除去し、続いて、リフトオフ法により、Ｔｉ／
Ｐｔ／Ａｕ積層膜のゲ−ト電極１１を形成する。

【００５３】以上の工程で作製した電界効果トランジス
タでは、アンドープＩｎＧａＡｓ層３０のうち、二次元
電子ガスが発生するｎ型ＡｌＧａＡｓ層３１との界面近
傍がチャネル層３２として、その他の部分がキャリア廻
り込み経路形成層３３として働く。従って、アンドープ
ＩｎＧａＡｓ層３０の厚さを充分に厚くしてキャリア廻
り込みの経路を確保することにより、チャネル層３２と
ｎ型ＧａＡｓ層８の接触抵抗を実質的に低減できる。

【００５４】本実施例では、アンドープＩｎＧａＡｓ層
３０および３１の厚さを臨界膜厚にほぼ等しい２０ｎｍ
まで厚くすることにより、チャネル層３１とｎ型ＧａＡ
ｓ層８の接触抵抗を幅１０μm当たり１０Ωまで低減で
きた。その結果、ソース抵抗が幅１０μm当たり２５Ω
と小さいため相互コンダクタンス係数Ｋの値が幅１０μ
m当たり１０ｍＡ/Ｖ²と大きく、相互コンダクタンスが
大きい良好なトランジスタ特性を実現できた。

【００５５】実施例７本発明の第７の実施例について、図１０の断面図を用い
て説明する。本実施例は、実施例１におけるチャネル層
５上のアンド−プＡｌＧａＡｓ層６のない電界効果トラ
ンジスタへの適用例である。その作製方法を以下に示
す。

【００５６】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ３００ｎｍ）２、ｐ型
ＧａＡｓ層（Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３０
０ｎｍ）３、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｂ
ｅ不純物濃度３×１０¹⁶/cm³、厚さ１５ｎｍ）４、ｎ型
ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×
１０¹⁹/cm³、厚さ５ｎｍ）５、アンドープＧａＡｓ層
（厚さ４５ｎｍ）７を順次成長する。成長時の基板温度
は４８０度から５４０度とし、キャリアの補償とＩｎの
再蒸発および不純物の拡散を抑止した。

【００５７】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から５０ないし１５０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓ
ｉ不純物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選
択成長する。選択成長時の基板温度は５４０度とし、Ｉ
ｎＧａＡｓチャネル層の不純物の拡散を抑止した。

【００５８】次に、リフトオフ法により、ｎ型ＧａＡｓ
層８上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。Ｈ₃ＰＯ₄とＨ₂Ｏ₂の水溶液により、ゲート電極形成
部のアンドープＧａＡｓ７を３５ｎｍエッチング除去
し、続いて、リフトオフ法により、Ｔｉ／Ｐｔ／Ａｕ積
層膜のゲ−ト電極１１を形成する。

【００５９】本実施例の場合、界面準位の発生の多いＡ
ｌＧａＡｓ層を有していないので、この層を有している
他の実施例に比べてキャリア伝導の阻害の効果は小さ
い。しかし、キャリア廻り込み経路形成層を設けること
により、キャリア伝導路の断面積が大きくなり、その結
果としてｎ型ＩｎＧａＡｓ層５とｎ型ＧａＡｓ層８の接
触抵抗を小さくできる。本実施例では、接触抵抗を幅１
０μm当たり１０Ωまで低減できた。その結果、ソース
抵抗が幅１０μm当たり２５Ωと小さいため相互コンダ
クタンス係数Ｋの値が幅１０μm当たり１４ｍＡ/Ｖ²と
大きく、相互コンダクタンスが大きい良好なトランジス
タ特性を実現できた。

【００６０】

【発明の効果】本発明によれば、チャネル層またはベー
ス層の基板側に組成を変化させたグレーデッド層を挿入
したことにより、チャネル層またはベース層とコンタク
ト層の接触抵抗が小さいコンタクト部を実現できる。そ
の結果、ソース抵抗が小さいヘテロ接合電界効果トラン
ジスタ、またはベース抵抗が小さいベース層のヘテロ接
合バイポーラトランジスタを実現でき、トランジスタ性
能を向上できる。

【図面の簡単な説明】

【図１】本発明の実施例１の電界効果トランジスタの断
面図である。

【図２】従来の電界効果トランジスタの一例の断面図で
ある。

【図３】（ａ）は電界効果トランジスタにおいて接触抵
抗が増大する原因を説明するための図で、ＧａＡｓチャ
ネル層の場合のコンタクト部の断面図である。（ｂ）は
電界効果トランジスタにおいて接触抵抗が増大する原因
を説明するための図で、ＩｎＧａＡｓチャネル層の場合
のコンタクト部の断面図である。

【図４】本発明の実施例１の電界効果トランジスタのバ
ンド構造図である。

【図５】本発明の実施例２の電界効果トランジスタの断
面図である。

【図６】本発明の実施例３の電界効果トランジスタの断
面図である。

【図７】本発明の実施例４の電界効果トランジスタの断
面図である。

【図８】本発明の実施例５のバイポーラトランジスタの
断面図である。

【図９】本発明の実施例６の電界効果トランジスタの断
面図である。

【図１０】本発明の実施例７の電界効果トランジスタの
断面図である。

【符号の説明】

１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓ、
３…ｐ型ＧａＡｓ、４…ｐ型ＩｎＧａＡｓ、５…ｎ型Ｉ
ｎＧａＡｓ、６…アンドープＡｌＧａＡｓ、７…アンド
ープＧａＡｓ、８…ｎ型ＧａＡｓ、９…ソース電極、１
０…ドレイン電極、１１…ゲート電極、１３…ｎ型Ｉｎ
ＧａＡｓ、１４…半絶縁性ＩｎＰ基板、１５…アンドー
プＩｎＡｌＡｓ、１６…ｐ型ＩｎＡｌＡｓ、１７…アン
ドープＩｎＡｌＡｓ、１８…アンドープＩｎＧａＡｓ、
１９…ｎ型ＩｎＧａＡｓ、２０…ｎ型ＧａＡｓ、２１…
アンドープＧａＡｓ、２２…アンドープＩｎＧａＡｓ、
２３…ｐ型ＩｎＧａＡｓ、２４…ｎ型ＡｌＧａＡｓ、２
５…ｎ型ＧａＡｓ、２６…ｐ型ＧａＡｓ、２７…コレク
タ電極、２８…ベース電極、２９…エミッタ電極、３０
…アンドープＩｎＧａＡｓ、３１…ｎ型ＡｌＧａＡｓ、
３２…チャネル層、３３…キャリア廻り込み経路形成
層、１０５…ｎ型ＧａＡｓ、２０１…界面準位、２０２
…空乏層、２０３…キャリア廻り込み経路２０４…Ｉｎ
ＧａＡｓ／ＧａＡｓヘテロ接合面、２０５…伝導帯、２
０６…禁制帯、２０７…フェルミレベル、２０８…価電
子帯。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/331 29/73 (72)発明者梅本康成東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者内田陽子東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者比留間健之東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ｎ型導電型の第１の半導体層と、該第１の
半導体層の一方の面に接して形成され、不純物が無添加
あるいはｐ型不純物が添加された第２の半導体層と、該
第２の半導体層に対し上記第１の半導体層とは反対側に
形成され、不純物が無添加あるいはｐ型不純物が添加さ
れた第３の半導体層と、上記第１の半導体層とは別体と
して形成されたｎ型導電型の第４の半導体層を有し、上
記第１半導体層と第２の半導体層とは電子親和力が等し
く、上記第３の半導体層は上記第２の半導体層より電子
親和力が小さく、上記第１または第２の半導体層と上記
第４の半導体層とは直接接触していることを特徴とする
半導体装置。
【請求項２】上記半導体装置はさらに、上記第１の半導
体層に対し上記第２の半導体層とは反対側に形成され、
不純物が無添加あるいはｐ型不純物が添加された第５の
半導体層を有する請求項１記載の半導体装置。
【請求項３】ｐ型導電型の第１の半導体層と、該第１の
半導体層の一方の面に接して形成され、不純物が無添加
あるいはｎ型不純物が添加された第２の半導体層と、該
第２の半導体層に対し上記第１の半導体層とは反対側に
形成され、不純物が無添加あるいはｎ型不純物が添加さ
れた第３の半導体層と、上記第１の半導体層とは別体と
して形成されたｐ型導電型の第４の半導体層を有し、上
記第１の半導体層と第２の半導体層とは電子親和力とバ
ンドギャップの和が等しく、上記第３の半導体層は上記
第２の半導体層より電子親和力とバンドギャップの和が
小さく、上記第１または第２の半導体層と上記第４の半
導体層とは直接接触していることを特徴とする半導体装
置。
【請求項４】上記半導体装置はさらに、上記第１の半導
体層に対し上記第２の半導体層とは反対側に形成され、
不純物が無添加あるいはｎ型不純物が添加された第５の
半導体層を有する請求項３記載の半導体装置。
【請求項５】上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されている請
求項１記載の半導体装置。
【請求項６】上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されている請
求項２記載の半導体装置。
【請求項７】上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されている請
求項３記載の半導体装置。
【請求項８】上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されている請
求項４記載の半導体装置。
【請求項９】上記第１の半導体層はＩｎＧａＡｓ、上記
第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層は
ＧａＡｓから成り、かつ上記第１と第２の半導体層の厚
さの和はＩｎＧａＡｓの臨界膜厚以下である請求項５記
載の半導体装置。
【請求項１０】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層
はＧａＡｓから成り、かつ上記第１と第２の半導体層の
厚さの和はＩｎＧａＡｓの臨界膜厚以下である請求項７
記載の半導体装置。
【請求項１１】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３半導体層は
ＧａＡｓ、上記第５の半導体層はＡｌＧａＡｓから成
り、かつ上記第１と第２の半導体層の厚さの和はＩｎＧ
ａＡｓの臨界膜厚以下である請求項６記載の半導体装
置。
【請求項１２】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３半導体層は
ＧａＡｓ、上記第５の半導体層はＡｌＧａＡｓから成
り、かつ上記第１と第２の半導体層の厚さの和はＩｎＧ
ａＡｓの臨界膜厚以下である請求項８記載の半導体装
置。
【請求項１３】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層
はＡｌＧａＡｓ、上記第５の半導体層はＧａＡｓから成
り、かつ上記第１と第２の半導体層の厚さの和はＩｎＧ
ａＡｓの臨界膜厚以下である請求項６記載の半導体装
置。
【請求項１４】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層
はＡｌＧａＡｓ、上記第５の半導体層はＧａＡｓから成
り、かつ上記第１と第２の半導体層の厚さの和はＩｎＧ
ａＡｓの臨界膜厚以下である請求項８記載の半導体装
置。
【請求項１５】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層
はＩｎＡｌＡｓから成り、かつこれら各層の組成がＩｎ
Ｐ基板に格子整合するように選ばれている請求項５記載
の半導体装置。
【請求項１６】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層
はＩｎＡｌＡｓから成り、かつこれら各層の組成がＩｎ
Ｐ基板に格子整合するように選ばれている請求項７記載
の半導体装置。
【請求項１７】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層
はＩｎＡｌＡｓ、上記第５の半導体層はＩｎＡｌＡｓか
ら成り、かつこれら各層の組成がＩｎＰ基板に格子整合
するように選ばれている請求項６記載の半導体装置。
【請求項１８】上記第１の半導体層はＩｎＧａＡｓ、上
記第２の半導体層はＩｎＧａＡｓ、上記第３の半導体層
はＩｎＡｌＡｓ、上記第５の半導体層はＩｎＡｌＡｓか
ら成り、かつこれら各層の組成がＩｎＰ基板に格子整合
するように選ばれている請求項８記載の半導体装置。
【請求項１９】上記第１の半導体層は電界効果トランジ
スタのチャネル層であり、上記第４の半導体層はソー
ス，ドレインコンタクト層であり、かつＩｎＧａＡｓか
ら成る請求項１７記載の半導体装置。
【請求項２０】上記第１の半導体層は電界効果トランジ
スタのチャネル層であり、上記第４の半導体層はソー
ス，ドレインコンタクト層であり、かつＩｎＧａＡｓか
ら成る請求項１８記載の半導体装置。
【請求項２１】上記第１の半導体層は電界効果トランジ
スタのチャネル層であり、上記第４の半導体層はソー
ス，ドレインコンタクト層であり、上記第４の半導体層
の上記第１および第２の半導体層と接触する部分はＩｎ
ＧａＡｓから成り、該ＩｎＧａＡｓ層にＧａＡｓ層が積
層されている請求項５記載の半導体装置。
【請求項２２】上記第１の半導体層は電界効果トランジ
スタのチャネル層であり、上記第４の半導体層はソー
ス，ドレインコンタクト層であり、上記第４の半導体層
の上記第１および第２の半導体層と接触する部分はＩｎ
ＧａＡｓから成り、該ＩｎＧａＡｓ層にＧａＡｓ層が積
層されている請求項７記載の半導体装置。
【請求項２３】上記第１の半導体層と第４の半導体層の
接触部において、上記第１の半導体層の一方の面と略同
一平面内に上記第４の半導体層の一部の面がある請求項
６記載の半導体装置。
【請求項２４】上記第１の半導体層と第４の半導体層の
接触部において、上記第１の半導体層の一方の面と略同
一平面内に上記第４の半導体層の一部の面がある請求項
８記載の半導体装置。
【請求項２５】上記第１の半導体層はバイポーラトラン
ジスタのベース層であり、上記第４の半導体層はベース
コンタクト層である請求項６記載の半導体装置。
【請求項２６】上記第１の半導体層はバイポーラトラン
ジスタのベース層であり、上記第４の半導体層はベース
コンタクト層である請求項８記載の半導体装置。
【請求項２７】ｎ型導電型の第１のＩｎＧａＡｓ層と、
該第１のＩｎＧａＡｓ層の一方の面に接して形成され、
不純物が無添加あるいはｐ型不純物が添加された第２の
ＩｎＧａＡｓ層と、上記第１のＩｎＧａＡｓ層とは別体
として形成されたｎ型導電型の半導体層を有し、上記別
体ｎ型導電型半導体層は上記第１および第２のＩｎＧａ
Ａｓ層と接触して形成されていることを特徴とする半導
体装置。
【請求項２８】ｐ型導電型の第１のＩｎＧａＡｓ層と、
該第１のＩｎＧａＡｓ層の一方の面に接して形成され、
不純物が無添加あるいはｎ型不純物が添加された第２の
ＩｎＧａＡｓ層と、上記第１のＩｎＧａＡｓ層とは別体
として形成されたｐ型導電型の半導体層を有し、上記別
体ｐ型導電型の半導体層は上記第１および第２のＩｎＧ
ａＡｓ層と接触して形成されていることを特徴とする半
導体装置。
【請求項２９】上記請求項１又は３記載の半導体装置の
製造方法において、基板上に上記第３の半導体層、上記
第２の半導体層、上記第１の半導体層をこの順序で積層
する工程と、上記第４の半導体層を形成する領域の上記
第１および第２の半導体層をエッチング除去する工程
と、該エッチング除去部に上記第４の半導体層を選択成
長により形成する工程とを有することを特徴とする半導
体装置の製造方法。
【請求項３０】上記請求項２又は４記載の半導体装置の
製造方法において、基板上に上記第３の半導体層、上記
第２の半導体層、上記第１の半導体層、上記第５の半導
体層をこの順序で積層する工程と、上記第４の半導体層
を形成する領域の上記第５，第１および第２の半導体層
をエッチング除去する工程と、該エッチング除去部に上
記第４の半導体層を選択成長により形成する工程とを有
することを特徴とする半導体装置の製造方法。
【請求項３１】上記請求項２又は４記載の半導体装置の
製造方法において、基板上に上記第５の半導体層、上記
第１の半導体層、上記第２の半導体層、上記第３の半導
体層をこの順序で積層する工程と、上記第４の半導体層
を形成する領域の上記第３，第２および第１の半導体層
をエッチング除去する工程と、該エッチング除去部に上
記第４の半導体層を選択成長により形成する工程とを有
することを特徴とする半導体装置の製造方法。