JPH05219407A - ビデオ信号のａｇｃ回路 - Google Patents
ビデオ信号のａｇｃ回路Info
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- JPH05219407A JPH05219407A JP4047615A JP4761592A JPH05219407A JP H05219407 A JPH05219407 A JP H05219407A JP 4047615 A JP4047615 A JP 4047615A JP 4761592 A JP4761592 A JP 4761592A JP H05219407 A JPH05219407 A JP H05219407A
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- video signal
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Abstract
(57)【要約】
【目的】 ビデオＡＧＣ回路の無調整化、動作の安定化
及び過渡応答特性の改善を行う。 【構成】 入力アナログビデオ信号はアナログゲインコ
ントロールアンプ２において、マイクロコンピュータ７
から出力されるアナログ出力信号Ｆ１によりレベルが調
整される。アナログゲインコントロールアンプ２の出力
はＡ／Ｄ変換回路４によりディジタルビデオ信号に変換
される。ビデオシンク検出回路６はこのディジタルビデ
オ信号のシンクチップレベルとペデスタルレベルを検出
し、マイクロコンピュータ７に転送する。マイクロコン
ピュータ７は同期レベルを計算し、アナログゲインコン
トロールアンプ２の利得を制御するアナログ出力Ｆ１と
掛け算回路８に出力するディジタルデータＦ２を作成す
る。
及び過渡応答特性の改善を行う。 【構成】 入力アナログビデオ信号はアナログゲインコ
ントロールアンプ２において、マイクロコンピュータ７
から出力されるアナログ出力信号Ｆ１によりレベルが調
整される。アナログゲインコントロールアンプ２の出力
はＡ／Ｄ変換回路４によりディジタルビデオ信号に変換
される。ビデオシンク検出回路６はこのディジタルビデ
オ信号のシンクチップレベルとペデスタルレベルを検出
し、マイクロコンピュータ７に転送する。マイクロコン
ピュータ７は同期レベルを計算し、アナログゲインコン
トロールアンプ２の利得を制御するアナログ出力Ｆ１と
掛け算回路８に出力するディジタルデータＦ２を作成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、磁気記録再生装置等に
おけるビデオ信号のＡＧＣ回路（以下、ビデオＡＧＣ回
路という）、特にビデオ信号の同期レベルを所定レベル
に調整するＡＧＣ回路（シンクＡＧＣ回路）に関するも
のである。
おけるビデオ信号のＡＧＣ回路（以下、ビデオＡＧＣ回
路という）、特にビデオ信号の同期レベルを所定レベル
に調整するＡＧＣ回路（シンクＡＧＣ回路）に関するも
のである。
【０００２】
【従来の技術】従来、ビデオＡＧＣ回路としては、例え
ば、特開昭６３−１２６５号公報に開示されたアナログ
式ビデオＡＧＣ回路及び特開昭６０−７５１１２号公報
に開示されたディジタル式ビデオＡＧＣ回路が知られて
いる。図３は従来のアナログ式ビデオＡＧＣ回路の構成
を示すブロック図、図４は従来のディジタル式ビデオＡ
ＧＣ回路の構成を示すブロック図、図５はビデオＡＧＣ
回路に入力されるビデオ信号波形図である。
ば、特開昭６３−１２６５号公報に開示されたアナログ
式ビデオＡＧＣ回路及び特開昭６０−７５１１２号公報
に開示されたディジタル式ビデオＡＧＣ回路が知られて
いる。図３は従来のアナログ式ビデオＡＧＣ回路の構成
を示すブロック図、図４は従来のディジタル式ビデオＡ
ＧＣ回路の構成を示すブロック図、図５はビデオＡＧＣ
回路に入力されるビデオ信号波形図である。
【０００３】図３及び図５において、アナログゲインコ
ントロールアンプ１１は制御電圧作成回路１４の出力に
より制御され、出力ビデオ信号のシンクチップレベルａ
とペデスタルレベルｂの差である同期レベルＬを所定レ
ベル（例、０．５Ｖ）になるようにゲインを調整する。
同期レベル検出回路１２はアナログゲインコントロール
アンプ１１が出力したビデオ信号の同期レベルＬを検出
する。この回路は、例えば、ビデオ信号のシンクチップ
レベルａとペデスタルレベルｂをサンプル・ホールドし
てその差をとる回路により構成される。基準レベル調整
回路１３は出力ビデオ信号の同期レベルＬを所定レベル
（例、０．５Ｖ）に設定するための基準電圧を作成し、
制御電圧作成回路１４は同期レベル検出回路１２が検出
した出力ビデオ信号の同期レベルＬと基準レベル調整回
路１３が出力した基準電圧の差電圧を出力し、アナログ
ゲインコントロールアンプ１１に利得調整電圧を出力す
る。
ントロールアンプ１１は制御電圧作成回路１４の出力に
より制御され、出力ビデオ信号のシンクチップレベルａ
とペデスタルレベルｂの差である同期レベルＬを所定レ
ベル（例、０．５Ｖ）になるようにゲインを調整する。
同期レベル検出回路１２はアナログゲインコントロール
アンプ１１が出力したビデオ信号の同期レベルＬを検出
する。この回路は、例えば、ビデオ信号のシンクチップ
レベルａとペデスタルレベルｂをサンプル・ホールドし
てその差をとる回路により構成される。基準レベル調整
回路１３は出力ビデオ信号の同期レベルＬを所定レベル
（例、０．５Ｖ）に設定するための基準電圧を作成し、
制御電圧作成回路１４は同期レベル検出回路１２が検出
した出力ビデオ信号の同期レベルＬと基準レベル調整回
路１３が出力した基準電圧の差電圧を出力し、アナログ
ゲインコントロールアンプ１１に利得調整電圧を出力す
る。
【０００４】以上のように構成されたアナログビデオＡ
ＧＣ回路では、同期レベル検出回路１２が検出した出力
ビデオ信号の同期レベルＬが基準レベル調整回路１３の
出力と等しくなるようにフィードバック制御が行われる
ので、出力ビデオ信号の同期レベルＬが所定レベル
（例、０．５Ｖ）に制御される。次に、図４において、
アナログゲインコントロールアンプ２１は制御電圧作成
回路２６の出力により制御され、出力ビデオ信号の同期
レベルＬを所定レベル（例、０．５Ｖ）になるように利
得を調整する。Ａ／Ｄ変換回路２２はアナログゲインコ
ントロールアンプ１１の出力を、例えば、１０ビットパ
ラレルのディジタルビデオ信号に変換する。同期信号検
出回路２３はディジタルビデオ信号の同期信号を検出
し、ペデスタル検出回路２４は同期信号検出回路２３の
出力をもとにディジタルビデオ信号のペデスタルレベル
ｂに対応するペデスタルデータを検出し、シンクチップ
検出回路２５は同期信号検出回路２３の出力をもとにデ
ィジタルビデオ信号のシンクチップレベルａに対応する
シンクチップデータを検出する。制御電圧発生回路２６
はペデスタルレベル検出回路２４が検出したペデスタル
データ及びシンクチップ検出回路２５が検出したシンク
チップデータをもとに、その差である出力ディジタルビ
デオ信号の同期レベルＬを所定レベル（例、０．５Ｖ）
にするための利得調整電圧を発生してアナログゲインコ
ントロールアンプ２１に出力する。
ＧＣ回路では、同期レベル検出回路１２が検出した出力
ビデオ信号の同期レベルＬが基準レベル調整回路１３の
出力と等しくなるようにフィードバック制御が行われる
ので、出力ビデオ信号の同期レベルＬが所定レベル
（例、０．５Ｖ）に制御される。次に、図４において、
アナログゲインコントロールアンプ２１は制御電圧作成
回路２６の出力により制御され、出力ビデオ信号の同期
レベルＬを所定レベル（例、０．５Ｖ）になるように利
得を調整する。Ａ／Ｄ変換回路２２はアナログゲインコ
ントロールアンプ１１の出力を、例えば、１０ビットパ
ラレルのディジタルビデオ信号に変換する。同期信号検
出回路２３はディジタルビデオ信号の同期信号を検出
し、ペデスタル検出回路２４は同期信号検出回路２３の
出力をもとにディジタルビデオ信号のペデスタルレベル
ｂに対応するペデスタルデータを検出し、シンクチップ
検出回路２５は同期信号検出回路２３の出力をもとにデ
ィジタルビデオ信号のシンクチップレベルａに対応する
シンクチップデータを検出する。制御電圧発生回路２６
はペデスタルレベル検出回路２４が検出したペデスタル
データ及びシンクチップ検出回路２５が検出したシンク
チップデータをもとに、その差である出力ディジタルビ
デオ信号の同期レベルＬを所定レベル（例、０．５Ｖ）
にするための利得調整電圧を発生してアナログゲインコ
ントロールアンプ２１に出力する。
【０００５】以上のように構成されたディジタルビデオ
ＡＧＣ回路でも、図３と同様にして、出力ディジタルビ
デオ信号の同期レベルが所定レベル（例、０．５Ｖ）に
制御される。
ＡＧＣ回路でも、図３と同様にして、出力ディジタルビ
デオ信号の同期レベルが所定レベル（例、０．５Ｖ）に
制御される。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来のアナログ式ビデオＡＧＣ回路では、基準レベル調整
回路が必要である無調整化ができないという問題点があ
った。また、利得調整を高精度に行うためには高分解能
のゲインコントロールアンプが必要になり、動作の不安
定な回路になってしまうという問題点があった。
来のアナログ式ビデオＡＧＣ回路では、基準レベル調整
回路が必要である無調整化ができないという問題点があ
った。また、利得調整を高精度に行うためには高分解能
のゲインコントロールアンプが必要になり、動作の不安
定な回路になってしまうという問題点があった。
【０００７】また、前記従来のアナログ式ビデオＡＧＣ
回路及びディジタル式ビデオＡＧＣ回路はフィードバッ
ク制御であるため、応答速度を速くすると発振を起こし
てしまうという問題点があった。すなわち、過渡応答特
性が良くなかった。本発明は、前記問題点を解決して、
無調整化が可能であり、安定した動作を行い、かつ過渡
応答特性の良好なビデオＡＧＣ回路を提供することを目
的とするものである。
回路及びディジタル式ビデオＡＧＣ回路はフィードバッ
ク制御であるため、応答速度を速くすると発振を起こし
てしまうという問題点があった。すなわち、過渡応答特
性が良くなかった。本発明は、前記問題点を解決して、
無調整化が可能であり、安定した動作を行い、かつ過渡
応答特性の良好なビデオＡＧＣ回路を提供することを目
的とするものである。
【０００８】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、ビデオＡＧＣ回路において、入力アナ
ログビデオ信号のレベルを調整するアナログゲインコン
トロールアンプと、アナログゲインコントロールアンプ
の出力をディジタルビデオ信号に変換するＡ／Ｄ変換回
路と、Ａ／Ｄ変換回路の出力であるディジタルビデオ信
号の同期レベルを検出する同期レベル検出回路と、Ａ／
Ｄ変換回路の出力であるディジタルビデオ信号のレベル
を調整するディジタルゲインコントロールアンプと、同
期レベル検出回路の出力に基づいてアナログゲインコン
トロールアンプのゲインを調整する第１の制御信号を作
成する第１制御信号作成回路と、同期レベル検出回路の
出力に基づいてディジタルゲインコントロールアンプの
ゲインを調整する第２の制御信号を作成する第２制御信
号作成回路とをとを設けたものである。
めに、本発明は、ビデオＡＧＣ回路において、入力アナ
ログビデオ信号のレベルを調整するアナログゲインコン
トロールアンプと、アナログゲインコントロールアンプ
の出力をディジタルビデオ信号に変換するＡ／Ｄ変換回
路と、Ａ／Ｄ変換回路の出力であるディジタルビデオ信
号の同期レベルを検出する同期レベル検出回路と、Ａ／
Ｄ変換回路の出力であるディジタルビデオ信号のレベル
を調整するディジタルゲインコントロールアンプと、同
期レベル検出回路の出力に基づいてアナログゲインコン
トロールアンプのゲインを調整する第１の制御信号を作
成する第１制御信号作成回路と、同期レベル検出回路の
出力に基づいてディジタルゲインコントロールアンプの
ゲインを調整する第２の制御信号を作成する第２制御信
号作成回路とをとを設けたものである。
【０００９】
【作用】本発明によれば、以上のようにビデオＡＧＣ回
路を構成したので、入力アナログビデオ信号はアナログ
ゲインコントロールアンプにおいて第１の制御信号によ
り制御され、所定のレベルに調整された後、Ａ／Ｄ変換
回路でディジタルビデオ信号に変換される。そして、デ
ィジタルビデオ信号はディジタルゲインコントロールア
ンプにおいて第２の制御信号により制御され、再度、所
定のレベルに調整される。
路を構成したので、入力アナログビデオ信号はアナログ
ゲインコントロールアンプにおいて第１の制御信号によ
り制御され、所定のレベルに調整された後、Ａ／Ｄ変換
回路でディジタルビデオ信号に変換される。そして、デ
ィジタルビデオ信号はディジタルゲインコントロールア
ンプにおいて第２の制御信号により制御され、再度、所
定のレベルに調整される。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例に係るビ
デオＡＧＣ回路の構成を示すブロック図で、クランプ回
路１は入力アナログビデオ信号のシンクチップを所定の
レベルにクランプする。図５に示す２．０ＶP-P のアナ
ログビデオ信号の場合、０．０Ｖにクランプする。アナ
ログゲインコントロールアンプ２は、マイクロコンピュ
ータ７のアナログ出力信号Ｆ１により制御され、クラン
プ回路１の出力のレベルを調整して出力ビデオ信号の同
期レベルＬを所定レベル（例、０．５Ｖ）になるように
ゲインを調整する。サンプル・ホールド回路３はアナロ
グゲインコントロールアンプ２の出力ビデオ信号を、例
えば、カラー副搬送波の４倍の周波数でサンプル・ホー
ルドする。Ａ／Ｄ変換回路４はサンプル・ホールド回路
３の出力を１０ビットのディジタルビデオ信号に変換す
る。ローパスフィルタ５はディジタルビデオ信号中のノ
イズ成分、カラー成分等を除去する。ビデオシンク検出
回路６はローパスフィルタ５の出力であるディジタルビ
デオ信号のシンクチップレベルとペデスタルレベルを検
出する。このビデオシンク検出回路６は従来のディジダ
ル式ビデオＡＧＣ回路における同期信号検出回路２３、
ペデスタル検出回路２４及びシンクチップ検出回路２５
に相当する。そして、マイクロコンピュータ７はビデオ
シンク検出回路６から出力されたシンクチップレベルと
ペデスタルレベルに基づいてアナログゲインコントロー
ルアンプ２の利得を調整するアナログ出力信号及び掛け
算回路８に出力するディジタルデータ（係数値）Ｆ２を
作成する。掛け算回路８はＡ／Ｄ変換回路４の出力であ
るディジタルビデオ信号とマイクロコンピュータ７から
のディジタルデータを乗算してディジタルビデオ信号の
同期レベルが所定レベル（例、０．５Ｖ）になるように
する掛け算回路で、ディジタルゲインコントロールアン
プとして機能する。
ながら詳細に説明する。図１は本発明の実施例に係るビ
デオＡＧＣ回路の構成を示すブロック図で、クランプ回
路１は入力アナログビデオ信号のシンクチップを所定の
レベルにクランプする。図５に示す２．０ＶP-P のアナ
ログビデオ信号の場合、０．０Ｖにクランプする。アナ
ログゲインコントロールアンプ２は、マイクロコンピュ
ータ７のアナログ出力信号Ｆ１により制御され、クラン
プ回路１の出力のレベルを調整して出力ビデオ信号の同
期レベルＬを所定レベル（例、０．５Ｖ）になるように
ゲインを調整する。サンプル・ホールド回路３はアナロ
グゲインコントロールアンプ２の出力ビデオ信号を、例
えば、カラー副搬送波の４倍の周波数でサンプル・ホー
ルドする。Ａ／Ｄ変換回路４はサンプル・ホールド回路
３の出力を１０ビットのディジタルビデオ信号に変換す
る。ローパスフィルタ５はディジタルビデオ信号中のノ
イズ成分、カラー成分等を除去する。ビデオシンク検出
回路６はローパスフィルタ５の出力であるディジタルビ
デオ信号のシンクチップレベルとペデスタルレベルを検
出する。このビデオシンク検出回路６は従来のディジダ
ル式ビデオＡＧＣ回路における同期信号検出回路２３、
ペデスタル検出回路２４及びシンクチップ検出回路２５
に相当する。そして、マイクロコンピュータ７はビデオ
シンク検出回路６から出力されたシンクチップレベルと
ペデスタルレベルに基づいてアナログゲインコントロー
ルアンプ２の利得を調整するアナログ出力信号及び掛け
算回路８に出力するディジタルデータ（係数値）Ｆ２を
作成する。掛け算回路８はＡ／Ｄ変換回路４の出力であ
るディジタルビデオ信号とマイクロコンピュータ７から
のディジタルデータを乗算してディジタルビデオ信号の
同期レベルが所定レベル（例、０．５Ｖ）になるように
する掛け算回路で、ディジタルゲインコントロールアン
プとして機能する。
【００１１】図２は本発明の実施例におけるマイクロコ
ンピュータの動作フローチャートである。まず、ステッ
プＳ１でビデオシンク検出回路６からシンクチップレベ
ルのデータＤ０とペデスタルレベルのデータＤ１を取り
込む。次に、ステップＳ２でＤ１とＤ０の差を計算し、
同期レベルＬに相当するデータＤ２を得る。次に、ステ
ップＳ３でＲＯＭに記憶されている基準の同期レベルＲ
１（例、０．５Ｖに相当）とＤ２との差を計算し、エラ
ーデータＥ１を得る。そして、ステップＳ４で適応処理
を行い、エラーデータＥの関数としてアナログゲインコ
ントロールアンプ２を制御するアナログ出力信号Ｆ１及
び掛け算回路８に出力するディジタルデータＦ２を得
る。
ンピュータの動作フローチャートである。まず、ステッ
プＳ１でビデオシンク検出回路６からシンクチップレベ
ルのデータＤ０とペデスタルレベルのデータＤ１を取り
込む。次に、ステップＳ２でＤ１とＤ０の差を計算し、
同期レベルＬに相当するデータＤ２を得る。次に、ステ
ップＳ３でＲＯＭに記憶されている基準の同期レベルＲ
１（例、０．５Ｖに相当）とＤ２との差を計算し、エラ
ーデータＥ１を得る。そして、ステップＳ４で適応処理
を行い、エラーデータＥの関数としてアナログゲインコ
ントロールアンプ２を制御するアナログ出力信号Ｆ１及
び掛け算回路８に出力するディジタルデータＦ２を得
る。
【００１２】ここで、ビデオシンク検出回路６が検出し
たシンクチップレベルとペデスタルレベルは１０ビット
ずつあるため、それらはシリアル信号又はパラレル信号
の形でマイクロコンピュータ７に伝送される。また、ス
テップＳ４の適応処理では以下の処理を行う。 （１）例えば、８ビットのエラーデータＥ１を４ビット
の粗いエラーデータに変換し、それをＤ／Ａ変換してア
ナログ出力信号Ｆ１を得る。これにより、アナログゲイ
ンコントロールアンプ２で同期レベルの粗調整が行われ
る。 （２）８ビットのエラーデータＥ１をフルに利用してデ
ィジタルデータＦ２を得る。これにより、掛け算回路８
で同期レベルの微調整が行われる。 （３）アナログ出力Ｆ１を１フィールド〜数秒に１回の
割合でアナログゲインコントロールアンプ２に供給し、
ディジタルデータＦ２を１水平走査期間〜１フィールド
に１回の割合で掛け算回路８に供給する等、アナログア
ンプとディジタルアンプの時定数を変える。これによ
り、アナログゲインコントロールアンプで緩やかな変化
を吸収し、そこで吸収しきれない急激な変化をディジタ
ルゲインコントロールアンプで吸収する。 （４）エラーデータＥ１が短時間だけ急峻に変化した場
合には、それ以前のエラーデータを用いる。これによ
り、ノイズの影響を避けることができる。
たシンクチップレベルとペデスタルレベルは１０ビット
ずつあるため、それらはシリアル信号又はパラレル信号
の形でマイクロコンピュータ７に伝送される。また、ス
テップＳ４の適応処理では以下の処理を行う。 （１）例えば、８ビットのエラーデータＥ１を４ビット
の粗いエラーデータに変換し、それをＤ／Ａ変換してア
ナログ出力信号Ｆ１を得る。これにより、アナログゲイ
ンコントロールアンプ２で同期レベルの粗調整が行われ
る。 （２）８ビットのエラーデータＥ１をフルに利用してデ
ィジタルデータＦ２を得る。これにより、掛け算回路８
で同期レベルの微調整が行われる。 （３）アナログ出力Ｆ１を１フィールド〜数秒に１回の
割合でアナログゲインコントロールアンプ２に供給し、
ディジタルデータＦ２を１水平走査期間〜１フィールド
に１回の割合で掛け算回路８に供給する等、アナログア
ンプとディジタルアンプの時定数を変える。これによ
り、アナログゲインコントロールアンプで緩やかな変化
を吸収し、そこで吸収しきれない急激な変化をディジタ
ルゲインコントロールアンプで吸収する。 （４）エラーデータＥ１が短時間だけ急峻に変化した場
合には、それ以前のエラーデータを用いる。これによ
り、ノイズの影響を避けることができる。
【００１３】以上のように構成されたビデオ信号のＡＧ
Ｃ回路において、入力アナログビデオ信号はクランプ回
路１においてシンクチップが所定のレベル（例、０．０
Ｖ）にクランプされ、アナログゲインコントロールアン
プ２において、マイクロコンピュータ７から出力される
アナログ出力信号Ｆ１により同期レベルＬが所定レベル
（例、０．５Ｖ）になるようにゲイン調整される。
Ｃ回路において、入力アナログビデオ信号はクランプ回
路１においてシンクチップが所定のレベル（例、０．０
Ｖ）にクランプされ、アナログゲインコントロールアン
プ２において、マイクロコンピュータ７から出力される
アナログ出力信号Ｆ１により同期レベルＬが所定レベル
（例、０．５Ｖ）になるようにゲイン調整される。
【００１４】アナログゲインコントロールアンプ２の出
力はサンプル・ホールド回路３によりサンプル・ホール
ドされ、Ａ／Ｄ変換回路により１０ビットパラレルのデ
ィジタルビデオ信号に変換され、ローパスフィルタ５に
おいてノイズ等の不要な成分が除去される。そして、ビ
デオシンク検出回路５により検出されたシンクチップデ
ータＤ０とペデスタルデータＤ１がマイクロコンピュー
タ７に転送さる。
力はサンプル・ホールド回路３によりサンプル・ホール
ドされ、Ａ／Ｄ変換回路により１０ビットパラレルのデ
ィジタルビデオ信号に変換され、ローパスフィルタ５に
おいてノイズ等の不要な成分が除去される。そして、ビ
デオシンク検出回路５により検出されたシンクチップデ
ータＤ０とペデスタルデータＤ１がマイクロコンピュー
タ７に転送さる。
【００１５】マイクロコンピュータ７によりシンクチッ
プデータＤ０及びペデスタルデータＤ１をもとに作成さ
れたアナログ出力信号Ｆ１はアナログゲインコントロー
ルアンプ２に転送され、そのゲインを調整する。この結
果、アナログゲインコントロールアンプ２の出力には同
期レベルＬが所定レベル（例、０．５Ｖ）に調整された
アナログビデオ信号が得られる。
プデータＤ０及びペデスタルデータＤ１をもとに作成さ
れたアナログ出力信号Ｆ１はアナログゲインコントロー
ルアンプ２に転送され、そのゲインを調整する。この結
果、アナログゲインコントロールアンプ２の出力には同
期レベルＬが所定レベル（例、０．５Ｖ）に調整された
アナログビデオ信号が得られる。
【００１６】同様に、マイクロコンピュータ７によりシ
ンクチップデータＤ０とペデスタルデータＤ１をもとに
作成されたゲインコントロールデータＦ２は掛け算回路
８に転送され、ここでディジタルビデオ信号に乗算され
る。この結果、掛け算回路８の出力には同期レベルが所
定レベル（例、０．５Ｖ）に調整されたディジタルビデ
オ信号が得られる。
ンクチップデータＤ０とペデスタルデータＤ１をもとに
作成されたゲインコントロールデータＦ２は掛け算回路
８に転送され、ここでディジタルビデオ信号に乗算され
る。この結果、掛け算回路８の出力には同期レベルが所
定レベル（例、０．５Ｖ）に調整されたディジタルビデ
オ信号が得られる。
【００１７】なお、本実施例にビデオ信号のＰ−Ｐ（Ｐ
ｅａｋ Ｔｏ Ｐｅａｋ）値を検出する回路を設けれ
ば、Ｐ−Ｐ値を所定レベルに調整するＡＧＣ回路（ピー
クＡＧＣ回路）やシンクＡＧＣ回路とピークＡＧＣ回路
を組み合わせたＡＧＣ回路を構成することができる。
ｅａｋ Ｔｏ Ｐｅａｋ）値を検出する回路を設けれ
ば、Ｐ−Ｐ値を所定レベルに調整するＡＧＣ回路（ピー
クＡＧＣ回路）やシンクＡＧＣ回路とピークＡＧＣ回路
を組み合わせたＡＧＣ回路を構成することができる。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば下記の効果を奏する。 （１）アナログゲインコントロールアンプ及びディジダ
ルゲインコントロールアンプにおいてディジタルデータ
を基準にゲインコントロールを行うため、調整が不要で
ある。 （２）ビデオ信号をアナログゲインコントロールアンプ
でゲイン調整した後、掛け算回路等のディジタルゲイン
コントロールアンプで、再度、正確な値にゲイン調整す
るので、アナログゲインコントロールアンプの分解能
（感度）をそれほど高くする必要がなくなり、回路が安
定する。 （３）アナログゲインコントロールアンプの時定数とデ
ィジタルゲインコントロールアンプの時定数を適当に決
めれば、従来に比べより高性能なビデオＡＧＣアンプが
実現できる。例えば、アナログゲインコントロールアン
プを時定数の大きいフィードバック制御にし、ディジタ
ルゲインコントロールアンプを時定数の小さいフィード
フォワード制御にすれば、過渡応答特性を改善すること
ができる。
よれば下記の効果を奏する。 （１）アナログゲインコントロールアンプ及びディジダ
ルゲインコントロールアンプにおいてディジタルデータ
を基準にゲインコントロールを行うため、調整が不要で
ある。 （２）ビデオ信号をアナログゲインコントロールアンプ
でゲイン調整した後、掛け算回路等のディジタルゲイン
コントロールアンプで、再度、正確な値にゲイン調整す
るので、アナログゲインコントロールアンプの分解能
（感度）をそれほど高くする必要がなくなり、回路が安
定する。 （３）アナログゲインコントロールアンプの時定数とデ
ィジタルゲインコントロールアンプの時定数を適当に決
めれば、従来に比べより高性能なビデオＡＧＣアンプが
実現できる。例えば、アナログゲインコントロールアン
プを時定数の大きいフィードバック制御にし、ディジタ
ルゲインコントロールアンプを時定数の小さいフィード
フォワード制御にすれば、過渡応答特性を改善すること
ができる。
【図１】本発明の実施例に係るビデオＡＧＣ回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の実施例におけるマイクロコンピュータ
の動作フローチャートである。
の動作フローチャートである。
【図３】従来のアナログ式ビデオＡＧＣ回路の構成を示
すブロック図である。
すブロック図である。
【図４】従来のディジタル式ビデオＡＧＣ回路の構成を
示すブロック図である。
示すブロック図である。
【図５】ビデオＡＧＣ回路に入力されるビデオ信号波形
図である。
図である。
１ クランプ回路 ２ アナログゲインコントロールアンプ ３ サンプルホールド回路 ４ Ａ／Ｄ変換回路 ５ ローパスフィルタ ６ ビデオシンク検出回路 ７ マイクロコンピュータ ８ 掛け算回路
Claims (1)
- 【請求項１】 （ａ）入力アナログビデオ信号のレベル
を調整するアナログゲインコントロールアンプと、 （ｂ）該アナログゲインコントロールアンプの出力をデ
ィジタルビデオ信号に変換するＡ／Ｄ変換回路と、 （ｃ）該Ａ／Ｄ変換回路の出力であるディジタルビデオ
信号の同期レベルを検出する同期レベル検出回路と、 （ｄ）該Ａ／Ｄ変換回路の出力であるディジタルビデオ
信号のレベルを調整するディジタルゲインコントロール
アンプと、 （ｅ）該同期レベル検出回路の出力に基づいて前記アナ
ログゲインコントロールアンプのゲインを調整する第１
の制御信号を作成する第１制御信号作成回路と、 （ｆ）前記同期レベル検出回路の出力に基づいて前記デ
ィジタルゲインコントロールアンプのゲインを調整する
第２の制御信号を作成する第２制御信号作成回路とを備
えることを特徴とするビデオ信号のＡＧＣ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047615A JPH05219407A (ja) | 1992-02-04 | 1992-02-04 | ビデオ信号のａｇｃ回路 |
| US08/012,400 US5379075A (en) | 1992-02-04 | 1993-02-02 | Video signal AGC circuit for adjusting the sync level of a video signal |
| DE69313473T DE69313473T2 (de) | 1992-02-04 | 1993-02-03 | Videosignalsteuerschaltung |
| KR1019930001412A KR100271549B1 (ko) | 1992-02-04 | 1993-02-03 | 비디오 신호 자동이득 제어 회로 |
| EP93300767A EP0555059B1 (en) | 1992-02-04 | 1993-02-03 | Video signal control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047615A JPH05219407A (ja) | 1992-02-04 | 1992-02-04 | ビデオ信号のａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219407A true JPH05219407A (ja) | 1993-08-27 |
Family
ID=12780133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047615A Pending JPH05219407A (ja) | 1992-02-04 | 1992-02-04 | ビデオ信号のａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219407A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814364B1 (ko) * | 2006-08-28 | 2008-03-18 | 주식회사 대우일렉트로닉스 | 디지털 텔레비전의 자동이득 조절방법 |
-
1992
- 1992-02-04 JP JP4047615A patent/JPH05219407A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814364B1 (ko) * | 2006-08-28 | 2008-03-18 | 주식회사 대우일렉트로닉스 | 디지털 텔레비전의 자동이득 조절방법 |
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