JP3942324B2 - 入力保護回路 - Google Patents
入力保護回路 Download PDFInfo
- Publication number
- JP3942324B2 JP3942324B2 JP27552999A JP27552999A JP3942324B2 JP 3942324 B2 JP3942324 B2 JP 3942324B2 JP 27552999 A JP27552999 A JP 27552999A JP 27552999 A JP27552999 A JP 27552999A JP 3942324 B2 JP3942324 B2 JP 3942324B2
- Authority
- JP
- Japan
- Prior art keywords
- drain region
- mos transistor
- protection circuit
- region
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000007599 discharging Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 35
- 230000005611 electricity Effects 0.000 description 16
- 230000003068 static effect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、半導体集積回路に用いられるMOSトランジスタからなる入力保護回路に関する。
【0002】
【従来の技術】
半導体集積回路における入力保護回路は、静電気による破壊防止を目的として用いられる。その一例の入力回路は、回路図を図5に示すように、電源端子VDDにソースおよびゲートを共通接続するPチャネル型MOSトランジスタ1と、接地端子GNDにソースおよびゲートを共通接続するNチャネル型MOSトランジスタ2とが直列接続され、この直列接続点が入力端子としての電極パッド3に接続され、かつ、配線4によって図示されない内部回路へ接続されている。
【0003】
図3は、この図5の入力回路におけるNチャネル型MOSトランジスタ2として用いられる従来例のMOSトランジスタ100のレイアウトパターン図であり、図4は、図3のMOSトランジスタ100のA−A断面図であり、5は低濃度一導電型であるP- 型半導体層、6は高濃度他導電型であるN+ 型ドレイン領域、7はN+ 型ソース領域、8は高濃度一導電型であるP+ 型バックゲートコンタクト領域、9はゲート電極、10は絶縁膜(図3では図示せず)、11はドレイン電極、12はソース電極である。尚、図3のレイアウトパターンにおいて、下部が省略されているが、省略部分は図示部分と略上下対称のパターンである。
【0004】
レイアウトパターンは、図3に示すように、ドレイン領域6が長方形のパターンで配置され、このパターンの長辺側の両側に所定距離離間してソース領域7が長方形パターンで配置され、このドレイン領域6とソース領域7間に挟まれてゲート電極9がストライプパターンで配置されている。さらに、バックゲートコンタクト領域8がドレイン領域6の長方形パターンに平行な額縁パターンでドレイン領域6から所定距離離間し、ドレイン領域6、ゲート電極9およびソース領域7を取り囲んで配置されている。ドレイン電極11およびソース電極12は図3中に破線で示し、ドレイン電極11はドレイン領域6上の複数個所に絶縁膜のコンタクト窓を介して電気的接触するように長方形パターンで配置され、ソース電極12はソース領域7およびバックゲートコンタクト領域8上の複数個所とゲート電極9上のストライプパターンの両端個所とに絶縁膜のコンタクト窓を介して電気的接触するように額縁パターンで配置されている。図3および図4では図示しないが、ドレイン電極11は電極パッドに接続され、ソース電極12は接地端子GNDに接続されている。
【0005】
図5の入力保護回路は、接地端子GNDが接地され電源投入前の状態のとき、静電気による高電圧が電極パッド3に加わると、静電気による電荷は、Nチャネル型MOSトランジスタ2を介し接地端子GNDに放電される。図3および図4で説明すると、電極パッドに印加される静電気が負電圧のときは、ドレイン領域6と半導体層5とによるPN接合が順バイアスされて放電する。また、電極パッドに印加される静電気が正電圧のときは、半導体層5とドレイン領域6とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。尚、バックゲートコンタクト領域8は半導体層5にソース電極12を電気的接続するための役目以外に、ガードリングとしてガードリング外に静電気の影響を及ぼさない役目をしている。
【0006】
【発明が解決しようとする課題】
ところで、電極パッドに印加される負電圧の静電気は、ドレイン領域6と半導体層5とのPN接合での順バイアスにより放電されるが、ドレイン領域6の長方形パターンの長尺方向両端周辺にはバックゲートコンタクト領域8から流れ込む電流の密度が長尺方向中央に比べて大きいため電流が集中し易く、その個所で破壊し易い。特に、電極パッドがドレイン電極11の長方形パターンの長尺方向両端のうち一端側にだけ接続される場合はその一端側で電流が集中し易く、電極パッドが接続された側で特に破壊し易い。尚、上記問題について、NチャネルMOSトランジスタ2として用いられるMOSトランジスタ100で説明したが、PチャネルMOSトランジスタ1として用いられるMOSトランジスタ100とレイアウトパターンが同様のMOSトランジスタについても同様の問題がある。
本発明の目的は、入力保護回路のMOSトランジスタのPN接合の順バイアスによる電流経路の一部に電流を流れ難くして、電極パッドへの高電圧印加によるMOSトランジスタのPN接合での部分的な電流集中を避けることで、入力保護回路の破壊耐量を向上させることにある。
【0007】
【課題を解決するための手段】
請求項1記載の発明は、電極パッドに印加される高電圧をPN接合の順バイアスにより放電するMOSトランジスタを有する入力保護回路において、前記MOSトランジスタは、低濃度一導電型半導体層と、この半導体層に形成した長方形パターンの高濃度他導電型ドレイン領域と、前記長方形パターンの各辺に平行な額縁パターンで前記ドレイン領域を取り囲んで前記半導体層に形成した高濃度一導電型バックゲートコンタクト領域とを含み、前記半導体層のドレイン領域とバックゲートコンタクト領域間で前記ドレイン領域の長手方向端周辺にドレイン領域から所定距離離間して低濃度他導電型拡散層を形成したことを特徴とする。請求項2記載の発明は、請求項1記載の入力保護回路において、前記低濃度他導電型拡散層は、深さが前記ドレイン領域およびバックゲートコンタクト領域の深さより深いことを特徴とする。
【0008】
【発明の実施の形態】
以下に、本発明に基づき、図5の入力保護回路のNチャネル型MOSトランジスタ2として用いられる一実施例のMOSトランジスタ200を図1および図2を参照して説明する。図1は、MOSトランジスタ200のレイアウトパターン図であり、図2は、図1のMOSトランジスタ200のA−A断面図である。尚、図1のレイアウトパターンにおいて、下部が省略されているが、省略部分は図示部分と略上下対称のパターンである。
先ず、図2を参照して断面構造を説明する。25は低濃度一導電型であるP- 型半導体層で、この半導体層25の表面層に、高濃度他導電型であるN+ 型ドレイン領域26と、このドレイン領域26の両側にドレイン領域26から所定距離離間してN+ 型ソース領域27と、両ソース領域27の外側にソース領域27から所定距離離間して高濃度一導電型であるP+ 型バックゲートコンタクト領域28と、さらにドレイン領域26とバックゲートコンタクト領域28間でドレイン領域26の両側から所定距離離間しドレイン領域26、ソース領域27およびバックゲートコンタクト領域28より拡散深さが深い低濃度他導電型であるN- 型拡散層33とを形成している。また、ドレイン領域26とソース領域27間の半導体層25の表面上に、絶縁膜30を介してゲート電極29を形成している。また絶縁膜30上に、絶縁膜30のコンタクト窓を介して、ドレイン領域26と電気的接触するドレイン電極31と、ソース領域27、バックゲートコンタクト領域28およびN- 型拡散層33と電気的接触するソース電極32とを形成している。図示しないが、ドレイン電極31は電極パッドに接続され、ソース電極32は接地端子GNDに接続されている。尚、半導体層25の表面層に形成されるドレイン領域26、ソース領域27、バックゲートコンタクト領域28およびN- 型拡散層33は、入力保護回路により保護される半導体集積回路内のMOSトランジスタの製造工程を使用して形成でき、新たな工程を追加する必要はない。
【0009】
つぎに図1を参照してレイアウトパターンを説明する。ドレイン領域26が長方形のパターンで配置され、このパターンの長辺側の両側にゲート電極29がストライプパターンで配置され、このゲート電極29をドレイン領域26とで挟むようにソース領域27が長方形パターンで配置されている。また、バックゲートコンタクト領域28がドレイン領域26の長方形パターンの各辺に平行な額縁パターンでドレイン領域26から所定距離離間し、ドレイン領域26、ゲート電極29およびソース領域27を取り囲んで配置されている。尚、バックゲートコンタクト領域28の額縁パターンの角は必ずしも繋がっていなくてもよい。さらに、N-型拡散層33がドレイン領域26とバックゲートコンタクト領域28間でドレイン領域26の長手方向両端周辺を取り囲むようにコの字パターンでドレイン領域26から所定距離離間して配置されている。ドレイン電極31およびソース電極32は図1中に破線で示し、ドレイン電極31はドレイン領域26上の複数個所に絶縁膜(図1では図示せず)のコンタクト窓を介して電気的接触するように長方形パターンで配置され、ソース電極32はソース領域27およびバックゲートコンタクト領域28上の複数個所と、ゲート電極29上のストライプパターンの両端個所と、 N- 型拡散層33のコの字パターンの複数個所とに絶縁膜のコンタクト窓を介して電気的接触するように額縁パターンで配置されている。図示しないが、ドレイン電極31は両端のうち少なくとも片側端で電極パッドに接続され、ソース電極32は接地端子GNDに接続されている。尚、ドレイン電極31が両端のうち片側端で電極パッドに接続される場合、N- 型拡散層33は電極パッドが接続される片端側だけに配置することもできる。
【0010】
つぎに、上述のMOSトランジスタ200が図5の入力保護回路に使用されたときの動作について説明する。図5の入力保護回路は、接地端子GNDが接地され電源投入前の状態のとき、静電気による高電圧が電極パッド3に加わると、静電気による電荷は、Nチャネル型MOSトランジスタ2を介し接地端子GNDに放電される。図1および図2で説明すると、電極パッドに印加される静電気が負電圧のときは、ドレイン領域26と半導体層25とによるPN接合が順バイアスされて放電する。このとき、ドレイン領域26とバックゲートコンタクト領域28間にN- 型拡散層33を設けているので、N- 型拡散層33周辺において、バックゲートコンタクト領域28からドレイン領域26へ流れる電流経路はN- 型拡散層33により抵抗が高くなり、その周辺における半導体層25とドレイン領域26とのPN接合での電流集中を避けることができる。また、電極パッドに印加される静電気が正電圧のときは、半導体層25とドレイン領域26とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。
【0011】
上記実施例においては、一導電型をP型、他導電型をN型として、図5の入力保護回路のNチャネル型MOSトランジスタ2として用いられるMOSトランジスタについて説明したが、一導電型をN型、他導電型をP型として、図5の入力保護回路のPチャネル型MOSトランジスタ1として用いられるMOSトランジスタとしてもよい。この場合、図5の入力保護回路は、電源端子VDDが接地された状態のとき、静電気による高電圧が電極パッド3に加わると、静電気による電荷は、Pチャネル型MOSトランジスタ1を介し電源端子VDDに放電される。電極パッドに印加される静電気が正電圧のときは、ドレイン領域と半導体層とによるPN接合が順バイアスされて放電する。このとき、ドレイン領域とバックゲートコンタクト領域間にP- 型拡散層を設けているので、P- 型拡散層周辺において、ドレイン領域からバックゲートコンタクト領域へ流れる電流経路はP- 型拡散層により抵抗が高くなり、その周辺における半導体層とドレイン領域とのPN接合での電流集中を避けることができる。また、電極パッドに印加される静電気が負電圧のときは、半導体層とドレイン領域とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。
【0012】
【発明の効果】
本発明による入力保護回路は、静電気印加時に誘導される電荷をMOSトランジスタで放電するとき、MOSトランジスタのPN接合の部分的に電流集中し易い個所周辺の電流経路に高抵抗化手段を配置したので、PN接合の順バイアスでの部分的な電流集中を避けることができ、入力保護回路に含まれるMOSトランジスタの破壊を防ぐことができる。
【図面の簡単な説明】
【図1】 本発明の入力保護回路を構成する一実施例のMOSトランジスタのレイアウトパターン図。
【図2】 図1に示すMOSトランジスタのA−A断面図。
【図3】 従来の入力保護回路を構成するMOSトランジスタのレイアウトパターン図。
【図4】 図3に示すMOSトランジスタのA−A断面図。
【図5】 本発明および従来の入力保護回路の回路図。
【符号の説明】
1 Pチャネル型MOSトランジスタ
2 Nチャネル型MOSトランジスタ
3 電極パッド
25 低濃度一導電型(P- 型)半導体層
26 高濃度他導電型(N+ 型)ドレイン領域
27 高濃度他導電型(N+ 型)ソース領域
28 高濃度一導電型(P+ 型)バックゲートコンタクト領域
33 低濃度他導電型(N- 型)拡散層
200 Nチャネル型MOSトランジスタ
Claims (2)
- 電極パッドに印加される高電圧をPN接合の順バイアスにより放電するMOSトランジスタを有する入力保護回路において、
前記MOSトランジスタは、低濃度一導電型半導体層と、この半導体層に形成した長方形パターンの高濃度他導電型ドレイン領域と、前記長方形パターンの各辺に平行な額縁パターンで前記ドレイン領域を取り囲んで前記半導体層に形成した高濃度一導電型バックゲートコンタクト領域とを含み、前記半導体層のドレイン領域とバックゲートコンタクト領域間で前記ドレイン領域の長手方向端周辺にドレイン領域から所定距離離間して低濃度他導電型拡散層を形成したことを特徴とする入力保護回路。 - 前記低濃度他導電型拡散層は、深さが前記ドレイン領域およびバックゲートコンタクト領域の深さより深いことを特徴とする請求項1記載の入力保護回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27552999A JP3942324B2 (ja) | 1999-09-29 | 1999-09-29 | 入力保護回路 |
US09/669,846 US6538291B1 (en) | 1999-09-29 | 2000-09-27 | Input protection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27552999A JP3942324B2 (ja) | 1999-09-29 | 1999-09-29 | 入力保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001102461A JP2001102461A (ja) | 2001-04-13 |
JP3942324B2 true JP3942324B2 (ja) | 2007-07-11 |
Family
ID=17556731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27552999A Expired - Fee Related JP3942324B2 (ja) | 1999-09-29 | 1999-09-29 | 入力保護回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6538291B1 (ja) |
JP (1) | JP3942324B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7049669B2 (en) * | 2003-09-15 | 2006-05-23 | Infineon Technologies Ag | LDMOS transistor |
JP4854934B2 (ja) * | 2004-06-14 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 静電気放電保護素子 |
JP5586546B2 (ja) * | 2011-03-23 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
US20210166956A1 (en) * | 2018-08-30 | 2021-06-03 | Creative Technology Corporation | Cleaning device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0373569A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体集積回路 |
JPH0479265A (ja) * | 1990-07-20 | 1992-03-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5477414A (en) * | 1993-05-03 | 1995-12-19 | Xilinx, Inc. | ESD protection circuit |
JP2638462B2 (ja) * | 1993-12-29 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
JP3161508B2 (ja) * | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
-
1999
- 1999-09-29 JP JP27552999A patent/JP3942324B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-27 US US09/669,846 patent/US6538291B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6538291B1 (en) | 2003-03-25 |
JP2001102461A (ja) | 2001-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6605844B2 (en) | Semiconductor device | |
JP2870402B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
TWI678785B (zh) | 具有靜電放電(esd)元件之半導體裝置 | |
JP3713490B2 (ja) | 半導体装置 | |
JP2644342B2 (ja) | 入力保護回路を備えた半導体装置 | |
CN101226939A (zh) | 半导体器件 | |
JP4510732B2 (ja) | 高電圧素子の静電気保護装置 | |
US5710452A (en) | Semiconductor device having electrostatic breakdown protection circuit | |
JP3942324B2 (ja) | 入力保護回路 | |
KR20110081078A (ko) | 반도체 장치 | |
US6841837B2 (en) | Semiconductor device | |
JP2001077305A (ja) | 半導体装置 | |
JPH05218438A (ja) | 電力スイッチング用mosトランジスタ | |
JP4123318B2 (ja) | 静電放電保護回路を有する半導体素子 | |
JP3753692B2 (ja) | オープンドレイン用mosfet及びこれを用いた半導体集積回路装置 | |
JP4795613B2 (ja) | 半導体装置 | |
JP3450244B2 (ja) | 半導体保護装置 | |
JP3446569B2 (ja) | 半導体装置 | |
KR0171646B1 (ko) | 금속 배선을 갖는 접점부를 구비한 반도체 장치 | |
JP2004335634A (ja) | Esd保護ダイオード | |
JP2003249625A (ja) | 保護素子 | |
JP4174836B2 (ja) | 半導体装置 | |
JPH0997844A (ja) | 半導体集積回路装置 | |
JP3442331B2 (ja) | 半導体装置 | |
KR0186179B1 (ko) | 이에스디 보호회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041007 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050118 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050511 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070403 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |