JP3942324B2 - 入力保護回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に用いられるＭＯＳトランジスタからなる入力保護回路に関する。
【０００２】
【従来の技術】
半導体集積回路における入力保護回路は、静電気による破壊防止を目的として用いられる。その一例の入力回路は、回路図を図５に示すように、電源端子ＶＤＤにソースおよびゲートを共通接続するＰチャネル型ＭＯＳトランジスタ１と、接地端子ＧＮＤにソースおよびゲートを共通接続するＮチャネル型ＭＯＳトランジスタ２とが直列接続され、この直列接続点が入力端子としての電極パッド３に接続され、かつ、配線４によって図示されない内部回路へ接続されている。
【０００３】
図３は、この図５の入力回路におけるＮチャネル型ＭＯＳトランジスタ２として用いられる従来例のＭＯＳトランジスタ１００のレイアウトパターン図であり、図４は、図３のＭＯＳトランジスタ１００のＡ−Ａ断面図であり、５は低濃度一導電型であるＰ- 型半導体層、６は高濃度他導電型であるＮ+ 型ドレイン領域、７はＮ+ 型ソース領域、８は高濃度一導電型であるＰ+ 型バックゲートコンタクト領域、９はゲート電極、１０は絶縁膜（図３では図示せず）、１１はドレイン電極、１２はソース電極である。尚、図３のレイアウトパターンにおいて、下部が省略されているが、省略部分は図示部分と略上下対称のパターンである。
【０００４】
レイアウトパターンは、図３に示すように、ドレイン領域６が長方形のパターンで配置され、このパターンの長辺側の両側に所定距離離間してソース領域７が長方形パターンで配置され、このドレイン領域６とソース領域７間に挟まれてゲート電極９がストライプパターンで配置されている。さらに、バックゲートコンタクト領域８がドレイン領域６の長方形パターンに平行な額縁パターンでドレイン領域６から所定距離離間し、ドレイン領域６、ゲート電極９およびソース領域７を取り囲んで配置されている。ドレイン電極１１およびソース電極１２は図３中に破線で示し、ドレイン電極１１はドレイン領域６上の複数個所に絶縁膜のコンタクト窓を介して電気的接触するように長方形パターンで配置され、ソース電極１２はソース領域７およびバックゲートコンタクト領域８上の複数個所とゲート電極９上のストライプパターンの両端個所とに絶縁膜のコンタクト窓を介して電気的接触するように額縁パターンで配置されている。図３および図４では図示しないが、ドレイン電極１１は電極パッドに接続され、ソース電極１２は接地端子ＧＮＤに接続されている。
【０００５】
図５の入力保護回路は、接地端子ＧＮＤが接地され電源投入前の状態のとき、静電気による高電圧が電極パッド３に加わると、静電気による電荷は、Ｎチャネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに放電される。図３および図４で説明すると、電極パッドに印加される静電気が負電圧のときは、ドレイン領域６と半導体層５とによるＰＮ接合が順バイアスされて放電する。また、電極パッドに印加される静電気が正電圧のときは、半導体層５とドレイン領域６とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。尚、バックゲートコンタクト領域８は半導体層５にソース電極１２を電気的接続するための役目以外に、ガードリングとしてガードリング外に静電気の影響を及ぼさない役目をしている。
【０００６】
【発明が解決しようとする課題】
ところで、電極パッドに印加される負電圧の静電気は、ドレイン領域６と半導体層５とのＰＮ接合での順バイアスにより放電されるが、ドレイン領域６の長方形パターンの長尺方向両端周辺にはバックゲートコンタクト領域８から流れ込む電流の密度が長尺方向中央に比べて大きいため電流が集中し易く、その個所で破壊し易い。特に、電極パッドがドレイン電極１１の長方形パターンの長尺方向両端のうち一端側にだけ接続される場合はその一端側で電流が集中し易く、電極パッドが接続された側で特に破壊し易い。尚、上記問題について、ＮチャネルＭＯＳトランジスタ２として用いられるＭＯＳトランジスタ１００で説明したが、ＰチャネルＭＯＳトランジスタ１として用いられるＭＯＳトランジスタ１００とレイアウトパターンが同様のＭＯＳトランジスタについても同様の問題がある。
本発明の目的は、入力保護回路のＭＯＳトランジスタのＰＮ接合の順バイアスによる電流経路の一部に電流を流れ難くして、電極パッドへの高電圧印加によるＭＯＳトランジスタのＰＮ接合での部分的な電流集中を避けることで、入力保護回路の破壊耐量を向上させることにある。
【０００７】
【課題を解決するための手段】
請求項１記載の発明は、電極パッドに印加される高電圧をＰＮ接合の順バイアスにより放電するＭＯＳトランジスタを有する入力保護回路において、前記ＭＯＳトランジスタは、低濃度一導電型半導体層と、この半導体層に形成した長方形パターンの高濃度他導電型ドレイン領域と、前記長方形パターンの各辺に平行な額縁パターンで前記ドレイン領域を取り囲んで前記半導体層に形成した高濃度一導電型バックゲートコンタクト領域とを含み、前記半導体層のドレイン領域とバックゲートコンタクト領域間で前記ドレイン領域の長手方向端周辺にドレイン領域から所定距離離間して低濃度他導電型拡散層を形成したことを特徴とする。請求項２記載の発明は、請求項１記載の入力保護回路において、前記低濃度他導電型拡散層は、深さが前記ドレイン領域およびバックゲートコンタクト領域の深さより深いことを特徴とする。
【０００８】
【発明の実施の形態】
以下に、本発明に基づき、図５の入力保護回路のＮチャネル型ＭＯＳトランジスタ２として用いられる一実施例のＭＯＳトランジスタ２００を図１および図２を参照して説明する。図１は、ＭＯＳトランジスタ２００のレイアウトパターン図であり、図２は、図１のＭＯＳトランジスタ２００のＡ−Ａ断面図である。尚、図１のレイアウトパターンにおいて、下部が省略されているが、省略部分は図示部分と略上下対称のパターンである。
先ず、図２を参照して断面構造を説明する。２５は低濃度一導電型であるＰ- 型半導体層で、この半導体層２５の表面層に、高濃度他導電型であるＮ+ 型ドレイン領域２６と、このドレイン領域２６の両側にドレイン領域２６から所定距離離間してＮ+ 型ソース領域２７と、両ソース領域２７の外側にソース領域２７から所定距離離間して高濃度一導電型であるＰ+ 型バックゲートコンタクト領域２８と、さらにドレイン領域２６とバックゲートコンタクト領域２８間でドレイン領域２６の両側から所定距離離間しドレイン領域２６、ソース領域２７およびバックゲートコンタクト領域２８より拡散深さが深い低濃度他導電型であるＮ- 型拡散層３３とを形成している。また、ドレイン領域２６とソース領域２７間の半導体層２５の表面上に、絶縁膜３０を介してゲート電極２９を形成している。また絶縁膜３０上に、絶縁膜３０のコンタクト窓を介して、ドレイン領域２６と電気的接触するドレイン電極３１と、ソース領域２７、バックゲートコンタクト領域２８およびＮ- 型拡散層３３と電気的接触するソース電極３２とを形成している。図示しないが、ドレイン電極３１は電極パッドに接続され、ソース電極３２は接地端子ＧＮＤに接続されている。尚、半導体層２５の表面層に形成されるドレイン領域２６、ソース領域２７、バックゲートコンタクト領域２８およびＮ- 型拡散層３３は、入力保護回路により保護される半導体集積回路内のＭＯＳトランジスタの製造工程を使用して形成でき、新たな工程を追加する必要はない。
【０００９】
つぎに図１を参照してレイアウトパターンを説明する。ドレイン領域２６が長方形のパターンで配置され、このパターンの長辺側の両側にゲート電極２９がストライプパターンで配置され、このゲート電極２９をドレイン領域２６とで挟むようにソース領域２７が長方形パターンで配置されている。また、バックゲートコンタクト領域２８がドレイン領域２６の長方形パターンの各辺に平行な額縁パターンでドレイン領域２６から所定距離離間し、ドレイン領域２６、ゲート電極２９およびソース領域２７を取り囲んで配置されている。尚、バックゲートコンタクト領域２８の額縁パターンの角は必ずしも繋がっていなくてもよい。さらに、Ｎ-型拡散層３３がドレイン領域２６とバックゲートコンタクト領域２８間でドレイン領域２６の長手方向両端周辺を取り囲むようにコの字パターンでドレイン領域２６から所定距離離間して配置されている。ドレイン電極３１およびソース電極３２は図１中に破線で示し、ドレイン電極３１はドレイン領域２６上の複数個所に絶縁膜（図１では図示せず）のコンタクト窓を介して電気的接触するように長方形パターンで配置され、ソース電極３２はソース領域２７およびバックゲートコンタクト領域２８上の複数個所と、ゲート電極２９上のストライプパターンの両端個所と、 Ｎ- 型拡散層３３のコの字パターンの複数個所とに絶縁膜のコンタクト窓を介して電気的接触するように額縁パターンで配置されている。図示しないが、ドレイン電極３１は両端のうち少なくとも片側端で電極パッドに接続され、ソース電極３２は接地端子ＧＮＤに接続されている。尚、ドレイン電極３１が両端のうち片側端で電極パッドに接続される場合、Ｎ- 型拡散層３３は電極パッドが接続される片端側だけに配置することもできる。
【００１０】
つぎに、上述のＭＯＳトランジスタ２００が図５の入力保護回路に使用されたときの動作について説明する。図５の入力保護回路は、接地端子ＧＮＤが接地され電源投入前の状態のとき、静電気による高電圧が電極パッド３に加わると、静電気による電荷は、Ｎチャネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに放電される。図１および図２で説明すると、電極パッドに印加される静電気が負電圧のときは、ドレイン領域２６と半導体層２５とによるＰＮ接合が順バイアスされて放電する。このとき、ドレイン領域２６とバックゲートコンタクト領域２８間にＮ- 型拡散層３３を設けているので、Ｎ- 型拡散層３３周辺において、バックゲートコンタクト領域２８からドレイン領域２６へ流れる電流経路はＮ- 型拡散層３３により抵抗が高くなり、その周辺における半導体層２５とドレイン領域２６とのＰＮ接合での電流集中を避けることができる。また、電極パッドに印加される静電気が正電圧のときは、半導体層２５とドレイン領域２６とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。
【００１１】
上記実施例においては、一導電型をＰ型、他導電型をＮ型として、図５の入力保護回路のＮチャネル型ＭＯＳトランジスタ２として用いられるＭＯＳトランジスタについて説明したが、一導電型をＮ型、他導電型をＰ型として、図５の入力保護回路のＰチャネル型ＭＯＳトランジスタ１として用いられるＭＯＳトランジスタとしてもよい。この場合、図５の入力保護回路は、電源端子ＶＤＤが接地された状態のとき、静電気による高電圧が電極パッド３に加わると、静電気による電荷は、Ｐチャネル型ＭＯＳトランジスタ１を介し電源端子ＶＤＤに放電される。電極パッドに印加される静電気が正電圧のときは、ドレイン領域と半導体層とによるＰＮ接合が順バイアスされて放電する。このとき、ドレイン領域とバックゲートコンタクト領域間にＰ- 型拡散層を設けているので、Ｐ- 型拡散層周辺において、ドレイン領域からバックゲートコンタクト領域へ流れる電流経路はＰ- 型拡散層により抵抗が高くなり、その周辺における半導体層とドレイン領域とのＰＮ接合での電流集中を避けることができる。また、電極パッドに印加される静電気が負電圧のときは、半導体層とドレイン領域とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。
【００１２】
【発明の効果】
本発明による入力保護回路は、静電気印加時に誘導される電荷をＭＯＳトランジスタで放電するとき、ＭＯＳトランジスタのＰＮ接合の部分的に電流集中し易い個所周辺の電流経路に高抵抗化手段を配置したので、ＰＮ接合の順バイアスでの部分的な電流集中を避けることができ、入力保護回路に含まれるＭＯＳトランジスタの破壊を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の入力保護回路を構成する一実施例のＭＯＳトランジスタのレイアウトパターン図。
【図２】 図１に示すＭＯＳトランジスタのＡ−Ａ断面図。
【図３】 従来の入力保護回路を構成するＭＯＳトランジスタのレイアウトパターン図。
【図４】 図３に示すＭＯＳトランジスタのＡ−Ａ断面図。
【図５】 本発明および従来の入力保護回路の回路図。
【符号の説明】
１ Ｐチャネル型ＭＯＳトランジスタ
２ Ｎチャネル型ＭＯＳトランジスタ
３ 電極パッド
２５ 低濃度一導電型（Ｐ- 型）半導体層
２６ 高濃度他導電型（Ｎ+ 型）ドレイン領域
２７ 高濃度他導電型（Ｎ+ 型）ソース領域
２８ 高濃度一導電型（Ｐ+ 型）バックゲートコンタクト領域
３３ 低濃度他導電型（Ｎ- 型）拡散層
２００ Ｎチャネル型ＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、半導体集積回路に用いられるＭＯＳトランジスタからなる入力保護回路に関する。
【０００２】
【従来の技術】
半導体集積回路における入力保護回路は、静電気による破壊防止を目的として用いられる。その一例の入力回路は、回路図を図５に示すように、電源端子ＶＤＤにソースおよびゲートを共通接続するＰチャネル型ＭＯＳトランジスタ１と、接地端子ＧＮＤにソースおよびゲートを共通接続するＮチャネル型ＭＯＳトランジスタ２とが直列接続され、この直列接続点が入力端子としての電極パッド３に接続され、かつ、配線４によって図示されない内部回路へ接続されている。
【０００３】
図３は、この図５の入力回路におけるＮチャネル型ＭＯＳトランジスタ２として用いられる従来例のＭＯＳトランジスタ１００のレイアウトパターン図であり、図４は、図３のＭＯＳトランジスタ１００のＡ−Ａ断面図であり、５は低濃度一導電型であるＰ- 型半導体層、６は高濃度他導電型であるＮ+ 型ドレイン領域、７はＮ+ 型ソース領域、８は高濃度一導電型であるＰ+ 型バックゲートコンタクト領域、９はゲート電極、１０は絶縁膜（図３では図示せず）、１１はドレイン電極、１２はソース電極である。尚、図３のレイアウトパターンにおいて、下部が省略されているが、省略部分は図示部分と略上下対称のパターンである。
【０００４】
レイアウトパターンは、図３に示すように、ドレイン領域６が長方形のパターンで配置され、このパターンの長辺側の両側に所定距離離間してソース領域７が長方形パターンで配置され、このドレイン領域６とソース領域７間に挟まれてゲート電極９がストライプパターンで配置されている。さらに、バックゲートコンタクト領域８がドレイン領域６の長方形パターンに平行な額縁パターンでドレイン領域６から所定距離離間し、ドレイン領域６、ゲート電極９およびソース領域７を取り囲んで配置されている。ドレイン電極１１およびソース電極１２は図３中に破線で示し、ドレイン電極１１はドレイン領域６上の複数個所に絶縁膜のコンタクト窓を介して電気的接触するように長方形パターンで配置され、ソース電極１２はソース領域７およびバックゲートコンタクト領域８上の複数個所とゲート電極９上のストライプパターンの両端個所とに絶縁膜のコンタクト窓を介して電気的接触するように額縁パターンで配置されている。図３および図４では図示しないが、ドレイン電極１１は電極パッドに接続され、ソース電極１２は接地端子ＧＮＤに接続されている。
【０００５】
図５の入力保護回路は、接地端子ＧＮＤが接地され電源投入前の状態のとき、静電気による高電圧が電極パッド３に加わると、静電気による電荷は、Ｎチャネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに放電される。図３および図４で説明すると、電極パッドに印加される静電気が負電圧のときは、ドレイン領域６と半導体層５とによるＰＮ接合が順バイアスされて放電する。また、電極パッドに印加される静電気が正電圧のときは、半導体層５とドレイン領域６とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。尚、バックゲートコンタクト領域８は半導体層５にソース電極１２を電気的接続するための役目以外に、ガードリングとしてガードリング外に静電気の影響を及ぼさない役目をしている。
【０００６】
【発明が解決しようとする課題】
ところで、電極パッドに印加される負電圧の静電気は、ドレイン領域６と半導体層５とのＰＮ接合での順バイアスにより放電されるが、ドレイン領域６の長方形パターンの長尺方向両端周辺にはバックゲートコンタクト領域８から流れ込む電流の密度が長尺方向中央に比べて大きいため電流が集中し易く、その個所で破壊し易い。特に、電極パッドがドレイン電極１１の長方形パターンの長尺方向両端のうち一端側にだけ接続される場合はその一端側で電流が集中し易く、電極パッドが接続された側で特に破壊し易い。尚、上記問題について、ＮチャネルＭＯＳトランジスタ２として用いられるＭＯＳトランジスタ１００で説明したが、ＰチャネルＭＯＳトランジスタ１として用いられるＭＯＳトランジスタ１００とレイアウトパターンが同様のＭＯＳトランジスタについても同様の問題がある。
本発明の目的は、入力保護回路のＭＯＳトランジスタのＰＮ接合の順バイアスによる電流経路の一部に電流を流れ難くして、電極パッドへの高電圧印加によるＭＯＳトランジスタのＰＮ接合での部分的な電流集中を避けることで、入力保護回路の破壊耐量を向上させることにある。
【０００７】
【課題を解決するための手段】
請求項１記載の発明は、電極パッドに印加される高電圧をＰＮ接合の順バイアスにより放電するＭＯＳトランジスタを有する入力保護回路において、前記ＭＯＳトランジスタは、低濃度一導電型半導体層と、この半導体層に形成した長方形パターンの高濃度他導電型ドレイン領域と、前記長方形パターンの各辺に平行な額縁パターンで前記ドレイン領域を取り囲んで前記半導体層に形成した高濃度一導電型バックゲートコンタクト領域とを含み、前記半導体層のドレイン領域とバックゲートコンタクト領域間で前記ドレイン領域の長手方向端周辺にドレイン領域から所定距離離間して低濃度他導電型拡散層を形成したことを特徴とする。請求項２記載の発明は、請求項１記載の入力保護回路において、前記低濃度他導電型拡散層は、深さが前記ドレイン領域およびバックゲートコンタクト領域の深さより深いことを特徴とする。
【０００８】
【発明の実施の形態】
以下に、本発明に基づき、図５の入力保護回路のＮチャネル型ＭＯＳトランジスタ２として用いられる一実施例のＭＯＳトランジスタ２００を図１および図２を参照して説明する。図１は、ＭＯＳトランジスタ２００のレイアウトパターン図であり、図２は、図１のＭＯＳトランジスタ２００のＡ−Ａ断面図である。尚、図１のレイアウトパターンにおいて、下部が省略されているが、省略部分は図示部分と略上下対称のパターンである。
先ず、図２を参照して断面構造を説明する。２５は低濃度一導電型であるＰ- 型半導体層で、この半導体層２５の表面層に、高濃度他導電型であるＮ+ 型ドレイン領域２６と、このドレイン領域２６の両側にドレイン領域２６から所定距離離間してＮ+ 型ソース領域２７と、両ソース領域２７の外側にソース領域２７から所定距離離間して高濃度一導電型であるＰ+ 型バックゲートコンタクト領域２８と、さらにドレイン領域２６とバックゲートコンタクト領域２８間でドレイン領域２６の両側から所定距離離間しドレイン領域２６、ソース領域２７およびバックゲートコンタクト領域２８より拡散深さが深い低濃度他導電型であるＮ- 型拡散層３３とを形成している。また、ドレイン領域２６とソース領域２７間の半導体層２５の表面上に、絶縁膜３０を介してゲート電極２９を形成している。また絶縁膜３０上に、絶縁膜３０のコンタクト窓を介して、ドレイン領域２６と電気的接触するドレイン電極３１と、ソース領域２７、バックゲートコンタクト領域２８およびＮ- 型拡散層３３と電気的接触するソース電極３２とを形成している。図示しないが、ドレイン電極３１は電極パッドに接続され、ソース電極３２は接地端子ＧＮＤに接続されている。尚、半導体層２５の表面層に形成されるドレイン領域２６、ソース領域２７、バックゲートコンタクト領域２８およびＮ- 型拡散層３３は、入力保護回路により保護される半導体集積回路内のＭＯＳトランジスタの製造工程を使用して形成でき、新たな工程を追加する必要はない。
【０００９】
つぎに図１を参照してレイアウトパターンを説明する。ドレイン領域２６が長方形のパターンで配置され、このパターンの長辺側の両側にゲート電極２９がストライプパターンで配置され、このゲート電極２９をドレイン領域２６とで挟むようにソース領域２７が長方形パターンで配置されている。また、バックゲートコンタクト領域２８がドレイン領域２６の長方形パターンの各辺に平行な額縁パターンでドレイン領域２６から所定距離離間し、ドレイン領域２６、ゲート電極２９およびソース領域２７を取り囲んで配置されている。尚、バックゲートコンタクト領域２８の額縁パターンの角は必ずしも繋がっていなくてもよい。さらに、Ｎ-型拡散層３３がドレイン領域２６とバックゲートコンタクト領域２８間でドレイン領域２６の長手方向両端周辺を取り囲むようにコの字パターンでドレイン領域２６から所定距離離間して配置されている。ドレイン電極３１およびソース電極３２は図１中に破線で示し、ドレイン電極３１はドレイン領域２６上の複数個所に絶縁膜（図１では図示せず）のコンタクト窓を介して電気的接触するように長方形パターンで配置され、ソース電極３２はソース領域２７およびバックゲートコンタクト領域２８上の複数個所と、ゲート電極２９上のストライプパターンの両端個所と、 Ｎ- 型拡散層３３のコの字パターンの複数個所とに絶縁膜のコンタクト窓を介して電気的接触するように額縁パターンで配置されている。図示しないが、ドレイン電極３１は両端のうち少なくとも片側端で電極パッドに接続され、ソース電極３２は接地端子ＧＮＤに接続されている。尚、ドレイン電極３１が両端のうち片側端で電極パッドに接続される場合、Ｎ- 型拡散層３３は電極パッドが接続される片端側だけに配置することもできる。
【００１０】
つぎに、上述のＭＯＳトランジスタ２００が図５の入力保護回路に使用されたときの動作について説明する。図５の入力保護回路は、接地端子ＧＮＤが接地され電源投入前の状態のとき、静電気による高電圧が電極パッド３に加わると、静電気による電荷は、Ｎチャネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに放電される。図１および図２で説明すると、電極パッドに印加される静電気が負電圧のときは、ドレイン領域２６と半導体層２５とによるＰＮ接合が順バイアスされて放電する。このとき、ドレイン領域２６とバックゲートコンタクト領域２８間にＮ- 型拡散層３３を設けているので、Ｎ- 型拡散層３３周辺において、バックゲートコンタクト領域２８からドレイン領域２６へ流れる電流経路はＮ- 型拡散層３３により抵抗が高くなり、その周辺における半導体層２５とドレイン領域２６とのＰＮ接合での電流集中を避けることができる。また、電極パッドに印加される静電気が正電圧のときは、半導体層２５とドレイン領域２６とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。
【００１１】
上記実施例においては、一導電型をＰ型、他導電型をＮ型として、図５の入力保護回路のＮチャネル型ＭＯＳトランジスタ２として用いられるＭＯＳトランジスタについて説明したが、一導電型をＮ型、他導電型をＰ型として、図５の入力保護回路のＰチャネル型ＭＯＳトランジスタ１として用いられるＭＯＳトランジスタとしてもよい。この場合、図５の入力保護回路は、電源端子ＶＤＤが接地された状態のとき、静電気による高電圧が電極パッド３に加わると、静電気による電荷は、Ｐチャネル型ＭＯＳトランジスタ１を介し電源端子ＶＤＤに放電される。電極パッドに印加される静電気が正電圧のときは、ドレイン領域と半導体層とによるＰＮ接合が順バイアスされて放電する。このとき、ドレイン領域とバックゲートコンタクト領域間にＰ- 型拡散層を設けているので、Ｐ- 型拡散層周辺において、ドレイン領域からバックゲートコンタクト領域へ流れる電流経路はＰ- 型拡散層により抵抗が高くなり、その周辺における半導体層とドレイン領域とのＰＮ接合での電流集中を避けることができる。また、電極パッドに印加される静電気が負電圧のときは、半導体層とドレイン領域とが逆バイアスとなりブレークダウンした後、スナップバック状態に入り放電する。
【００１２】
【発明の効果】
本発明による入力保護回路は、静電気印加時に誘導される電荷をＭＯＳトランジスタで放電するとき、ＭＯＳトランジスタのＰＮ接合の部分的に電流集中し易い個所周辺の電流経路に高抵抗化手段を配置したので、ＰＮ接合の順バイアスでの部分的な電流集中を避けることができ、入力保護回路に含まれるＭＯＳトランジスタの破壊を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の入力保護回路を構成する一実施例のＭＯＳトランジスタのレイアウトパターン図。
【図２】 図１に示すＭＯＳトランジスタのＡ−Ａ断面図。
【図３】 従来の入力保護回路を構成するＭＯＳトランジスタのレイアウトパターン図。
【図４】 図３に示すＭＯＳトランジスタのＡ−Ａ断面図。
【図５】 本発明および従来の入力保護回路の回路図。
【符号の説明】
１ Ｐチャネル型ＭＯＳトランジスタ
２ Ｎチャネル型ＭＯＳトランジスタ
３ 電極パッド
２５ 低濃度一導電型（Ｐ- 型）半導体層
２６ 高濃度他導電型（Ｎ+ 型）ドレイン領域
２７ 高濃度他導電型（Ｎ+ 型）ソース領域
２８ 高濃度一導電型（Ｐ+ 型）バックゲートコンタクト領域
３３ 低濃度他導電型（Ｎ- 型）拡散層
２００ Ｎチャネル型ＭＯＳトランジスタ
Claims (2)
- 電極パッドに印加される高電圧をＰＮ接合の順バイアスにより放電するＭＯＳトランジスタを有する入力保護回路において、
前記ＭＯＳトランジスタは、低濃度一導電型半導体層と、この半導体層に形成した長方形パターンの高濃度他導電型ドレイン領域と、前記長方形パターンの各辺に平行な額縁パターンで前記ドレイン領域を取り囲んで前記半導体層に形成した高濃度一導電型バックゲートコンタクト領域とを含み、前記半導体層のドレイン領域とバックゲートコンタクト領域間で前記ドレイン領域の長手方向端周辺にドレイン領域から所定距離離間して低濃度他導電型拡散層を形成したことを特徴とする入力保護回路。 - 前記低濃度他導電型拡散層は、深さが前記ドレイン領域およびバックゲートコンタクト領域の深さより深いことを特徴とする請求項１記載の入力保護回路。
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