JPH0521783A - 絶縁ゲートサイリスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】高入力インピーダンスのゲートによりターンオ
ンとターンオフ可能な絶縁ゲートサイリスタの本体部を
構成するバイポーラトランジスタのベース・エミッタ間
をターンオフ時に短絡するための電界効果トランジスタ
のオン抵抗を減少させてターンオフ動作を確実にする。 【構成】ｐ形のアノード領域と、それに接するｎ形のベ
ース領域と、ベース領域内に拡散されたｐ形のベース層
と、ベース層内に拡散されたｎ形のカソード層およびソ
ース層と、ソース層ないしカソード層とベース領域との
間のベース層上のオンゲートと、ソース層とカソード層
との間のベース層上のオフゲートと、ベース層の一部を
ソース層と短絡する電極膜とから絶縁ゲートサイリスタ
を構成して、オンゲートとオフゲートを独立に制御して
絶縁ゲートサイリスタをターンオンまたはターンオフさ
せる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲートにより電流の
ターンオンとターンオフの電圧制御が可能な絶縁ゲート
サイリスタおよびその製造方法に関する。

【０００２】

【従来の技術】従来から高電圧や大電流を扱う電力用の
半導体スイッチング素子には、周知のように主にバイポ
ーラトランジスタ，電界効果トランジスタおよびサイリ
スタが従来から通常は個別素子の形で利用されて来た
が、それらを利用する回路の構成を簡単化し性能を向上
するためオンオフ制御の際の入力インピーダンスを高
め、逆にオン時の電圧降下で代表される出力インピーダ
ンスを低めることが常に要求される。絶縁ゲートバイポ
ーラトランジスタは、周知のように絶縁ゲートによりそ
のスイッチング動作の制御が可能なもので、バイポーラ
トランジスタの低出力インピーダンスの特長を活かしな
がら、その入力インピーダンスを大幅に高めることによ
りかかる要求に沿い得るものである。

【０００３】しかし、出力インピーダンスに関しては、
この絶縁ゲート形を含むバイポーラトランジスタと電界
効果トランジスタのいずれについてもそのオン時電圧降
下の低減努力が現在すでに限界に近づきつつあるに拘わ
らず、サイリスタのオン電圧程度にまで低下させるのは
なお非常に困難なのが実情である。このサイリスタはオ
ン電圧が非常に低い反面、そのターンオフ動作が必ずし
も容易でなくかつ入力インピーダンスが低い問題があ
り、ターンオフの問題はＧＴＯサイリスタの出現によっ
てかなり改善されたものの、低入力インピーダンスの問
題はなお未解決である。最近に至り、これを解決するた
め絶縁ゲートによりオンオフ制御が可能なMOS Controll
ed Thyristor (以下、ＭＣＴという) とふつう呼ばれる
絶縁ゲート制御サイリスタが開発されつつある (例え
ば, V.A.K. Temple, IDEM 84, p.282,1984を参照) 。以
下、本発明の先行技術としてこのＭＣＴの要点を図６と
図７を参照しながら簡単に説明する。

【０００４】図６の断面に示すウエハ10ないしＭＣＴ用
の半導体基体は、そのアノード領域となる高不純物濃度
の例えばｐ形の基板１の表面にバッファ領域2aを強いｎ
形で拡散した上で、ベース領域２としてエピタキシャル
層をｎ形で成長させてなる。図のようにＭＣＴ30は、こ
のベース領域２上に薄いゲート酸化膜3aを介して所定の
パターンで配設されたゲート３と、その窓部から周縁が
ゲート３の下にもぐり込むよう図のように二重に比較的
深く拡散されたｐ形のベース層６およびｎ形のカソード
層７と、コレクタ層７内に中央部にそれを露出させるパ
ターンで周縁をゲート３の下に若干もぐり込ませて高不
純物濃度で浅く拡散されたｐ形のソース層９とを備えて
なる。

【０００５】かかるＭＣＴ30では、ｎ形のカソード層７
とｐ形のソース層９を表面で相互に短絡する電極膜12か
らカソード端子Ｃ，アノード領域１側電極膜12からアノ
ード端子Ａ，ゲート３の図の断面以外の個所からゲート
端子Ｇが図のようにそれぞれ導出される。なお、実際の
ＭＣＴでは、この図６に示す単位構造Ｕを多数回繰り返
した複合化構造とされるのがふつうである。

【０００６】図７にかかるＭＣＴ30の等価回路を示す。
この図７には図６中の各半導体領域や半導体層が同じ符
号で付けられている。ＭＣＴ30のサイリスタとしての構
造は図６のｐ形のアノード領域１，ｎ形のベース領域
２，ｐ形のベース層６，ｎ形のカソード層７からなる周
知のpnpnの４層構造であり、これが図７の等価回路では
npnトランジスタ21と pnpトランジスタ22により示され
ている。さらにこれらのバイポーラトランジスタ21と22
に対し、図６のゲート３の下のｐ形のベース層６の表面
をチャネルとするターンオン用のｎチャネル電界効果ト
ランジスタ25と、ｎ形のコレクタ層７の表面をチャネル
とするターンオフ用のｐチャネル電界効果トランジスタ
26が付随しており、等価回路上ではこれらは図７に示す
ような接続関係にある。なお、バイポーラトランジスタ
22のエミッタ側のｎ形カソード層７と電界効果トランジ
スタ26のｐ形のソース層９は前述のように電極膜12を介
して相互に短絡されている。

【０００７】この図７のＭＣＴ30のアノード端子Ａ側に
正の電源電圧を掛けた状態でゲート端子Ｇに正のゲート
制御電圧を与えると、ｎチャネル電界効果トランジスタ
25がオンして pnpトランジスタ21のベースがカソード端
子Ｃに接続されるから、そのエミッタ側のアノード端子
Ａからベース電流が供給されて pnpトランジスタ21がま
ずオンする。この時にｐチャネル電界効果トランジスタ
26はオフの状態にあるから、 pnpトランジスタ21のコレ
クタ電流はすべて npnトランジスタ22にベース電流とし
て供給され、これにより npnトランジスタ22もオンする
からＭＣＴ30がターンオンして、ゲート制御電圧が消失
してｎチャネル電界効果トランジスタ25がオフしてもそ
のオン状態を維持する。

【０００８】ゲート端子Ｇに負の制御電圧を与えると、
ｎチャネル電界効果トランジスタ25のオフ状態は変わら
ないがｐチャネル電界効果トランジスタ26がオンするの
で、npnトランジスタ22はそのベース・エミッタ間を短
絡されて、そのベース電流のほぼすべてを引き抜かれて
オフする。これによって pnpトランジスタ21もベース電
流を断たれてオフし、従ってＭＣＴ30がターンオフし、
前述と同様にそのオフ状態はゲート制御電圧が消失して
ｐチャネル電界効果トランジスタ26がオフした以降も維
持される。なお、前述のバッファ領域2aはＭＣＴのター
ンオフ動作中にベース領域２からアノード領域１に電子
が流入した時にベース領域２へのホールの逆注入を防止
するためのものである。

【０００９】

【発明が解決しようとする課題】このようにＭＣＴは、
サイリスタとしての低オン電圧の利点を保ちながら絶縁
ゲートによるターンオンとターンオフが可能で、低出力
インピーダンスと高入力インピーダンスとを兼備する特
長があるが、前述のように npnトランジスタ22のベース
電流をそのベース・エミッタ間に並列接続された電界効
果トランジスタ26をオンさせて引き抜くことによってタ
ーンオフさせるので、このトランジスタ26のオン抵抗を
低めないと大電流時のターンオフが困難になり、従来の
ＭＣＴではこのオン抵抗を低めるのが必ずしも容易でな
い問題がある。

【００１０】この電界効果トランジスタ26のオン抵抗の
低減が困難な一つの原因は、図６のＭＣＴ30の構造の場
合それがホール伝導性のｐチャネル形で、ホールの易動
度が周知のとおり電子に比べてかなり低いためにチャネ
ル抵抗が高くなりやすい点にある。この解決には電界効
果トランジスタ26を大形化するしかないが、そのオン抵
抗が充分低下するまでゲート３の幅を広げるとｎチャネ
ル形の場合の２〜３倍にもなってＭＣＴ30が著しく大形
化してしまう。

【００１１】原因がこれだけであれば、図６のＭＣＴ30
を構成する半導体領域や半導体層をすべて逆導電形にし
て電界効果トランジスタ26をｎチャネル形にすれば解決
するが、もう一つ厄介なことにそのサブストレートであ
るカソード層７がベース層６と二重構造になっているた
め、これをｎチャネル形に変えてもオン抵抗を充分に低
下させるのが困難である。

【００１２】すなわち、カソード層７用の不純物はベー
ス層６用のそれと逆導電形の不純物と重ねてそれを打ち
消して所望の導電形になるように拡散する必要があるの
で、電界効果トランジスタ26のチャネルが形成されるゲ
ート３の下側のカソード層７の表面部に２種の不純物の
混在による欠陥が発生しやすい。このため、電界効果ト
ランジスタ26をｎチャネル形にしてもその電荷キャリア
である電子の実効的な易動度が低下するので、そのオン
抵抗を充分に下げるのはＭＣＴ30を大形化してチャネル
幅にかなり余裕を持たせない限り依然困難なことに変わ
りはない。

【００１３】さらに製造面では、ソース層６とカソード
層７が二重構造になっているために電界効果トランジス
タ26のオン抵抗にばらつきが出やすい問題がある。オン
抵抗の高いものは前述のように大電流時のターンオフ失
敗のおそれがあって排除する必要があり、このため製造
歩留まりが低下することになる。

【００１４】本発明の目的はかかる問題点を解決して、
ターンオフ特性に優れた高入力インピーダンスの絶縁ゲ
ートサイリスタを提供することにある。

【００１５】

【課題を解決するための手段】本発明によれば上述の目
的は、一方の導電形のアノード領域と、それに接する他
方の導電形のベース領域と、ベース領域内に拡散された
一方の導電形のベース層と、ベース層内に拡散された他
方の導電形のカソード層と、ベース層内に拡散されその
表面の一部と短絡された他方の導電形のソース層と、ソ
ース層とベース領域の間あるいはカソード層とベース領
域の間のベース層の表面上に設けられたターンオン用の
オンゲートと、ソース層とカソード層の間のベース層の
表面上に設けられたターンオフ用のオフゲートとを備え
る絶縁ゲートサイリスタによって達成される。

【００１６】なお、上記構成にいうオンゲートおよびオ
フゲートからはそれぞれ端子を導出して、ターンオン用
とターンオフ用のゲート制御信号ないしパルスをこれら
端子にそれぞれ独立に与えるようにするのが合理的であ
る。また、ターンオフ動作を確実にする上で、上記構成
にいう一方の導電形をｐ形とし、他方の導電形をｎ形と
するのが最も有利である。さらに、オンゲートをソース
層とベース領域との間のベース層の表面上に設ける場合
には、絶縁ゲートサイリスタの単位構造ごとにベース層
の中央部分にカソード層を拡散してその両側にソース層
をそれぞれ拡散し、各ソース層に対してカソード層の間
のベース層の表面上にオフゲートをそれぞれ設けるのが
ターンオフ動作を一層確実にする上で有利である。

【００１７】またこの絶縁ゲートサイリスタの製造方法
としては、アノード領域用の一方の導電形の基板上にベ
ース領域を他方の導電形でエピタキシャル成長させ、ベ
ース領域上にオンゲートとそれより小なパターン幅のオ
フゲートとを配設した後に、ゲートをマスクとするイオ
ン注入法によりベース領域内に一方の導電形のベース層
をオフゲートのパターン幅より深めに拡散し、ベース層
内にゲートをマスクの一部とするイオン注入法により他
方の導電形のカソード層とソース層を浅く拡散した上
で、ソース層とベース層を電極膜により表面で相互に短
絡するようにするのが最も好適である。

【００１８】

【作用】本発明による絶縁ゲートサイリスタでは、前項
の構成にいうようにベース層内にカソード層とソース層
を拡散して両層間のベース層の表面上にターンオフ用の
オフゲートを配設することにより、ターンオフに際して
バイポーラトランジスタのベース・エミッタ間を短絡す
る電界効果トランジスタのチャネルをベース層の表面に
形成させるので、従来このチャネルを逆導電形のベース
層とカソード層の二重構造中の内側のカソード層の表面
に形成させる場合のようにチャネル形成面の不純物混在
によりキャリアの易動度が大幅に低下することがなくな
り、これにより短絡用電界効果トランジスタのオン抵抗
を減少させてターンオフ動作を従来と比べてずっと確実
にすることができる。

【００１９】また、本発明によるこの絶縁ゲートサイリ
スタの製造方法は、ウエハの表面側のベース領域上にオ
ンゲートとそれより小なパターンのオフゲートとを配設
した後に、両ゲートをマスクとして不純物をイオン注入
してオフゲートのパターン幅より深く拡散させることに
より、ベース層をオフゲートの下側を含むベース領域内
にごく簡単な工程で作り込めるようにするものである。

【００２０】

【実施例】以下、図を参照しながら本発明の実施例を説
明する。図１は本発明による絶縁ゲートサイリスタの実
施例の断面，図２はその等価回路，図３は異なる実施例
の断面，図４はその等価回路，図５は図１に対応する製
造方法の実施例の主な工程ごとの状態の断面をそれぞれ
示し、これらの図中の前に説明した図６以降と対応する
部分には同じ符号が付けられている。

【００２１】図１に示された絶縁ゲートサイリスタ20は
前と同様にその構造単位Ｕの１個分であり、そのウエハ
10も同様にアノード領域１としての低比抵抗のｐ形基板
と，強いｎ形の10〜20μｍのバッファ領域2aと，10¹⁵原
子／cm³ 程度の不純物濃度のｎ形のエピタキシャル層で
ある数十μｍのベース領域２とからなる。

【００２２】このウエハ10のベース領域２の表面を覆う
薄いゲート酸化膜3aの上側に多結晶シリコン等のオンゲ
ート４とオフゲート５が配設され、この内のオフゲート
５はこの実施例ではオンゲート４の相互間，すなわち絶
縁ゲートサイリスタ20の単位構造Ｕごとに２個ずつ設け
られる。ｐ形のベース層６はオンゲート４の相互間のベ
ース領域２の表面から比較的深く拡散され、この際その
周縁がオンゲート４の下側に図のようにやや深くもぐり
込んで拡散される。このソース層６の中央部のオフゲー
ト５の相互間にはｎ形のカソード層７が，オンゲート４
とオフゲート５との各相互間にはｎ形のソース層８がい
ずれも高不純物濃度で浅く拡散される。なお、各ソース
層８は図示のように中央部にベース層６を露出させるパ
ターンで拡散される。

【００２３】以上により、ウエハ10内にｐ形のアノード
領域１とバッファ領域2aを含むｎ形のベース領域２とｐ
形のベース層６とｎ形のカソード層７からなるサイリス
タに特有なpnpnの４層構造が作り込まれ、各オンゲート
４と各オフゲート５の下側にいずれもベース層６の表面
をチャネル形成面とする電界効果トランジスタ23と24が
作り込まれる。また、図示のようにアノード領域１とカ
ソード層７にそれぞれ導電接触するアルミの電極膜12か
らアノード端子Ａとカソード端子Ｃがそれぞれ導出さ
れ、オンゲート４とオフゲート５の図示の断面以外の個
所からオンゲート端子Goとオフゲート端子Gfがそれぞれ
導出される。さらに、各ソース層８とその中央部に露出
するベース層６の表面が電極膜12により短絡される。

【００２４】図２は図１のように構成された絶縁ゲート
サイリスタ20の等価回路であって、サイリスタ本体を構
成する pnpトランジスタ21と npnトランジスタ22はもち
ろん前の図７と同じであるが、ターンオン用のｎチャネ
ル電界効果トランジスタ23がpnpトランジスタ21のコレ
クタ・ベース間, ターンオフ用のｎチャネル電界効果ト
ランジスタ24が npnトランジスタ22のベース・エミッタ
間にそれぞれ接続されている。電界効果トランジスタ23
と24のサブストレートはそれらのソース層８が電極膜12
を介して接続されているベース層６である。

【００２５】図２を参照して絶縁ゲートサイリスタ20の
動作を説明する。ターンオン時にはオフゲート端子Gfを
０や負の電位に保って電界効果トランジスタ24をオフに
した状態で、オンゲート端子Goの方に正のゲート制御信
号Poを与えて電界効果トランジスタ23をオンさせる。こ
れによって、 pnpトランジスタ21のベースが電界効果ト
ランジスタ23と npnトランジスタ22のベース・エミッタ
間とを介してカソード端子Ｃと接続されるので、アノー
ド端子Ａの正の電源電圧を受けているエミッタ側からベ
ース電流が供給されて、 pnpトランジスタ21がオンす
る。ついで、そのコレクタから npnトランジスタ22にベ
ース電流が供給されてこのトランジスタ22もオンするの
で絶縁ゲートサイリスタ20がターンオンする。このター
ンオン後はゲート制御信号Poが消失して電界効果トラン
ジスタ23がオフしても、絶縁ゲートサイリスタ20はオン
状態を維持する。

【００２６】ターンオフ時にはオンゲート端子Goを０や
負に保った電界効果トランジスタ23のオフ状態で、オフ
ゲート端子Goの方に正のゲート制御信号Pfを与えて電界
効果トランジスタ24をオンさせる。このオンによりベー
ス・エミッタ間を短絡されるnpnトランジスタ22はベー
ス電流を引き抜かれてオフし、引き続いて pnpトランジ
スタ21もベース電流を失ってオフするので、絶縁ゲート
サイリスタ20がターンオフする。これ以降は、ゲート制
御信号Pfが消失して電界効果トランジスタ24がオフして
も絶縁ゲートサイリスタ20のオフ状態は変わらない。

【００２７】このように、本発明ではターンオフ用電界
効果トランジスタ24が従来のような二重構造でないベー
ス層６をサブストレートとし、しかもこの実施例ではそ
れをｎチャネル形としてそのオン抵抗をとくに低くでき
るので、サイリスタ本体用のnpnトランジスタ22のベー
ス・エミッタ間をこの低抵抗で短絡することにより、絶
縁ゲートサイリスタ20の大電流時のターンオフ動作を従
来よりもずっと確実にすることができる。またこの図１
の実施例では、ターンオフ時にカソード層７の直下のベ
ース層６中の残存キャリアをその両側の電界効果トラン
ジスタ24により引き抜くことによりターンオフ動作を一
層確実にすることができる。

【００２８】図３に本発明の絶縁ゲートサイリスタの異
なる実施例を示す。この実施例ではベース領域２のオン
ゲート４の相互間にｐ形のベース層６が設けられるのは
前と同じであるが、オフゲート５が単位構造Ｕごとに１
個だけ設けられ、その一方側のベース層６の表面部にｎ
形のカソード層７が，他方側のベース層６の表面部にｎ
形のソース層８がそれぞれ設けられる。カソード層７は
両側の周縁をそれぞれオンゲート４とオフゲート５の下
に，ソース層８は片側周縁のみをオフゲート５の下にそ
れぞれ若干もぐり込ませて浅く拡散される。また、ｐ形
のベース層６とｎ形のソース層８が表面で電極膜12によ
り短絡される。

【００２９】このような図３の実施例では、アノード領
域１からカソード層５に至るpnpnの４層構成のサイリス
タ本体の構造はもちろん前の実施例と同じで、オフゲー
ト５の下側にターンオフ用のｎチャネル電界効果トラン
ジスタ24が，図のｐ形のオンゲート４の下側にターンオ
ン用のｎチャネル電界効果トランジスタ25がいずれもソ
ース層６をチャネル形成面として組み込まれており、等
価回路上は図４に示すとおりになる。この図４の等価回
路を前実施例の図２と比較すると、ターンオフ用の電界
効果トランジスタ24が npnトランジスタ22のベース・エ
ミッタ間に接続されている点は同じであるが、ターンオ
ン用電界効果トランジスタ25の方が同じトランジスタ22
のコレクタ・エミッタ間に接続されている点が異なる。

【００３０】この実施例でも電界効果トランジスタ24と
25がいずれもｎチャネル形なので、正のゲート制御信号
をオンゲート端子Goとオフゲート端子Gfに与えて絶縁ゲ
ートサイリスタ20をそれぞれターンオンおよびターンオ
フさせる。ターンオン時には前の図７の場合と同様に電
界効果トランジスタ25のオンによりトランジスタ21がま
ずオンした後にトランジスタ22がオンする。ターンオフ
時の動作は前の実施例と全く同じである。この実施例で
は、電界効果トランジスタ24が単位構造Ｕごとに１個な
のでターンオフ時のトランジスタ22のベース・エミッタ
間の短絡抵抗が前実施例よりやや増えるが大差はなく、
図４のように絶縁ゲートサイリスタ30の構造を簡単化し
て小形化できる利点が得られる。

【００３１】最後に、図５を参照しながら本発明による
絶縁ゲートサイリスタの製造方法を図１の実施例を例に
とって説明する。なお、この図５では図示の都合上ウエ
ハ10としてそのベース領域２の部分のみを示す。前述の
ようにｎ形のベース領域２は10¹⁵原子／cm³ 程度の比較
的低不純物濃度でエピタキシャル成長され、その厚みは
絶縁ゲートサイリスタの耐圧が 500〜600Vのとき50μｍ
前後とされる。

【００３２】図５(a) の工程では、このウエハ10の表面
上に0.05〜 0.1μｍの膜厚のゲート酸化膜3aを付けた後
に多結晶シリコン膜をＣＶＤ法によって 0.5〜１μｍの
厚みに成膜し、かつフォトエッチングを施すことにより
オンゲート４とオフゲート５を形成して図の状態とす
る。オフゲート５はオンゲート４の相互間にこの実施例
では２個設けられ、かつ図示のようにオンゲート４より
もそれぞれかなり小さなパターン幅に形成される。

【００３３】図５(b) はベース層６の拡散工程を示す。
この工程ではオフゲート５をマスクとしてボロンをイオ
ン注入した後にオフゲート５のパターン幅よりも深めに
高温で熱拡散させることにより、ｐ形のソース層６をふ
つうは10¹⁶〜10¹⁷原子／cm³の不純物濃度で絶縁ゲート
サイリスタの耐圧値に応じて３〜10μｍの深さに作り込
む。なお、ソース層６のｐ形不純物としてのボロンはオ
フゲート５の下側にはイオン注入されないが、そのパタ
ーン幅が狭いので高温の熱拡散後にはあたかもオンゲー
ト４のみをマスクとして不純物をイオン注入したかのよ
うにベース層６が図示のように拡散される。

【００３４】図５(c) の工程ではカソード層７とソース
層８がｎ形で同時拡散される。両層用の不純物としての
燐をオンゲート４とオフゲート５とフォトレジスト膜8a
とをマスクとしてイオン注入し、フォトレジスト膜8aを
除去した後に短時間の熱処理で拡散させることにより、
カソード層７とソース層８を10¹⁹〜10²⁰原子／cm³ の高
不純物濃度で例えば 0.5μｍの深さに作り込む。なお、
フォトレジスト膜8aにより各ソース層６の中央部に図の
ようにベース層６が露出される。

【００３５】図５(d) の工程では、ウエハ10の全面に燐
シリケートガラス等の層間絶縁膜11を減圧ＣＶＤ法やプ
ラズマＣＶＤ法により１μｍ程度の膜厚に成膜して、フ
ォトエッチングを施すことによりその要所に窓11ａを開
口させる。最後の図５(e) の工程では、アルミ膜をスパ
ッタ法等により成膜してフォトエッチングを施すことに
より電極膜12を適宜なパターンに形成して図示の状態と
する。この電極膜12によりソース層８の表面はその中央
部に露出したベース層６と短絡される。また、カソード
層７に接する電極膜12からカソード端子Ｃが導出され、
オンゲート４とオフゲート５からそれぞれオンゲート端
子Goとオフゲート端子Gfが導出される。なお、実際には
電極膜12をさらに保護膜で覆って完成状態とするが、煩
雑になるので図から省かれていることを了承されたい。

【００３６】以上からわかるように図５に示された絶縁
ゲートサイリスタの製造方法では、１回のイオン注入と
熱拡散によりオフゲート５の下側を含む範囲にベース層
６を作り込むことができ、かつ同じ導電形のカソード層
７とソース層８を同時拡散により作り込むことができ
る。このように、本発明による絶縁ゲートサイリスタは
比較的少ない工程数のウエハプロセスで製造が可能であ
る。なお、図５では図１の実施例に対する製造方法を示
したが、容易にわかるように図３の実施例も全くこれと
同じ方法で製造することができる。

【００３７】

【発明の効果】前述したとおり本発明の絶縁ゲートサイ
リスタでは、一方の導電形のアノード領域と、これに接
する他方の導電形のベース領域と、ベース領域内に拡散
された一方の導電形のベース層と、ベース層内に拡散さ
れた他方の導電形のカソード層と、ベース層内に拡散さ
れその表面の一部と短絡された他方の導電形のソース層
と、ソース層とベース領域の間のベース層の表面上に設
けられたオンゲートと、ソース層とカソード層の間のベ
ース層の表面上に設けられたオフゲートとによりこれを
構成して、オンゲートを制御してターンオンさせ、オフ
ゲートを制御してターンオフさせることにより、次の効
果を得ることができる。

【００３８】(a) ターンオフ動作時にサイリスタ本体を
構成するバイポーラトランジスタのベース・エミッタ間
を短絡する電界効果トランジスタを単一層構造のベース
層をチャネル形成面として作り込むので、従来のように
これをベース層との二重構造のカソード層をチャネル形
成面として作り込む場合に比べて、チャネル形成面にお
いて異なる不純物の混在によってキャリアの易動度が低
下することがほとんどなく、この電界効果トランジスタ
のオン抵抗を減少させて、大電流時においても絶縁ゲー
トサイリスタを従来より確実にターンオフさせることが
できる。 (b) 従来はふつうｐチャネル形であった短絡用電界効果
トランジスタを容易にｎチャネル形にできるので、その
オン抵抗を減少させて絶縁ゲートサイリスタのターンオ
フ動作を一層確実にすることができる。 (c) 短絡用電界効果トランジスタのチャネル形成面の不
純物濃度の管理を容易かつ正確にできるので、絶縁ゲー
トサイリスタのターンオフ特性のばらつきが少なくなっ
て製造歩留まりを向上することができる。 (d) ウエハへの不純物の深い拡散工程がソース層用の１
回で済むので、従来のにように逆の導電形のベース層と
カソード層を二重に拡散していた場合に比べて製造工程
が容易かつ簡単になり、絶縁ゲートサイリスタの製造コ
ストを下げかつ製造時の品質管理レベルを向上すること
ができる。

【００３９】また、本発明による絶縁ゲートサイリスタ
の製造方法では、アノード領域用の一方の導電形の基板
上にベース領域を他方の導電形でエピタキシャル成長さ
せ、ベース領域上にオンゲートとそれより小なパターン
幅のオフゲートとを配設した後に、ゲートをマスクとす
るイオン注入法によりベース領域内に一方の導電形のベ
ース層をオフゲートのパターン幅よりも深めに拡散し、
ベース層内にゲートをマスクの一部とするイオン注入法
により他方の導電形のカソード層とソース層を拡散した
上で、ソース層とベース層を電極膜により相互に短絡す
ることにより、１回のイオン注入と熱拡散によりオフゲ
ートの下側を含む範囲にベース層を作り込み、さらにカ
ソード層とソース層とを同時拡散により作り込んで、絶
縁ゲートサイリスタの製造工程を簡単化してコストを低
減することができる。

【図面の簡単な説明】

【図１】本発明による絶縁ゲートサイリスタの実施例を
示すその１単位構造分の断面図である。

【図２】図１の実施例に対応する絶縁ゲートサイリスタ
の等価回路図である。

【図３】本発明による絶縁ゲートサイリスタの異なる実
施例を示すその１単位構造分の断面図である。

【図４】図２の実施例に対応する絶縁ゲートサイリスタ
の等価回路図である。

【図５】本発明による絶縁ゲートサイリスタの製造方法
の実施例を図１の実施例に対応して同図(a) 〜(e) にそ
の主な工程ごとの状態で示すそれ用のウエハの一部拡大
断面図である。

【図６】従来の絶縁ゲートサイリスタないしＭＣＴの１
単位構造分の断面図である。

【図７】図６に対応する絶縁ゲートサイリスタの等価回
路図である。

【符号の説明】

１ アノード領域ないしは基板 ２ ベース領域 ４ オンゲート ５ オフゲート ６ ベース層 ７ カソード層 ８ ソース層 10 ウエハ 12 電極膜 20 絶縁ゲートサイリスタ 21 サイリスタ本体を構成する pnpトランジスタ 22 サイリスタ本体を構成する npnトランジスタ 23 ターンオン用電界効果トランジスタ 24 ターンオフ用電界効果トランジスタ 25 ターンオン用電界効果トランジスタ Ａ 絶縁ゲートサイリスタのアノード端子 Ｃ 絶縁ゲートサイリスタのカソード端子 Gf 絶縁ゲートサイリスタのオフゲート端子 Go 絶縁ゲートサイリスタのオンゲート端子 Pf ターンオフ用ゲート制御信号 Po ターンオン用ゲート制御信号 Ｕ 絶縁ゲートサイリスタの単位構造

Claims (3)

【特許請求の範囲】
1. 【請求項１】一方の導電形のアノード領域と、アノード
   領域に接する他方の導電形のベース領域と、ベース領域
   内に拡散された一方の導電形のベース層と、ベース層内
   に拡散された他方の導電形のカソード層と、ベース層内
   に拡散されてその表面の一部と短絡された他方の導電形
   のソース層と、ソース層とベース領域の間のベース層の
   表面上に設けられたオンゲートと、ソース層とカソード
   層の間のベース層の表面上に設けられたオフゲートとを
   備え、アノード領域とカソード層との間をオンゲートを
   制御してターンオンさせ、オフゲートを制御してターン
   オフさせるようにしたことを特徴とする絶縁ゲートサイ
   リスタ。
2. 【請求項２】一方の導電形のアノード領域と、アノード
   領域に接する他方の導電形のベース領域と、ベース領域
   内に拡散された一方の導電形のベース層と、ベース層内
   に拡散された他方の導電形のカソード層と、ベース層内
   に拡散されその表面の一部と短絡された他方の導電形の
   ソース層と、カソード層とベース領域の間のベース層の
   表面上に設けられたオンゲートと、ソース層とカソード
   層の間のベース層の表面上に設けられたオフゲートとを
   備え、アノード領域とカソード層との間をオンゲートを
   制御してターンオンさせ、オフゲートを制御してターン
   オフさせるようにしたことを特徴とする絶縁ゲートサイ
   リスタ。
3. 【請求項３】一方の導電形の基板をアノード領域として
   その上にベース領域を他方の導電形でエピタキシャル成
   長させる工程と、ベース領域上にオンゲートとそれより
   小なパターン幅のオフゲートとを配設する工程と、ゲー
   トをマスクとするイオン注入法により一方の導電形のベ
   ース層をベース領域内にオフゲートのパターンサイズよ
   り深めに拡散する工程と、ベース層内にゲートをマスク
   の一部とするイオン注入法により他方の導電形のカソー
   ド層とソース層を浅く拡散する工程と、ソース層とベー
   ス層とを電極膜を介して表面で短絡する工程とを含み、
   アノード領域とカソード層の間の電流のターンオンおよ
   びターンオフをそれぞれオンゲートおよびオフゲートに
   より制御できるようにしたことを特徴とする絶縁ゲート
   サイリスタの製造方法。