JPH05206806A - Signal generator - Google Patents
Signal generatorInfo
- Publication number
- JPH05206806A JPH05206806A JP4013761A JP1376192A JPH05206806A JP H05206806 A JPH05206806 A JP H05206806A JP 4013761 A JP4013761 A JP 4013761A JP 1376192 A JP1376192 A JP 1376192A JP H05206806 A JPH05206806 A JP H05206806A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- flip
- pulse
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Pulse Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は信号発生装置に係り、特
に画像メモリから画像情報を読み出すタイミング信号等
を任意のタイミングで発生し得る信号発生装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal generator, and more particularly to a signal generator which can generate a timing signal for reading image information from an image memory at an arbitrary timing.
【０００２】グラフィック・コンピュータ等の画像メモ
リから画像情報を読み出して画像表示するシステムにお
いては、画像メモリから画像情報を読み出すタイミング
信号の位相を制御することにより、画像表示位置等を制
御することができる。In a system for displaying image information by reading image information from an image memory such as a graphic computer, the image display position and the like can be controlled by controlling the phase of a timing signal for reading the image information from the image memory. ..
【０００３】上記の画像メモリに格納され、また読み出
される画像情報（画像データ）は、例えば従来のＮＴＳ
Ｃ方式テレビジョン信号の画像情報と高品位テレビジョ
ン（ＨＤＴＶ）信号の画像情報とが考えられる。このう
ち、ＮＴＳＣ方式テレビジョン信号の画像情報は有効水
平画素約700 ドットの画像で構成され、水平周期は約6
3.5μs であるため、通常は画像メモリの読み出し速度
として14.31818ＭＨｚが必要となる。The image information (image data) stored in and read from the image memory is, for example, the conventional NTS.
Image information of a C system television signal and image information of a high definition television (HDTV) signal can be considered. Of these, the image information of the NTSC television signal is composed of an image with about 700 effective horizontal pixels, and the horizontal cycle is about 6
Since it is 3.5 μs, the read speed of the image memory is usually 14.31818 MHz.
【０００４】これに対して、ＨＤＴＶ信号の画像情報は
有効水平画素約1000ドットの画像で構成され、水平周期
は約３０μs であるため、画像メモリの読み出し速度は
約５０ＭＨｚが必要とされる。従って、このようなＨＤ
ＴＶ信号の画像情報を画像メモリから読み出すために
は、画像メモリの読み出し速度の高速化に伴い、この画
像メモリの読み出しタイミングを制御するタイミング信
号の発生装置の高速化も必要とされる。On the other hand, since the image information of the HDTV signal is composed of an image of about 1000 effective horizontal pixels and the horizontal period is about 30 μs, the reading speed of the image memory needs to be about 50 MHz. Therefore, such HD
In order to read the image information of the TV signal from the image memory, along with the increase in the reading speed of the image memory, it is necessary to increase the speed of the timing signal generation device that controls the reading timing of the image memory.
【０００５】[0005]
【従来の技術】図９は従来の信号発生装置の一例のブロ
ック図、図１０は図９の動作説明用タイムチャートを示
す。図９において、カウンタ１は水平同期信号（Ｈ．Ｓ
ＹＮＣ）がリセット端子に印加され、かつ、水平同期信
号に同期したクロックがクロック端子に印加される。2. Description of the Related Art FIG. 9 is a block diagram of an example of a conventional signal generator, and FIG. 10 is a time chart for explaining the operation of FIG. 9, the counter 1 has a horizontal synchronizing signal (HS.
YNC) is applied to the reset terminal, and a clock synchronized with the horizontal synchronizing signal is applied to the clock terminal.
【０００６】従って、カウンタ１に図１０（Ａ）に示す
水平同期信号が印加されると、カウンタ１はリセットさ
れてその出力は“０”となり、その後クロック端子にク
ロックが印加される度に“１”ずつカウントアップす
る。従って、カウンタ１の出力は図１０（Ｃ）に示す如
くになる。Therefore, when the horizontal synchronizing signal shown in FIG. 10 (A) is applied to the counter 1, the counter 1 is reset and its output becomes "0". After that, every time a clock is applied to the clock terminal, "1" is output. Count up by 1 ". Therefore, the output of the counter 1 is as shown in FIG.
【０００７】コンパレータ２はカウンタ１の出力と期待
値とを入力信号として受け、両者の値が一致したときに
パルスを発生し、リセットパルスとして出力する。従っ
て、上記の期待値が図１０（Ｂ）に示す如く“ｎ−１”
であるときには、コンパレータ２からは同図（Ｄ）に示
す如く、カウンタ出力が“ｎ−１”となった時、すなわ
ち水平同期信号入力時点からｎクロック目（水平同期信
号入力時点のクロックを含む）でリセットパルスが取り
出される。The comparator 2 receives the output of the counter 1 and the expected value as input signals, generates a pulse when both values match, and outputs it as a reset pulse. Therefore, the above-mentioned expected value is "n-1" as shown in FIG.
When the counter output becomes "n-1" from the comparator 2 as shown in FIG. 3D, that is, the nth clock from the horizontal synchronizing signal input time (including the clock at the horizontal synchronizing signal input time). ) Takes out the reset pulse.
【０００８】このリセットパルスは、例えば子画面画像
情報が格納された画像メモリの１ライン分の読み出しタ
イミング信号として用いられ、これにより図１１に示す
如く親画面５内に子画面６を表示するモニタ表示におい
て、子画面６の左端の表示位置を親画面５の左端からｎ
クロック目の位置にすることができる。従って、前記し
た期待値を可変することにより、リセットパルスの水平
同期信号に対する相対位相が変化するので、子画面６の
表示位置を左右にずらすことができる。The reset pulse is used, for example, as a read timing signal for one line of the image memory in which the child screen image information is stored, and as a result, the monitor for displaying the child screen 6 in the parent screen 5 as shown in FIG. In the display, the display position of the left end of the sub screen 6 is set to n from the left end of the main screen 5.
It can be in the position of the clock eye. Therefore, by changing the above-mentioned expected value, the relative phase of the reset pulse with respect to the horizontal synchronizing signal changes, so that the display position of the sub-screen 6 can be shifted to the left and right.
【０００９】[0009]
【発明が解決しようとする課題】しかるに、上記の従来
装置では、この信号発生装置を含めて大規模半導体集積
回路（ＬＳＩ）化する場合、前記したＮＴＳＣ方式テレ
ビジョン信号用画像メモリのタイミング信号発生装置と
して対応できるが、前記したＨＤＴＶ用画像メモリのタ
イミング信号発生装置としては、読み出しタイミング速
度が高速であるため、このような高速なカウンタ１等を
設計するのが困難である。However, in the above-mentioned conventional apparatus, when a large-scale semiconductor integrated circuit (LSI) including this signal generator is provided, the timing signal generation of the image memory for the NTSC system television signal described above is generated. Although it can be applied as a device, it is difficult to design such a high-speed counter 1 as the above-mentioned timing signal generating device for the HDTV image memory because the read timing speed is high.
【００１０】本発明は上記の点に鑑みなされたもので、
多段縦続接続したフリップフロップの出力を選択するこ
とにより、上記の課題を解決した信号発生装置を提供す
ることを目的とする。The present invention has been made in view of the above points,
It is an object of the present invention to provide a signal generator that solves the above-mentioned problems by selecting the outputs of flip-flops that are connected in cascade.
【００１１】[0011]
【課題を解決するための手段】図１は請求項１の発明の
原理ブロック図を示す。本発明は信号発生器１１，複数
のフリップフロップ１２1 〜１２n 及びマルチプレクサ
１３よりなる。信号発生器１１は基準信号に対して所望
の位相とされたパルスを発生する。フリップフロップ１
２1 〜１２n は縦続接続されており、信号発生器１１の
出力パルスが初段のフリップフロップ１２1 に入力され
る。マルチプレクサ１３はフリップフロップ１２1 〜１
２n の各出力信号が分岐され、そのうちの一の出力信号
を制御信号に応じて選択し出力する。FIG. 1 shows a principle block diagram of the invention of claim 1. The present invention comprises a signal generator 11, a plurality of flip-flops 12 1 to 12 n and a multiplexer 13. The signal generator 11 generates a pulse having a desired phase with respect to the reference signal. Flip flop 1
2 1 to 12 n are connected in cascade, and the output pulse of the signal generator 11 is input to the first-stage flip-flop 12 1 . The multiplexer 13 has flip-flops 12 1 to 1 1.
Each of the 2 n output signals is branched, and one of the output signals is selected and output according to the control signal.
【００１２】図２は請求項３の発明の原理ブロック図を
示す。本発明は縦続接続された複数のフリップフロップ
を２２1 〜２２n と２３1 〜２３m の２種類設け、それ
に対応して複数のフリップフロップ２２1 〜２２n の各
出力信号に分岐して供給される第１のマルチプレクサ２
４と、複数のフリップフロップ２３1 〜２３m の各出力
信号に分岐して供給される第２のマルチプレクサ２５と
を設け、信号発生器２１よりの互いに位相の異なる第１
及び第２の出力パルスを初段のフリップフロップ２２1
及び２３1 に夫々入力するよう構成したものである。本
発明では上記の第１及び第２のマルチプレクサ２４及び
２５は同一の制御信号によって選択動作を行なう。な
お、フリップフロップ及びマルチプレクサは３種類以上
設けてもよい。FIG. 2 is a block diagram showing the principle of the invention of claim 3. According to the present invention, a plurality of cascade-connected flip-flops 22 1 to 22 n and 23 1 to 23 m are provided, and correspondingly, the output signals of the flip-flops 22 1 to 22 n are branched and supplied. First multiplexer 2
4 and a second multiplexer 25 that is branched and supplied to each output signal of the plurality of flip-flops 23 1 to 23 m .
And the second output pulse to the first stage flip-flop 22 1
And those configured to respectively input to 23 1. In the present invention, the first and second multiplexers 24 and 25 described above perform the selection operation by the same control signal. Note that three or more types of flip-flops and multiplexers may be provided.
【００１３】[0013]
【作用】図１に示す請求項１記載の発明では、信号発生
器１１の出力パルスが初段のフリップフロップ１２1 に
印加され、ここでラッチされた後次段のフリップフロッ
プ１２2 に入力される。上記のフリップフロップ１２1
のラッチタイミングはフリップフロップ１２1 〜１２n
に共通に入力されるクロックの入力タイミングで定ま
り、フリップフロップ１２1 への入力パルスが入力時点
より上記のクロックの一周期以内の時点でラッチされる
から、フリップフロップ１２1 は入力パルスを最大クロ
ックの一周期の期間（これをτとする）遅延して出力す
る。According to the first aspect of the invention shown in FIG. 1, the output pulse of the signal generator 11 is applied to the flip-flop 12 1 in the first stage, latched here, and then input to the flip-flop 12 2 in the next stage. .. Flip-flop 12 1 above
Latch timing of flip-flops 12 1 to 12 n
Is determined by the input timing of the clock commonly input to the flip-flop 12 1, and the input pulse to the flip-flop 12 1 is latched at a time within one cycle of the clock from the input time. The output is delayed for one cycle period (this is τ).
【００１４】同様に、２段目以降のフリップフロップ１
２2 〜１２n も、入力パルスをクロックの一周期の期間
τ遅延して出力する。従って、フリップフロップ１２1
〜１２n のうちｉ番目（ｉ＝１，２，…，ｎ）のフリッ
プフロップ１２ｉからはフリップフロップ１２1 の入力
パルスをｉ・τ遅延したパルスが取り出されることにな
る。Similarly, the second and subsequent flip-flops 1
2 2 to 12 n also output the input pulse with a delay of τ for one cycle of the clock. Therefore, the flip-flop 12 1
A pulse obtained by delaying the input pulse of the flip-flop 12 1 by iτ is taken out from the i-th (i = 1, 2, ..., N) flip-flop 12i out of 12 n .
【００１５】マルチプレクサ１３はフリップフロップ１
２1 〜１２n からのｎ種類の遅延パルスのうちの一の遅
延パルスを選択する。ここで、フリップフロップ１２1
〜１２n へのクロックは発振器により十分高周波数のク
ロックを発生することができるため、信号発生器１１か
らリセットパルスとしてフリップフロップ１２1 へ入力
されるパルスが低速（すなわち低周波数）であっても、
マルチプレクサ１３からは信号発生器１１の出力パルス
に対して上記クロックの一周期の位相差τ又はその整数
倍の位相差のパルスを選択出力することができる。The multiplexer 13 is a flip-flop 1
Select one of the n types of delayed pulses from 2 1 to 12 n . Where flip-flop 12 1
The clock to ~ 12 n can generate a clock with a sufficiently high frequency by the oscillator, so that even if the pulse input from the signal generator 11 to the flip-flop 12 1 as a reset pulse is low speed (that is, low frequency). ,
From the output pulse of the signal generator 11, the multiplexer 13 can selectively output a pulse having a phase difference τ of one cycle of the clock or a phase difference of an integral multiple thereof.
【００１６】また、図２に示す請求項３記載の発明で
は、フリップフロップ２２1 に入力される第１のリセッ
トパルスと、フリップフロップ２３1 に入力される第２
のリセットパルスとは互いに位相が異なるため、第１及
び第２のマルチプレクサ２４及び２５への制御信号が同
一でも、第１及び第２のマルチプレクサ２４及び２５か
らは互いに位相が異なり、かつ、その位相が前記高周波
数のクロックの一周期の単位で調整されたパルスを取り
出すことができる。In the third aspect of the invention shown in FIG. 2, the first reset pulse input to the flip-flop 22 1 and the second reset pulse input to the flip-flop 23 1 are used.
Since the phase is different from that of the reset pulse of the first and second multiplexers 24 and 25, even if the control signals to the first and second multiplexers 24 and 25 are the same, the phases are different from each other from the first and second multiplexers 24 and 25. It is possible to extract a pulse adjusted in units of one cycle of the high frequency clock.
【００１７】[0017]
【実施例】図３は本発明の第１実施例の構成図を示す。
同図中、図１及び図９と同一構成部分には同一符号を付
し、その説明を省略する。図３において、フリップフロ
ップ１２1 〜１２3 は互いに縦続接続されており、具体
的にはＤ型フリップフロップよりなり、その初段のフリ
ップフロップ１２1 のデータ入力端子にはコンパレータ
２の出力リセットパルスが印加される。また、フリップ
フロップ１２1 〜１２3 の各クロック端子には、コンパ
レータ２の出力リセットパルスより十分高周波数のクロ
ックが夫々入力されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 3 is a block diagram of the first embodiment of the present invention.
In the figure, the same components as those in FIGS. 1 and 9 are designated by the same reference numerals, and the description thereof will be omitted. 3, flip-flops 12 1 to 12 3 are connected in cascade to one another, in particular made of D-type flip-flop, the output reset pulse of the comparator 2 to the data input terminal of the flip-flop 12 1 of the first stage Is applied. A clock having a frequency sufficiently higher than the output reset pulse of the comparator 2 is input to each clock terminal of the flip-flops 12 1 to 12 3 .
【００１８】画像メモリ１４は前記した子画面画像デー
タが格納されているメモリ回路で、例えばＦＩＦＯ（フ
ァースト・イン・ファースト・アウト）回路より構成さ
れている。この画像メモリ１４はマルチプレクサ１３よ
りのパルスが入力された時点から子画面の１ライン分の
子画面画像データを読み出し、所要の処理回路（図示せ
ず）を通してモニタ１５に供給する。The image memory 14 is a memory circuit in which the above-mentioned child screen image data is stored, and is composed of, for example, a FIFO (first in first out) circuit. The image memory 14 reads out the child screen image data for one line of the child screen from the time when the pulse is input from the multiplexer 13 and supplies it to the monitor 15 through a required processing circuit (not shown).
【００１９】次に本実施例の動作について説明する。水
平同期信号が入力された時点より期待値で決まる時間経
過後、図４（Ｂ）に示す如く負極性のパルスがコンパレ
ータ２よりリセットパルスとして取り出される。Next, the operation of this embodiment will be described. After a lapse of a time determined by the expected value from the time when the horizontal synchronizing signal is input, a negative pulse is taken out from the comparator 2 as a reset pulse as shown in FIG.
【００２０】このリセットパルスはフリップフロップ１
２1 のデータ入力端子に印加され、ここで前記クロック
の入力時刻ｔ1 でラッチされた後、次段のフリップフロ
ップ１２2 に印加される。図４（Ｃ）はフリップフロッ
プ１２1 の出力パルスを示す。同様に、フリップフロッ
プ１２2 はフリップフロップ１２1 の出力パルスを、ク
ロックの次の入力時刻ｔ2 でラッチして図４（Ｄ）に示
すパルスを出力し、最終段のフリップフロップ１２3 の
データ入力端子に印加する。これにより、次のクロック
の入力時刻ｔ3 でフリップフロップ１２3 からは図４
（Ｅ）に示すパルスが出力される。すなわち、上記の時
刻ｔ1 からｔ2 までの時間、ｔ2 からｔ3 までの時間は
各々クロックの一周期（クロック幅）を示している。This reset pulse is applied to the flip-flop 1
It is applied to the data input terminal of 2 1 , where it is latched at the clock input time t 1 and then applied to the next flip-flop 12 2 . FIG. 4C shows the output pulse of the flip-flop 12 1 . Similarly, the flip-flop 12 2 output pulses of the flip-flop 12 1, clock a latch on the next input time t 2 outputs a pulse shown in FIG. 4 (D), the flip-flop 12 3 data in the final stage Apply to the input terminal. As a result, at the input time t 3 of the next clock, the flip-flop 12 3 outputs the data shown in FIG.
The pulse shown in (E) is output. That is, the time from the time t 1 to t 2 and the time from t 2 to t 3 indicate one cycle (clock width) of each clock.
【００２１】一方、マルチプレクサ１３は上記のフリッ
プフロップ１２1 〜１２3 の各出力パルスが分岐して入
力されると共に、図４（Ａ）に示す制御信号が入力され
る。この制御信号のビット数はフリップフロップ１２1
〜１２3 の数“３”に対応して２ビットとされており、
“０”〜“２”のいずれかの値をとる。On the other hand, the multiplexer 13 receives the output pulses of the above flip-flops 12 1 to 12 3 in a branched manner and receives the control signal shown in FIG. 4 (A). The number of bits of this control signal is the flip-flop 12 1
Are the two bits corresponding to the 12 3 number "3",
It takes any value from "0" to "2".
【００２２】ここで、制御信号の値が“０”のときに
は、マルチプレクサ１３はフリップフロップ１２1 の出
力パルス（図４（Ｃ））を選択出力し、制御信号の値が
“１”のときにはマルチプレクサ１３はフリップフロッ
プ１２2 の出力パルス（図４（Ｄ））を選択出力し、制
御信号の値が“２”のときにはマルチプレクサ１３はフ
リップフロップ１２3 の出力パルス（図４（Ｅ））を選
択出力する。従って、マルチプレクサ１３の出力パルス
の立下り時点は図４（Ｆ）に示す如く、制御信号の値が
“０”のときｔ1 ，“１”のときｔ2 ，“２”のときｔ
3 である。Here, when the value of the control signal is "0", the multiplexer 13 selectively outputs the output pulse of the flip-flop 12 1 (FIG. 4C), and when the value of the control signal is "1", the multiplexer 13 13 selects and outputs the output pulse of the flip-flop 12 2 (FIG. 4 (D)), and when the value of the control signal is “2”, the multiplexer 13 selects the output pulse of the flip-flop 12 3 (FIG. 4 (E)). Output. Therefore, the falling time of the output pulse of the multiplexer 13 is t 1 when the value of the control signal is “0”, t 2 when it is “1”, and t 2 when it is “2”, as shown in FIG. 4 (F).
Is 3 .
【００２３】これにより、本実施例によれば、信号発生
器１１の構成は従来と同様に低速なパルスを発生する構
成であっても、フリップフロップ１２1 〜１２3 に入力
される高周波数の（高速な）クロックの周期単位で位相
調整されたパルスをマルチプレクサ１３より取り出すこ
とができる。As a result, according to the present embodiment, even if the signal generator 11 is configured to generate a low-speed pulse as in the conventional case, the high-frequency signals input to the flip-flops 12 1 to 12 3 are generated. The pulse whose phase has been adjusted in units of (high-speed) clock cycles can be taken out from the multiplexer 13.
【００２４】このマルチプレクサ１３の出力パルスは画
像メモリ１４に読み出しタイミング信号として供給さ
れ、画像メモリ１４より子画面の１ライン分の画像デー
タを読み出させる。この画像メモリ１４の出力画像デー
タは図示しない回路により親画面の画像データにすげ替
えられて、かつ、所定の信号処理を受けてモニタ１５に
入力され、ここで表示される。The output pulse of the multiplexer 13 is supplied to the image memory 14 as a read timing signal to read the image data of one line of the child screen from the image memory 14. The output image data of the image memory 14 is replaced with the image data of the main screen by a circuit (not shown), and is subjected to predetermined signal processing, input to the monitor 15, and displayed here.
【００２５】これにより、前記図１１に示したように、
従来と同様に親画面５内に子画面６の画像が表示される
わけであるが、従来は信号発生器１１内のカウンタ１の
入力クロック周期単位で子画面画像表示位置を制御でき
るのに対し、本実施例では制御信号の値に応じて、カウ
ンタ１の入力クロックよりも高周波数のフリップフロッ
プ１２1 〜１２3 の入力クロックの周期単位で子画面画
像表示位置を制御できるため、従来よりも大幅にきめ細
かく子画面画像表示位置を左右に制御することができ
る。As a result, as shown in FIG.
Although the image of the child screen 6 is displayed in the parent screen 5 as in the conventional case, the child screen image display position can be controlled by the input clock cycle unit of the counter 1 in the signal generator 11 in the related art. In the present embodiment, the sub-screen image display position can be controlled by the cycle unit of the input clock of the flip-flops 12 1 to 12 3 having a higher frequency than the input clock of the counter 1 according to the value of the control signal. It is possible to control the sub-screen image display position to the left and right with great precision.
【００２６】しかも、本実施例では信号発生器１１の構
成は従来の回路をそのまま使用し、フリップフロップ１
２1 〜１２3 及びマルチプレクサ１３を追加するだけな
ので、従来のＬＳＩ化された信号発生器１１に外付け回
路として容易に追加できる。Moreover, in this embodiment, the conventional circuit is used as it is for the configuration of the signal generator 11, and the flip-flop 1 is used.
Since only 2 1 to 12 3 and the multiplexer 13 are added, it can be easily added as an external circuit to the conventional LSI signal generator 11.
【００２７】図５は本発明の第２実施例の構成図を示
す。同図中、図２と同一構成部分には同一符号を付し、
その説明を省略する。図５において、信号発生器２１は
前記した図９の従来装置と同様に水平同期信号に同期し
て低速なリセットパルスを発生するが、そのリセットパ
ルスは従来と異なり、互いに異なる位相の第１及び第２
のリセットパルスであり、また制御信号を発生する。FIG. 5 shows a block diagram of the second embodiment of the present invention. In the figure, the same components as those in FIG.
The description is omitted. In FIG. 5, the signal generator 21 generates a low-speed reset pulse in synchronization with the horizontal synchronizing signal as in the conventional device of FIG. 9 described above. Second
Reset pulse and also generates a control signal.
【００２８】上記の第１のリセットパルスはフリップフ
ロップ２２1 〜２２3 とマルチプレクサ２４よりなる第
１の回路３１内のフリップフロップ２２1 のデータ入力
端子に印加される。上記の第２のリセットパルスはフリ
ップフロップ２３1 〜２３3 とマルチプレクサ２５より
なる第２の回路３２内のフリップフロップ２３1 のデー
タ入力端子に印加される。The above-mentioned first reset pulse is applied to the data input terminal of the flip-flop 22 1 in the first circuit 31 composed of the flip-flops 22 1 to 22 3 and the multiplexer 24. The second reset pulse is applied to the data input terminal of the flip-flop 23 1 in the second circuit 32 including the flip-flops 23 1 to 23 3 and the multiplexer 25.
【００２９】また、上記の制御信号はマルチプレクサ２
４及び２５に共通に印加される。制御信号のビット数は
第１の回路３１及び第２の回路３２内の各縦続接続され
たフリップフロップの数の多い方によって定まり、ここ
では上記のフリップフロップの数は「３」であるので、
制御信号は２ビットとされる。Further, the control signal is the multiplexer 2
Commonly applied to 4 and 25. The number of bits of the control signal is determined by the larger number of flip-flops connected in cascade in each of the first circuit 31 and the second circuit 32. Since the number of flip-flops is “3” here,
The control signal has 2 bits.
【００３０】画像メモリ３３は前記した子画面に表示さ
れる画像データ（子画面画像データ）を、マルチプレク
サ２４からの書き込み開始タイミング信号に基づいて子
画面の１ライン分書き込み、また書き込まれた子画面画
像データを、マルチプレクサ２５からの読み出し開始タ
イミング信号に基づいて子画面の１ライン分読み出す。The image memory 33 writes the image data displayed on the child screen (child screen image data) for one line of the child screen based on the write start timing signal from the multiplexer 24, and the written child screen. The image data is read for one line of the child screen based on the read start timing signal from the multiplexer 25.
【００３１】次に本実施例の動作について図６乃至図８
を併せ参照して説明する。図５の信号発生器２１から図
６（Ａ）に示す制御信号と図６（Ｂ）及び（Ｇ）に示す
第１及び第２のリセットパルスが、水平同期信号に同期
して発生されたものとすると、フリップフロップ２２1
〜２２3 の各々からはそれらの入力クロックによりラッ
チされて時刻ｔ11，ｔ12及びｔ13で立ち下がる遅延パル
スが図６（Ｃ），（Ｄ）及び（Ｅ）に示す如く取り出さ
れ、同様にフリップフロップ２３1 〜２３3 の各々から
はそれらの入力クロックによりラッチされて時刻ｔ14，
ｔ15及びｔ16で立ち下がる遅延パルスが図６（Ｈ），
（Ｉ）及び（Ｊ）に示す如く取り出される。Next, the operation of this embodiment will be described with reference to FIGS.
Will also be described. The control signal shown in FIG. 6A and the first and second reset pulses shown in FIGS. 6B and 6G are generated from the signal generator 21 of FIG. 5 in synchronization with the horizontal synchronizing signal. Then, flip-flop 22 1
To 22 3 of the respective delay pulse falling latched by their input clock at time t 11, t 12 and t 13 is FIG. 6 (C), the retrieved as shown in (D) and (E), similarly The flip-flops 23 1 to 23 3 are latched by their input clocks at time t 14 ,
The delayed pulse falling at t 15 and t 16 is shown in FIG.
It is taken out as shown in (I) and (J).
【００３２】マルチプレクサ２４及び２５は同一の制御
信号が入力され、その制御信号の値が“０”のときフリ
ップフロップ２２1 ，２３1 から取り出された図６
（Ｃ），（Ｈ）に示す遅延パルスを選択出力し、制御信
号の値が“１”のときはフリップフロップ２２2 ，２３
2 から取り出された図６（Ｄ），（Ｉ）に示す遅延パル
スを選択出力し、制御信号の値が“２”のときはフリッ
プフロップ２２3 ，２３3 から取り出された図６
（Ｅ），（Ｊ）に示す遅延パルスを選択出力する。The same control signal is input to the multiplexers 24 and 25, and when the value of the control signal is "0", it is extracted from the flip-flops 22 1 and 23 1 .
The delayed pulses shown in (C) and (H) are selectively output, and when the value of the control signal is "1", the flip-flops 22 2 and 23
6 outputs the delayed pulse shown in FIGS. 6D and 6I extracted from No. 2 and is extracted from the flip-flops 22 3 and 23 3 when the value of the control signal is "2".
The delayed pulses shown in (E) and (J) are selectively output.
【００３３】従って、マルチプレクサ２４の出力パルス
の立下り時点は図６（Ｆ）に示す如く、制御信号の値が
“０”のときｔ11，“１”のときｔ12，“２”のときｔ
13であり、マルチプレクサ２５の出力パルスの立下り時
点は図６（Ｋ）に示す如く、制御信号の値が“０”のと
きｔ14，“１”のときｔ15，“２”のときｔ16である。
従って、マルチプレクサ２４，２５の各出力パルスは高
速なクロックから生成したパルスと同等にきめ細かく位
相調整されている。Therefore, as shown in FIG. 6 (F), the falling time of the output pulse of the multiplexer 24 is t 11 when the value of the control signal is “0”, t 12 when the value of the control signal is “1”, and “2” when the value of the control signal is “1”. t
Is 13, the fall time of the output pulse of the multiplexer 25 as shown in FIG 6 (K), t 15 when the t 14, "1" when the value of the control signal is "0", when the "2" t 16
Therefore, the output pulses of the multiplexers 24 and 25 are finely adjusted in phase as well as the pulses generated from the high-speed clock.
【００３４】マルチプレクサ２４の出力パルスは画像メ
モリ３３に書き込み開始信号として供給されるが、この
とき画像メモリ３３に入力されているチャンネル１の子
画面画像データが図７に示す１画面４１の画像データで
あり、マルチプレクサ２４の書き込み開始信号の立下り
時点が、１フィールド期間内の或る期間において水平同
期信号の入力時点からｎクロック目であるものとする
と、図７に４２で示す領域の画像のデータが画像メモリ
３３に順次書き込まれていく。The output pulse of the multiplexer 24 is supplied to the image memory 33 as a write start signal. At this time, the sub-screen image data of channel 1 input to the image memory 33 is the image data of one screen 41 shown in FIG. It is assumed that the falling time of the write start signal of the multiplexer 24 is the nth clock from the input time of the horizontal synchronizing signal in a certain period within one field period, and the image in the area indicated by 42 in FIG. The data is sequentially written in the image memory 33.
【００３５】他方、マルチプレクサ２５の出力パルスは
前記したように、画像メモリ３３に読み出し開始信号と
して供給されるため、この読み出し開始信号の立下り時
点が１フィールド期間内の所定期間において水平同期信
号の入力時点からｍクロック目に画像メモリ３３に入力
される毎に、画像領域４２の画像データが１ライン分ず
つ順次に読み出される。On the other hand, since the output pulse of the multiplexer 25 is supplied to the image memory 33 as a read start signal as described above, the falling time of this read start signal is the horizontal sync signal during the predetermined period within one field period. Each time the image data is input to the image memory 33 at the mth clock from the input time, the image data in the image area 42 is sequentially read out line by line.
【００３６】この画像メモリ３３の出力画像データはチ
ャンネル２の親画面の画像データにすげ替えられ、か
つ、所定の信号処理を受けてモニタ３４に入力され、こ
こで図８に示す如く子画面画像として表示される。図８
において、５１はチャンネル２の親画面の画像情報で、
４２が画像メモリ３３から読み出されたチャンネル１の
子画面の画像である。The output image data of the image memory 33 is replaced with the image data of the main screen of channel 2, and is subjected to predetermined signal processing and input to the monitor 34. Here, as a sub-screen image as shown in FIG. Is displayed. Figure 8
, 51 is the image information of the main screen of channel 2,
Reference numeral 42 is an image of the child screen of channel 1 read from the image memory 33.
【００３７】本実施例によれば、制御信号の値に応じ
て、フリップフロップ２３1 〜２３3 の入力クロックの
周期単位で子画面画像領域４２の表示位置を、図８中左
右方向にきめ細かく制御することができる。According to the present embodiment, the display position of the sub-picture image area 42 is finely controlled in the horizontal direction in FIG. 8 in units of the input clock cycles of the flip-flops 23 1 to 23 3 according to the value of the control signal. can do.
【００３８】なお、本実施例は上記の実施例に限定され
るものではなく、例えば画像メモリ１４の書き込みタイ
ミング信号として発生してもよく、また縦続接続された
複数のフリップフロップとマルチプレクサとよりなる回
路部を３回路以上設けることにより、画像表示位置だけ
でなく、画像書き込み開始位置と画像書き込み終了位置
を指定することができ、その他多彩な画像表示が行なえ
る。The present embodiment is not limited to the above embodiment, and may be generated as a write timing signal of the image memory 14, for example, and is composed of a plurality of cascade-connected flip-flops and multiplexers. By providing three or more circuit parts, not only the image display position but also the image writing start position and the image writing end position can be designated, and various other image displays can be performed.
【００３９】また、本発明は画像メモリ１４，３３のデ
ータ読み出し、書き込みに適用されるばかりでなく、そ
の他ＬＳＩ内で高速な信号が必要な回路部にも適用する
ことができる。Further, the present invention can be applied not only to the data reading and writing of the image memories 14 and 33, but also to other circuit parts in the LSI which require high-speed signals.
【００４０】[0040]
【発明の効果】上述の如く、本発明によれば、従来に比
し十分高周波数のクロックで動作するフリップフロップ
を多段縦続接続して、それらの出力信号を選択する構成
とし、従来に比し十分小なる移相量単位で位相調整され
た信号を生成することができるため、高速なカウンタ等
を用いなくとも正確かつ規則正しい高速な信号を得るこ
とができる。また、本発明によれば、複数のマルチプレ
クサから互いに位相の異なる従来よりも正確かつ正しい
高速信号を別々に得ることができるため、従来に比し多
彩な画像表示を行なわせることができ、更に従来の回路
に比し信号発生器に外付け回路として容易に追加できる
等の特長を有するものである。As described above, according to the present invention, flip-flops that operate with a clock having a frequency sufficiently higher than that of the prior art are connected in cascade to select their output signals. Since it is possible to generate a signal whose phase is adjusted in a unit of a sufficiently small amount of phase shift, it is possible to obtain an accurate and regular high-speed signal without using a high-speed counter or the like. Further, according to the present invention, more accurate and correct high-speed signals different in phase from each other can be separately obtained from a plurality of multiplexers, so that it is possible to perform a variety of image displays as compared with the conventional art. Compared with the above circuit, it has a feature that it can be easily added to the signal generator as an external circuit.
【図１】請求項１の発明の原理ブロック図である。FIG. 1 is a principle block diagram of the invention of claim 1.
【図２】請求項３の発明の原理ブロック図である。FIG. 2 is a principle block diagram of the invention of claim 3;
【図３】本発明の第１実施例の構成図である。FIG. 3 is a configuration diagram of a first embodiment of the present invention.
【図４】図３の動作説明用タイムチャートである。FIG. 4 is a time chart for explaining the operation of FIG.
【図５】本発明の第２実施例の構成図である。FIG. 5 is a configuration diagram of a second embodiment of the present invention.
【図６】図５の動作説明用タイムチャートである。FIG. 6 is a time chart for explaining the operation of FIG.
【図７】図５の動作説明用画像である。FIG. 7 is an image for explaining the operation of FIG.
【図８】図５の動作説明用画面である。8 is a screen for explaining the operation of FIG.
【図９】従来の一例のブロック図である。FIG. 9 is a block diagram of a conventional example.
【図１０】図１の動作説明用タイムチャートである。FIG. 10 is a time chart for explaining the operation of FIG.
【図１１】モニタ表示の一例である。FIG. 11 is an example of a monitor display.
１１，２１ 信号発生器 １２1 〜１２n ，２２1 〜２２n ，２３1 〜２３n フ
リップフロップ １３ マルチプレクサ １４，３３ 画像メモリ １５，３４ モニタ ２４ 第１のマルチプレクサ ２５ 第２のマルチプレクサ11 and 21 the signal generator 12 1 ~12 n, 22 1 ~22 n, 23 1 ~23 n flip-flop 13 multiplexers 14 and 33 image memories 15, 34 monitor 24 first multiplexer 25 second multiplexer
Claims (5)
ルスを発生する信号発生器（１１）と、 該信号発生器（１１）の出力パルスが初段に入力される
縦続接続された複数のフリップフロップ（１２1 〜１２
n ）と、 該複数のフリップフロップ（１２1 〜１２n ）の各出力
信号が分岐されて夫々入力され、そのうちの一の出力信
号を制御信号に応じて選択して出力するマルチプレクサ
（１３）とを有することを特徴とする信号発生装置。1. A signal generator (11) for generating a pulse having a desired phase with respect to a reference signal, and a plurality of cascade-connected signals to which an output pulse of the signal generator (11) is input at an initial stage. Flip-flop (12 1 to 12
n ) and a multiplexer (13) for branching the output signals of the plurality of flip-flops (12 1 to 12 n ) and inputting them respectively, and selecting and outputting one of the output signals according to a control signal. A signal generator comprising:
記マルチプレクサ（１３）の出力信号は画像メモリの読
み出しタイミング信号として用いられることを特徴とす
る請求項１記載の信号発生装置。2. The signal generator according to claim 1, wherein the reference signal is a horizontal synchronizing signal, and the output signal of the multiplexer (13) is used as a read timing signal of the image memory.
つ、互いに異なる位相の複数のパルスを発生して並列に
出力すると共に、制御信号を出力する信号発生器（２
１）と、 縦続接続されると共に、初段に前記信号発生器のパルス
が入力される複数のフリップフロップ（２２1 〜２
２n ，２３1 〜２３m ）と、該複数のフリップフロップ
（２２1 〜２２n ，２３1 〜２３m ）の各出力信号が分
岐して夫々入力され、そのうちの一の出力信号を前記制
御信号に応じて選択して出力するマルチプレクサ（２
４，２５）とよりなる回路部を複数並列に設け、 該複数の回路部内の各マルチプレクサ（２４，２５）に
前記制御信号を共通に入力することを特徴とする信号発
生装置。3. A signal generator (2) which outputs a control signal while generating a plurality of pulses having a desired phase with respect to a reference signal and having mutually different phases and outputting them in parallel.
1), the cascaded plurality of flip-flops the signal generator pulses the first stage is input (22 21 to
And 2 n, 23 1 ~23 m) , each output signal of the plurality of flip flops (22 1 ~22 n, 23 1 ~23 m) is branched respectively input, the control of an output signal of which A multiplexer (2 that selects and outputs according to the signal
4, 25) are provided in parallel, and the control signal is commonly input to each multiplexer (24, 25) in the plurality of circuit sections.
記初段のマルチプレクサ（２４，２５）の出力信号のう
ちの一の出力信号は前記画像メモリの書き込み開始タイ
ミング信号として用いられ、他の出力信号は該画像メモ
リの読み出し開始タイミング信号として用いられること
を特徴とする請求項３記載の信号発生装置。4. The reference signal is a horizontal synchronizing signal, one output signal of the output signals of the multiplexers (24, 25) at the first stage is used as a write start timing signal of the image memory, and the other output is used. 4. The signal generator according to claim 3, wherein the signal is used as a read start timing signal of the image memory.
記初段のマルチプレクサ（２４，２５）の出力信号のう
ちの一の出力信号は前記画像メモリの書き込み開始タイ
ミング信号として用いられ、他の一の出力信号は該画像
メモリの書き込み終了タイミング信号として用いられる
ことを特徴とする請求項３記載の信号発生装置。5. The reference signal is a horizontal synchronizing signal, and one output signal of the output signals of the multiplexers (24, 25) at the first stage is used as a write start timing signal of the image memory and the other output signal. 4. The signal generator according to claim 3, wherein the output signal of is used as a write end timing signal of the image memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013761A JPH05206806A (en) | 1992-01-29 | 1992-01-29 | Signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013761A JPH05206806A (en) | 1992-01-29 | 1992-01-29 | Signal generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206806A true JPH05206806A (en) | 1993-08-13 |
Family
ID=11842240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013761A Withdrawn JPH05206806A (en) | 1992-01-29 | 1992-01-29 | Signal generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206806A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909134A (en) * | 1995-12-18 | 1999-06-01 | Lg Semicon Co., Ltd. | Clock generator for generating complementary clock signals with minimal time differences |
-
1992
- 1992-01-29 JP JP4013761A patent/JPH05206806A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909134A (en) * | 1995-12-18 | 1999-06-01 | Lg Semicon Co., Ltd. | Clock generator for generating complementary clock signals with minimal time differences |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5841482A (en) | Transition aligned video synchronization system | |
| US4713621A (en) | Phase synchronization circuit | |
| KR920010445B1 (en) | Display control apparatus | |
| JPH05206806A (en) | Signal generator | |
| JP4708528B2 (en) | Video signal converter | |
| KR0158645B1 (en) | A priority detection circuit in the data enable mode of liquid crystal display device | |
| JP3756203B2 (en) | Memory circuit and flat panel drive circuit | |
| KR100266164B1 (en) | Method for emboding sync of divided picture and apparatus thereof | |
| JP2004165827A (en) | Image magnification apparatus | |
| JP2000338926A (en) | Image display device | |
| US7271844B2 (en) | Frame signal phase adjuster | |
| JPH056152A (en) | Liquid crystal display device | |
| KR910007193Y1 (en) | Start point variable circuit | |
| JP3397165B2 (en) | Image synthesis device | |
| JP4825929B2 (en) | Video signal converter | |
| JPH05328247A (en) | Slave pattern display circuit | |
| KR970003427B1 (en) | Converting device of scan speed of digital video signal | |
| JPH1069253A (en) | Liquid crystal display device | |
| JPH08328538A (en) | Picture display device | |
| JPH0128948B2 (en) | ||
| JPH08214228A (en) | Circuit for horizontally compressing sub-screen | |
| JPH10285003A (en) | Delay circuit and character generating circuit using the circuit | |
| JPH0312733A (en) | Storage device | |
| JPH04330490A (en) | Image display device | |
| JPS6212284A (en) | Signal processing circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |