JPH05206158A - バイポーラトランジスタとその製造方法およびバイポーラトランジスタとｍｏｓトランジスタとを搭載した半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＳＯＩ基板にバックゲート型ＭＯ
Ｓトランジスタを形成することが可能なシリコン層に高
性能でかつ形成面積が小さいバイポーラトランジスタの
形成を可能にする。 【構成】 例えば薄膜ＳＯＩ基板11のｎ形シリコン層12
にｐ形ベース領域15を形成し、その上層にｎ⁺ エミッタ
領域16を形成し、ｐ形ベース領域15の両側または一方側
のｎ形シリコン層12に当該ｎ形シリコン層12の一部分を
介してｎ⁺ コレクタ領域17を形成し、ｐ形ベース領域15
の下方の絶縁層18に、ｐ形ベース領域15に接続するｐ⁺
ベース取り出し電極19を設けたものである。また上記薄
膜ＳＯＩ基板11に上記バイポーラトランジスタ１と、Ｓ
ＯＩ基板の別のシリコン層をチャネルにしたバックゲー
ト型のＭＯＳトランジスタ（図示せず）とを設けた半導
体装置（図示せず）である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラトランジス
タとその製造方法およびバイポーラトランジスタとＭＯ
Ｓトランジスタとを搭載した半導体装置とその製造方法
に関するものである。

【０００２】

【従来の技術】大規模集積回路は、より一層の大規模
化，高性能化が要求されている。その中で、低消費電力
で高集積化が可能なＣＭＯＳトランジスタと高速動作性
に優れたバイポーラトランジスタとを同一基板に搭載し
たＢｉ−ＣＭＯＳデバイスが提案されている。

【０００３】ところが、ゲート長がサブハーフミクロン
程度に微細化された電界効果型ＭＯＳトランジスタ（以
下ＭＯＳＦＥＴと記す）では、短チャネル効果によるサ
ブスレッショールド特性の低下が問題となっている。そ
こでこの問題を解決するものとして、完全空乏型の薄膜
ＳＯＩ構造のＭＯＳトランジスタが提案されている。こ
の完全空乏型の薄膜ＳＯＩ構造のＭＯＳトランジスタ
は、ＳＯＩ構造のシリコン薄膜の膜厚を、空乏層の厚さ
以下に形成することによって、ドレイン電界をゲートに
終端させ、ソース領域に到達しないようにしている。こ
のため、短チャネル効果によるサブスレッショールド特
性の低下が抑えられる。

【０００４】さらに薄膜ＳＯＩ構造のＭＯＳＦＥＴで
は、反転層形成時のシリコン薄膜内のバンドの曲がりを
抑えて、キャリアの表面散乱を少なくしている。このた
め、キャリア移動度が大きくなる。特にＳＯＩ基板のシ
リコン薄膜をゲート電極で挟んだいわゆるダブルゲート
構造のＭＯＳＦＥＴでは、ＳＯＩ基板のシリコン薄膜に
形成した単一ゲート構造のＭＯＳＦＥＴに比較して、ト
ランスコンダクタンスｇｍが大きくなる。

【０００５】次にＳＯＩ基板のシリコン薄膜をゲート電
極で挟んだいわゆるダブルゲート構造のＭＯＳＦＥＴ
を、図９により説明する。図に示すように、基板１１１
上に酸化シリコンよりなる絶縁層１１２が形成されてい
る。この絶縁層１１２の上層にはシリコン薄膜１１３が
形成されている。このシリコン薄膜１１３には、チャネ
ル形成領域１１４が形成されている。またチャネル形成
領域１１４の一方側のシリコン薄膜１１３にはソース領
域１１５が形成されていて、他方側にはドレイン領域１
１６が形成されている。さらにチャネル形成領域１１４
の下方には、バックゲート絶縁膜１１７を介してバック
ゲート電極１１８が形成されている。上記チャネル形成
領域１１４の上方には、フロントゲート絶縁膜１１９を
介してフロントゲート電極１２０が形成されている。

【０００６】上記フロントゲート電極１２０側の全面に
は絶縁膜１２１が形成されている。上記ソース，ドレイ
ン領域１１５，１１６上の絶縁膜１２１にはコンタクト
ホール１２２，１２３が設けられている。このコンタク
トホール１２２，１２３を通してソース，ドレイン領域
１１５，１１６に接続する電極１２４，１２５が形成さ
れている。上記の如くして、ＳＯＩ基板のシリコン薄膜
１１３をバックゲート電極１１８とフロントゲート電極
１２０とで挟んだいわゆるダブルゲート構造のＭＯＳＦ
ＥＴ１１０が形成される。

【０００７】上記ＭＯＳＦＥＴ１１０とともに搭載可能
なバイポーラトランジスタを、図１０の概略構成断面図
と図１１のレイアウト図とにより説明する。図１０に示
すように、ＳＯＩ基板１３１は絶縁層１３２とｎ形シリ
コン薄膜１３３とで形成されている。このｎ形シリコン
薄膜１３３には素子分離領域１３４，１３５が形成され
ている。素子分離領域１３４側のｎ形シリコン薄膜１３
３の上層には、酸化シリコン膜１３６が形成されてい
る。またｎ形シリコン薄膜１３３の上面には、上記酸化
シリコン膜１３６の一部分にオーバラップする状態にｎ
⁺ コレクタ電極１３７が設けられている。このｎ⁺ コレ
クタ電極１３７の素子分離領域１３４側の側壁にはサイ
ドウォール絶縁膜１３８が形成されている。

【０００８】またｎ形シリコン薄膜１３３の素子分離領
域１３４側にはｎ⁺ エミッタ領域１３９が形成されてい
る。さらにｎ⁺ エミッタ領域１３９側で上記サイドウォ
ール絶縁膜１３８の下方のｎ形シリコン薄膜１３３に
は、ｐ形ベース領域１４０が形成されている。さらに図
１１に示すように、上記ｐ形ベース領域１４０には、ｐ
形ベースコンタクト部１４１，１４２が接続されてい
る。このｐ形ベースコンタクト部１４１，１４２は、当
該ｐ形ベース領域１４０と同様のｐ形不純物を拡散した
拡散層により形成されている。また素子分離領域１３５
側のｎ形シリコン薄膜１３３がｎ形コレクタ領域１４３
になる。上記説明した如くに、横型ｎｐｎバイポーラト
ランジスタ１３０が形成されている。

【０００９】上記横型ｎｐｎバイポーラトランジスタ１
３０はＳＯＩ基板１３１のｎ形シリコン薄膜１３３に形
成されているので、前記図９で説明したＭＯＳＦＥＴ
（１１０）と上記横型ｎｐｎバイポーラトランジスタ１
３０とを同一ＳＯＩ基板に搭載することが可能になる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記横
型のｎｐｎバイポーラトランジスタでは、サイドウォー
ル絶縁膜の幅がベース領域の幅になる。このため、ベー
ス領域の幅が１００ｎｍ以下になるので、ベース領域と
のコンタクトを、当該ベース領域から離してとることが
必要になる。このため、寄生容量が大きくなり電気的特
性を低下させる。またベース領域が大きくなるので、素
子面積が増大し、高集積化ができない。

【００１１】本発明は、電気的特性と高集積化とに優れ
ているバイポーラトランジスタとその製造方法およびそ
のバイポーラトランジスタとＭＯＳトランジスタとを搭
載した半導体装置とその製造方法を提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、バイポー
ラトランジスタとしては、ＳＯＩ基板のシリコン層の上
層にベース領域とエミッタ領域とが形成されていて、ベ
ース領域の両側または一方側のシリコン層に、このシリ
コン層の一部分を介してコレクタ領域が形成され、かつ
ベース領域の下方におけるＳＯＩ基板の絶縁層中に、こ
のベース領域に接続するベース取り出し電極が形成され
ているものである。

【００１３】上記バイポーラトランジスタの製造方法と
しては、シリコン基板に第１の絶縁層を形成した後、第
１の絶縁層に溝を形成する。次いで溝内にベース取り出
し電極を形成した後、溝形成側の全面に第２の絶縁層を
成膜して絶縁層を形成する。続いてシリコン基板の一部
分を除去してシリコン層を形成した後、このシリコン層
上に分離用パターンと絶縁膜とを形成する。次いでベー
ス取り出し電極上のシリコン層に対して両側またはいず
れか一方側にコレクタ領域を形成し、続いてエミッタ領
域を形成する部分上における絶縁膜と多結晶シリコン膜
と分離用パターンとを除去してエミッタコンタクト部を
形成する。次いでエミッタコンタクト部の側壁にサイド
ウォール絶縁膜を形成した後、取り出し電極形成膜を成
膜する。そして取り出し電極形成膜より不純物を拡散し
てシリコン層にベース領域とエミッタ領域とを形成した
後、取り出し電極形成膜でエミッタ取り出し電極を形成
する。

【００１４】バイポーラトランジスタとＭＯＳトランジ
スタとを搭載した半導体装置は、上記説明したバイポー
ラトランジスタと、同一ＳＯＩ基板に形成した第２のシ
リコン層の上面にゲート絶縁膜を介して形成したゲート
電極と、ゲート電極の両側の第２のシリコン層に形成し
たソース・ドレイン領域と、シリコン層の下面に接続す
るバックゲート絶縁膜を介してＳＯＩ基板の絶縁層中に
形成したバックゲート電極とよりなるバイポーラトラン
ジスタとにより構成される。

【００１５】上記半導体装置の製造方法としては、ＭＯ
Ｓトランジスタ形成領域のシリコン基板にバックゲート
絶縁膜を形成し、次いで半導体基板の全面に第１の絶縁
層を形成した後、バイポーラトランジスタ形成領域上と
ＭＯＳトランジスタ形成領域上との第１の絶縁層に溝を
形成する。次いでバイポーラトランジスタ形成領域側の
溝内にベース取り出し電極形成するとともに、ＭＯＳト
ランジスタ形成領域側の溝内にバックゲート電極を形成
し、その後第１の絶縁層側の全面に第２の絶縁層を形成
する。次いでシリコン基板の一部分を除去して、ＳＯＩ
基板の第１のシリコン層と第２のシリコン層とを形成す
る。その後第１のシリコン層上の分離用パターンを形成
するとともに、第２のシリコン層の上面にゲート絶縁膜
を形成する。さらに多結晶シリコン膜と絶縁膜とを形成
し、続いて第１のシリコン層にコレクタ領域を形成す
る。次いでエミッタ領域を形成する部分上にエミッタコ
ンタクト部を形成するとともに、多結晶シリコン膜でコ
レクタ取り出し電極を形成し、かつ多結晶シリコン膜で
ゲート電極を形成する。続いてエミッタコンタクト部の
側壁にエミッタサイドウォール絶縁膜を形成し、絶縁膜
側の全面に多結晶シリコン膜を形成した後、第１のシリ
コン層にベース領域とエミッタ領域とを形成するととも
に、ゲート電極の両側の第２のシリコン層にソース・ド
レイン領域を形成する。その後多結晶シリコン膜でエミ
ッタ取り出し電極を形成するとともにゲート電極の両側
にソース・ドレイン取り出し電極を形成する。

【００１６】

【作用】上記構成のバイポーラトランジスタは、ＳＯＩ
基板の絶縁層に設けた溝の内部にベース取り出し電極を
形成し、このベース取り出し電極上にベース領域を形成
し、さらにベース領域の両側または一方側にコレクタ領
域を形成したことにより、ベース電極の取り出しがベー
ス領域の近くで取り出せる。このため、寄生容量が小さ
くなり電気的特性が高まる。またベース領域が小さくな
るので、バイポーラトランジスタの形成面積が縮小され
る。

【００１７】上記バイポーラトランジスタの製造方法で
は、ＳＯＩ基板の絶縁層になる第１の絶縁層に溝を形成
した後、この溝内にベース取り出し電極を形成したの
で、ベース領域とベース取り出し電極とが接近した状態
に形成される。

【００１８】上記半導体装置では、ＳＯＩ基板の絶縁層
に設けた溝の内部にベース取り出し電極を形成し、ベー
ス取り出し電極上にベース領域を形成したことにより、
ベース電極の取り出しが容易になる。このため、寄生容
量が小さくなり電気的特性が高まる。またベース領域が
小さくなるので、バイポーラトランジスタの形成面積が
縮小化される。さらにシリコン層が薄く形成されるの
で、同一のＳＯＩ基板にバックゲート型のＭＯＳトラン
ジスタを形成することが可能になる。

【００１９】上記半導体装置の製造方法では、薄膜ＳＯ
Ｉ基板の絶縁層に溝を形成して、その溝の内部にベース
取り出し電極を形成し、さらにベース取り出し電極上に
ベース領域が形成されるシリコン層を形成したので、Ｓ
ＯＩ基板のシリコン層を厚く形成する必要がない。この
ため、ＭＯＳトランジスタ形成領域のシリコン層も同時
に形成されるために、同一ＳＯＩ基板にバイポーラトラ
ンジスタとＭＯＳトランジスタとをほぼ同一のプロセス
で製造することが容易になる。

【００２０】

【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。図１に示すように、ＳＯＩ基板には、例え
ば薄膜ＳＯＩ基板１１を用いる。この薄膜ＳＯＩ基板１
１を構成する第１導電形（以下ｎ形と記す）シリコン層
１２には、素子分離領域１３，１４が形成されている。
この素子分離領域１３，１４間のｎ形シリコン層１２の
一部分には第２導電形（以下ｐ形と記す）ベース領域１
５が形成されている。上記ｐ形ベース領域１５の上層に
はｎ⁺ エミッタ領域１６が形成されている。またｐ形ベ
ース領域１５の両側または一方側におけるｎ形シリコン
層１２には、当該ｎ形シリコン層１２の一部分を介して
ｎ⁺ コレクタ領域１７が形成されている。

【００２１】さらにｐ形ベース領域１５の下方における
薄膜ＳＯＩ基板１１を構成する絶縁層１８中には、ｐ形
ベース領域１５に接続するｐ⁺ ベース取り出し電極１９
が形成されている。またｐ⁺ ベース取り出し電極１９の
下方の絶縁層１８中には、ｐ⁺ ベース取り出し電極１９
に接続する低抵抗層２０が形成されている。

【００２２】また上記ｎ形シリコン層１２の上面の一部
には分離用パターン２１が形成されている。この分離用
パターン２１にオーバラップする状態で、上記素子分離
領域１３，１４の各側には、ｎ⁺ コレクタ領域１７に接
続するｎ⁺ コレクタ取り出し電極２２が形成されてい
る。さらに各ｎ⁺ コレクタ取り出し電極２２上には絶縁
膜２３が形成されていて、ｎ⁺ エミッタ領域１６上の絶
縁膜２３にはエミッタコンタクト部２４が形成されてい
る。このエミッタコンタクト部２４の側壁にはエミッタ
サイドウォール絶縁膜２５が形成されている。さらにエ
ミッタコンタクト部２４には、ｎ⁺ エミッタ領域１６に
接続するｎ⁺ エミッタ取り出し電極２６が形成されてい
る。上記の如くに、バイポーラトランジスタ１が構成さ
れている。なお上記説明では、第１導電形をｎ形、第２
導電形をｐ形として説明したが、逆に第１導電形をｐ
形、第２導電形をｎ形とすることも可能である。

【００２３】上記バイポーラトランジスタ１は、薄膜Ｓ
ＯＩ基板１１中にｐ⁺ ベース取り出し電極１９を形成
し、このｐ⁺ ベース取り出し電極１９に接続する状態に
薄膜ＳＯＩ基板１１のｎ形シリコン層１２を形成したこ
とにより、真性領域（ｐ形ベース領域１５，ｎ⁺ エミッ
タ領域１６，ｎ⁺ コレクタ領域１７）と最小限のコンタ
クト領域（ｐ⁺ ベース取り出し電極１９）とにより構成
される。このため、バイポーラトランジスタ１の形成面
積が小さくなる。またバイポーラトランジスタ１の周囲
が絶縁体でほぼ覆われているので、高性能化される。

【００２４】次に上記バイポーラトランジスタ１の製造
方法を、図２〜図４の製造工程図（その１）〜（その
３）により説明する。図２の（１）に示すように、第１
の工程を行う。この工程では、まず例えば通常のＬＯＣ
ＯＳ酸化法によって、第１導電形（以下ｎ形と記す）シ
リコン基板３１の表層に素子分離領域１３，１４を、例
えば２００ｎｍの厚さに形成する。

【００２５】その後、例えば化学的気相成長法によっ
て、素子分離領域１３，１４側の全面に第１の絶縁層３
２を形成する。この第１の絶縁層３２は、例えば酸化シ
リコンで形成する。その後レジストを塗布して表面が平
坦なレジスト膜（図示せず）を形成した後、上記レジス
ト膜と上記第１の絶縁層３２の上層をエッチバック処理
して当該第１の絶縁層３２の膜厚を、例えば３００ｎｍ
〜４００ｎｍにするとともに、当該第１の絶縁層３２の
表面を平坦化する。続いて通常のホトリソグラフィーと
エッチングとによって、上記第１の絶縁層３２の一部分
にｎ形シリコン基板３１に達する溝３３を形成する。上
記エッチングは、シリコンに対する酸化シリコンの選択
比が大きいエッチング条件にて行う。

【００２６】次いで第２の工程を行う。この工程では、
まず図２の（２）に示すように、例えば化学的気相成長
法によって、例えば酸化シリコン膜（３４）を成膜す
る。続いてこの酸化シリコン膜（３４）をエッチバック
処理して、上記溝３３の側壁にサイドウォール３５を形
成する。このサイドウォール３５は、後述するｐ形ベー
ス領域（１５）とｐ⁺ ベース取り出し領域（１９）との
位置合わせ余裕を与える。

【００２７】次いで例えば、化学的気相成長法によっ
て、上記溝３３の内部と上記第１の絶縁層３２の上面と
に、例えばｐ形の多結晶シリコン膜３６を形成する。そ
の後レジストを塗布して表面が平坦なレジスト膜（図示
せず）を形成した後、エッチバック処理によって、上記
レジスト膜と上記多結晶シリコン膜３６の２点鎖線で示
す部分を除去して、溝３３の内部に多結晶シリコン膜３
６よりなるｐ⁺ ベース取り出し電極１９を形成する。こ
のｐ⁺ ベース取り出し電極１９は、５０ｎｍ〜１００ｎ
ｍの厚さに形成される。なお、上記多結晶シリコン膜３
６は、成膜後に例えばイオン注入法によって、ｎ形の不
純物〔例えばホウ素（Ｂ⁺ ）〕を導入してもよい。

【００２８】その後図２の（３）に示すように、ｐ⁺ ベ
ース取り出し電極１９の抵抗を下げるために、ｐ⁺ ベー
ス取り出し電極１９上の溝３３の内部に、例えばタング
ステン（Ｗ）を選択成長させて、タングステン電極３７
を形成する。

【００２９】続いて例えば化学的気相成長法によって、
第１の絶縁層３２側の全面に酸化シリコン膜よりなる第
２の絶縁層３８を形成する。上記第１の絶縁層３２と第
２の絶縁層３８とによって、絶縁層１８が形成される。
その後、第２の絶縁層３８の表面を平坦に研磨した後、
通常のウエハの貼り合わせ法によって、ベースウエハと
して、例えば単結晶シリコンウエハ３９を貼り合わせ
る。

【００３０】次いで図３の（４）に示すように、第３の
工程で、例えば研削と研磨（通常のラッピング）によっ
て、素子分離領域１３，１４が表出するまで上記ｎ形シ
リコン基板３１の２点鎖線で示す部分を除去する。この
とき、素子分離領域１３，１４が研磨ストッパーにな
る。そして素子分離領域１３，１４間にｎ形シリコン層
１２を形成する。このときのｎ形シリコン層１２の厚さ
は、通常素子分離領域１３，１４の厚さのおよそ１／２
になる。なお上記図３の（４）に示す図は、上記図２の
（３）に示す図を反転した状態で示す。また図３の
（５）以降に示す図も、上記図２の（３）に示す図を反
転した状態で示す。

【００３１】次いで図３の（５）に示すように、第４の
工程を行う。この工程では、まず、例えば通常の熱酸化
法によって、上記ｎ形シリコン層１２の表層に分離用絶
縁膜４０を形成する。その後、通常のホトリソグラフィ
ーとエッチングとによって、上記分離用絶縁膜４０の２
点鎖線で示す部分を除去して分離用パターン４１を形成
する。なおホトリソグラフィー時において、分離用絶縁
膜４０中に不純物が侵入するのを防ぐために、分離用絶
縁膜４０の上面側に多結晶シリコン膜４２を形成するこ
とも可能である。

【００３２】続いて図３の（６）に示すように、第５の
工程を行う。この工程では、まず通常の化学的気相成長
法によって、分離用パターン４１側の全面に多結晶シリ
コン膜４３を形成する。続いて通常のイオン注入法によ
って、上記多結晶シリコン膜４３に、ｎ形の不純物とし
て、例えばヒ素（Ａｓ⁺ ）を導入する。そして、通常の
拡散処理によって、素子分離領域１３，１４のうちの一
方側または両方側におけるｎ形シリコン層１２の上層に
ｎ⁺ コレクタ領域１７を形成する。

【００３３】その後例えば、通常の化学的気相成長法に
よって、上記多結晶シリコン膜４３の上面に酸化シリコ
ンよりなる絶縁膜４４を形成する。次いで通常のホトリ
ソグラフィーとエッチングとによって、上記絶縁膜４４
と多結晶シリコン膜４３と分離用パターン４１との２点
鎖線で示す部分を除去してエミッタコンタクト部２４を
形成する。同時に上記多結晶シリコン膜４３で上記ｎ形
シリコン層１２に接続するｎ⁺ コレクタ取り出し電極４
５を形成する。

【００３４】次いで図４の（７）に示すように、通常の
化学的気相成長法によって、上記エミッタコンタクト部
２４の内壁を含む上記絶縁膜４４側の全面に、酸化シリ
コンよりなるサイドウォール用絶縁膜４６を形成する。
その後通常のエッチバック処理によって、上記サイドウ
ォール用絶縁膜４６をエッチバックして、エミッタコン
タクト部２４の側壁にエミッタサイドウォール絶縁膜２
５を形成する。

【００３５】続いて図４の（８）に示すように、第６の
工程を行う。この工程では、例えば、通常の化学的気相
成長法によって、多結晶シリコン膜よりなる取り出し電
極形成膜４７を形成する。次いで、例えば、通常のイオ
ン注入法によって、上記取り出し電極形成膜４７中に、
ｐ形の不純物として、例えばホウ素（Ｂ⁺ ）を導入す
る。続いてアニール処理を行って、上記ｐ形の不純物を
エミッタコンタクト部２４の取り出し電極形成膜４７よ
りｎ形シリコン層１２の上層に拡散して、ｐ形ベース領
域１５を形成する。

【００３６】その後、例えば、通常のイオン注入法によ
って、上記取り出し電極形成膜４７中に、ｎ形の不純物
として、例えばヒ素（Ａｓ⁺ ）を導入する。続いてアニ
ール処理を行って、上記ｎ形の不純物をエミッタコンタ
クト部２４の取り出し電極形成膜４７より上記ｐ形ベー
ス領域１５の上層に拡散して、ｎ⁺ エミッタ領域１６を
形成する。

【００３７】次いで、例えば、通常のホトリソグラフィ
ーとエッチングとによって、上記取り出し電極形成膜４
７の２点鎖線で示す部分を除去し、当該取り出し電極形
成膜４７でｎ⁺ エミッタ取り出し電極２６を形成する。

【００３８】なお、上記取り出し電極形成膜４７中の第
１導電形（例えばｎ形）の不純物と第２導電形（例えば
ｐ形）の不純物とを、同一の拡散処理によって、同時に
ｎ形シリコン層１２に拡散して、上記ｐ形ベース領域１
５とｎ⁺ エミッタ領域１６とを形成することも可能であ
る。

【００３９】その後図４の（９）に示すように、例え
ば、化学的気相成長法によって、酸化シリコンよりなる
層間絶縁膜５０を形成する。さらにホトリソグラフィー
とエッチングとによって、ｎ⁺ コレクタ取り出し電極４
５上とｎ⁺ エミッタ取り出し電極２６上とにコンタクト
ホール５１，５２を形成した後、通常の金属電極の形成
方法によって、コンタクトホール５１に、ベース電極
（図示せず）を形成するとともに、コンタクトホール５
２にエミッタ電極（図示せず）を形成する。

【００４０】上記製造方法では、薄膜ＳＯＩ基板１１の
第１の絶縁層３２中に、バイポーラトランジスタ１のｐ
⁺ ベース取り出し電極１９を形成した後、薄膜ＳＯＩ基
板１１のｎ形シリコン層１２を形成したので、ｎ形シリ
コン層１２の厚さを薄く形成することが可能になる。な
お上記説明では、第１導電形をｎ形、第２導電形をｐ形
として説明したが、逆に第１導電形をｐ形、第２導電形
をｎ形とすることも可能である。

【００４１】次に第２の実施例として、上記薄膜ＳＯＩ
基板１１に上記バイポーラトランジスタ１とＭＯＳトラ
ンジスタとを搭載した半導体装置を、図５の概略構成断
面図により説明する。図に示すように、薄膜ＳＯＩ基板
１１には、上記第１の実施例で説明したバイポーラトラ
ンジスタ１と以下に説明するＭＯＳトランジスタ２とが
搭載されている。上記バイポーラトランジスタ１の構造
は、上記第１の実施例で説明したと同様なので、ここで
の説明は省略する。

【００４２】次に上記ＭＯＳトランジスタ２の構造を説
明する。図に示すように、薄膜ＳＯＩ基板１１には、バ
イポーラトランジスタ１を形成した第１のシリコン層６
０（第１の実施例のシリコン層１２に相当する）に対し
て素子分離領域１４を介した位置にｎ形の第２のシリコ
ン層６１が形成されている。この第２のシリコン層６１
の上面にはゲート絶縁膜６２が形成されている。このゲ
ート絶縁膜６２は、例えば、酸化シリコン膜よりなる。
上記ゲート絶縁膜６２の上面にはゲート電極６３が形成
されている。このゲート電極６３は、例えば、多結晶シ
リコンで形成される。

【００４３】また上記ゲート電極６３の両側の上記第２
のシリコン層６１には、第２導電形（例えばｐ⁺ ）のソ
ース・ドレイン領域６４，６５が形成されている。さら
に第２のシリコン層６１の下面にはバックゲート絶縁膜
６６が形成されている。このバックゲート絶縁膜６６
は、例えば、酸化シリコン膜よりなる。さらに上記薄膜
ＳＯＩ基板１１の絶縁層１８中には、バックゲート絶縁
膜６６の下面に接続するバックゲート電極６７が形成さ
れている。このように、ＭＯＳトランジスタ２は構成さ
れている。

【００４４】したがって上記の如くに、バイポーラトラ
ンジスタ１とＭＯＳトランジスタ２とを搭載した半導体
装置３が形成されている。なお上記説明では、第１導電
形をｎ形、第２導電形をｐ形として説明したが、逆に第
１導電形をｐ形、第２導電形をｎ形とすることも可能で
ある。

【００４５】上記バイポーラトランジスタ１では、絶縁
層１８にｐ⁺ ベース取り出し電極１９を形成することに
よって、薄膜ＳＯＩ基板１１の第１のシリコン層６０の
厚さを薄く形成することが可能になる。このため、高性
能なバックゲート構造のＭＯＳトランジスタ２を、同一
の薄膜ＳＯＩ基板１１に形成することが可能になる。ま
た第１の実施例で説明したと同様に、バイポーラトラン
ジスタ１の形成面積が小さくなる。

【００４６】なお上記半導体装置３では、ＭＯＳトラン
ジスタ２をＮＭＯＳトランジスタで説明したが、ＰＭＯ
Ｓトランジスタでも同様の構造を形成することが可能で
ある。またＮＭＯＳトランジスタの他にＰＭＯＳトラン
ジスタを同様にして設けて、ＣＭＯＳトランジスタを構
成することにより、上記半導体装置３をＢｉ−ＣＭＯＳ
デバイスとすることも可能である。

【００４７】次に上記半導体装置３の製造方法を、図６
〜図８の製造工程図（その１）〜（その３）により説明
する。図６の（１）に示すように、第１の工程を行う。
この工程では、まず例えば通常のＬＯＣＯＳ酸化法によ
って、第１導電形（以下ｎ形と記す）シリコン基板３１
の表層に、バイポーラトランジスタ形成領域７１とＭＯ
Ｓトランジスタ形成領域７２とを分離する素子分離領域
１３，１４，７３を、例えば２００ｎｍの厚さに形成す
る。

【００４８】次いで例えば、通常の熱酸化法によって、
ｎ形シリコン基板３１の表層にバックゲート用絶縁膜７
４を形成する。続いて化学的気相成長法によって、バッ
クゲート用絶縁膜７４側の全面に 多結晶シリコン膜７
５を成膜する。この多結晶シリコン膜７５は、後のホト
リソグラフィー工程において、例えばレジストによりバ
ックゲート用絶縁膜７４が汚染されるのを防止する。そ
の後、ホトリソグラフィーとエッチングとによって、バ
イポーラトランジスタ形成領域７１上の多結晶シリコン
膜７５（２点鎖線で示す部分）とバックゲート用絶縁膜
７４（１点鎖線で示す部分）とを除去する。そしてＭＯ
Ｓトランジスタ形成領域７２上のバックゲート用絶縁膜
７４でバックゲート絶縁膜６６を形成する。

【００４９】その後、図６の（２）に示すように、例え
ば化学的気相成長法によって、素子分離領域１３，１
４，７３側の全面に第１の絶縁層３２を形成する。この
第１の絶縁層３２は、例えば窒化シリコンで形成する。
その後レジストを塗布して表面が平坦なレジスト膜（図
示せず）を形成した後、上記レジスト膜と上記第１の絶
縁層３２の上層（２点鎖線で示す部分）とをエッチバッ
ク処理して、当該第１の絶縁層３２の膜厚を、例えば３
００ｎｍ〜４００ｎｍにするとともにその表面を平坦化
する。

【００５０】続いて通常のホトリソグラフィーとエッチ
ングとによって、上記第１の絶縁層３２の一部分にｎ形
シリコン基板３１に達する溝３３，７６を形成する。上
記エッチングは、ｎ形シリコン基板３１に対する窒化シ
リコンの選択比が大きいエッチング条件にて行う。

【００５１】次いで化学的気相成長法によって、溝３
３，７６の内部と第１の絶縁層３２側の全面に酸化シリ
コン膜３４を成膜する。その後、酸化シリコン膜３４の
２点鎖線で示す部分をエッチバック処理して、溝３３，
７６の各側壁にサイドウォール３５を形成する。

【００５２】次いで第２の工程を行う。この工程では、
まず図６の（３）に示すように、例えば化学的気相成長
法によって、上記溝３３の内部と溝７６の内部と上記第
１の絶縁層３２の上面とに、例えばｐ形の多結晶シリコ
ン膜３６を形成する。その後レジストを塗布して表面が
平坦なレジスト膜（図示せず）を形成した後、エッチバ
ック処理によって、上記レジスト膜と上記多結晶シリコ
ン膜３６の２点鎖線で示す部分を除去して、溝３３の内
部に多結晶シリコン膜３６よりなるｐ⁺ ベース取り出し
電極１９を形成するとともに溝７６の内部に多結晶シリ
コン膜３６よりなるバックゲート電極６７を形成する。
上記ｐ⁺ ベース取り出し電極１９は例えば５０ｎｍ〜１
００ｎｍの厚さに形成される。またバックゲート電極６
７は例えば３００ｎｍ〜４００ｎｍの厚さに形成され
る。なお、上記多結晶シリコン膜３６は、成膜後に例え
ばイオン注入法によって、ｐ形の不純物〔例えばホウ素
（Ｂ⁺ ）〕を導入することによって、ｐ形の多結晶シリ
コン膜にしてもよい。

【００５３】その後図６の（４）に示すように、ｐ⁺ ベ
ース取り出し電極１９やバックゲート電極６７の抵抗を
下げるために、ｐ⁺ ベース取り出し電極１９上の溝３３
の内部やバックゲート電極６７上の溝７６の内部に、例
えばタングステン（Ｗ）を選択成長させて、タングステ
ン電極３７，７７を形成する。この場合には、例えば、
上記第１の絶縁層３２の厚さを厚くして、上記溝３３，
７６を深く形成する。

【００５４】続いて例えば化学的気相成長法によって、
第１の絶縁層３２側の全面に酸化シリコン膜よりなる第
２の絶縁層３８を形成する。上記第１の絶縁層３２と第
２の絶縁層３８とによって、絶縁層１８が形成される。
その後、第２の絶縁層３８の表面を平坦に研磨した後、
通常のウエハの貼り合わせ法によって、ベースウエハと
して、例えば単結晶シリコンウエハ３９を貼り合わせ
る。

【００５５】次いで図７の（５）に示すように、第３の
工程で、例えば研削と研磨（通常のラッピング）によっ
て、素子分離領域１３，１４，７３が表出するまで上記
ｎ形シリコン基板３１の２点鎖線で示す部分を除去す
る。このとき、素子分離領域１３，１４，７３が研磨ス
トッパーになる。そして素子分離領域１３，１４間に第
１のシリコン層６０を形成するとともに素子分離領域１
４，７３間に第２のシリコン層６１を形成する。このと
きの第１，第２のシリコン層６０，６１の厚さは、通常
素子分離領域１３，１４，７３の厚さのおよそ１／２に
なる。なお上記図７の（５）に示す図は、上記図６の
（４）に示す図を反転した状態で示す。また図７の
（６）以降に示す図も、上記図６の（４）に示す図を反
転した状態で示す。

【００５６】次いで図７の（６）に示すように、第４の
工程を行う。この工程では、まず、例えば通常の熱酸化
法によって、上記第１，第２のシリコン層６０，６１の
各表層にゲート用絶縁膜７８を形成する。続いて例え
ば、通常の化学的気相成長法によって、上記ゲート用絶
縁膜７８側の全面に、多結晶シリコン膜でゲートを形成
する膜７９を形成する。その後、通常のホトリソグラフ
ィーとエッチングとによって、ゲート用絶縁膜７８とゲ
ートを形成する膜７９との２点鎖線で示す部分を除去し
て、第１のシリコン層６０の上面の一部分に上記ゲート
用絶縁膜７８で分離用パターン４１を形成する。同時に
第２のシリコン層６１を覆う状態に上記ゲートを形成す
る膜７９とゲート用絶縁膜７８との２点鎖線で示す部分
を除去してゲート形成用パターン８０を形成する。

【００５７】続いて図７の（７）に示すように、第５の
工程を行う。この工程では、まず通常の化学的気相成長
法によって、分離用パターン４１側とゲート形成用パタ
ーン８０側との全面に多結晶シリコン膜４３を形成す
る。続いて通常のイオン注入法によって、上記多結晶シ
リコン膜４３に、ｎ形の不純物として、例えばヒ素（Ａ
ｓ⁺ ）を導入する。そして、通常の拡散処理によって、
素子分離領域１３，１４のうちの一方側または両方側に
おける第１のシリコン層６０の上層にｎ⁺ コレクタ領域
１７を形成する。

【００５８】その後例えば、通常の化学的気相成長法に
よって、上記多結晶シリコン膜４２の上面に酸化シリコ
ンよりなる絶縁膜４４を形成する。次いで通常のホトリ
ソグラフィーとエッチングとによって、上記絶縁膜４４
と多結晶シリコン膜４３と分離用パターン４１との２点
鎖線で示す部分を除去してエミッタコンタクト部２４を
形成する。同時に上記多結晶シリコン膜４３で上記第１
のシリコン層６０に接続するｎ⁺ コレクタ取り出し電極
４５を上記絶縁膜４４を載せた状態に形成する。さらに
多結晶シリコン膜４３とゲートを形成する膜７９とでゲ
ート電極６３を形成するとともに上記ゲート用絶縁膜７
８でゲート絶縁膜６２を形成する。

【００５９】次いで図８の（８）に示すように、通常の
化学的気相成長法によって、上記エミッタコンタクト部
２４の内壁を含む上記絶縁膜４４側の全面に、酸化シリ
コンよりなるサイドウォール用絶縁膜４６を形成する。
その後通常のエッチバック処理によって、上記サイドウ
ォール用絶縁膜４６をエッチバックして、エミッタコン
タクト部２４の側壁にエミッタサイドウォール絶縁膜２
５を形成するとともに、ゲート電極６３の側壁にゲート
サイドウォール絶縁膜８１を形成する。なお、ＭＯＳト
ランジスタ２をＬＤＤ構造に形成する場合には、サイド
ウォール用絶縁膜４６を成膜する前に、ゲート電極６３
の両側の第２のシリコン層６１にＬＤＤを形成するため
のイオン注入を行う。

【００６０】続いて図８の（９）に示すように、第６の
工程を行う。この工程では、例えば、通常の化学的気相
成長法によって、多結晶シリコン膜よりなる取り出し電
極形成膜４７を形成する。次いで、例えば、通常のイオ
ン注入法によって、上記取り出し電極形成膜４７中に、
ｐ形の不純物として、例えばホウ素（Ｂ⁺ ）を導入す
る。続いてアニール処理を行って、上記ｐ形の不純物を
エミッタコンタクト部２４の取り出し電極形成膜４７よ
り第１のシリコン層６０の上層に拡散して、上記ｎ⁺ コ
レクタ領域１７に対して第１のシリコン層６０の一部分
を介してｐ形ベース領域１５を形成するとともに、ゲー
ト電極６３の両側における第２のシリコン層６１にｐ⁺
ソース・ドレイン領域６４，６５を形成する。

【００６１】その後、例えば、通常のイオン注入法によ
って、エミッタ領域を形成する上方のエミッタ取り出し
電極形成膜４７中に、ｎ形の不純物として、例えばヒ素
（Ａｓ⁺ ）を導入する。続いてアニール処理を行って、
上記ｎ形の不純物をエミッタコンタクト部２４の取り出
し電極形成膜４７より上記ｐ形ベース領域１５の上層に
拡散して、ｎ⁺ エミッタ領域１６を形成する。また通常
のイオン注入法によって、ｐ⁺ ソース・ドレイン領域６
４，６５上の上記取り出し電極形成膜４７中にｐ形の不
純物として、例えばホウ素（Ｂ⁺ ）を導入する。

【００６２】次いで、例えば、通常のホトリソグラフィ
ーとエッチングとによって、上記取り出し電極形成膜４
７の２点鎖線で示す部分を除去し、当該取り出し電極形
成膜４７でｎ⁺ エミッタ取り出し電極２６を形成すると
ともに、ゲート電極６３の両側にｐ⁺ ソース・ドレイン
領域６４，６５に接続するｐ⁺ ソース・ドレイン取り出
し電極８２，８３を形成する。

【００６３】上記の如くして、バイポーラトランジスタ
１とＭＯＳトランジスタ２とが形成されて、半導体装置
３が構成される。なお、上記取り出し電極形成膜４７中
の第１導電形（例えばｎ形）の不純物と第２導電形（例
えばｐ形）の不純物とを、同一の拡散処理によって、同
時に第１のシリコン層６０に拡散して、上記ｐ形ベース
領域１５とｎ⁺ エミッタ領域１６とを形成することも可
能である。

【００６４】その後図８の（１０）に示すように、、例
えば、化学的気相成長法によって、酸化シリコンよりな
る層間絶縁膜５０を形成する。さらに、ホトリソグラフ
ィーとエッチングとによって、ｎ⁺ コレクタ取り出し電
極４５上とｎ⁺ エミッタ取り出し電極２６上とにコンタ
クトホール５１，５２を形成するとともにｐ⁺ ソース・
ドレイン取り出し電極８２，８３上とゲート電極６３上
とにコンタクトホール８４，８５，（図示せず）を形成
した後、通常の金属電極の形成方法によって、コンタク
トホール５１にコレクタ金属電極（図示せず）を形成
し、コンタクトホール５２にエミッタ金属電極（図示せ
ず）を形成するとともに、コンタクトホール８４，８５
にソース・ドレイン金属電極（図示せず）を形成し、か
つコンタクトホール（図示せず）にゲート金属電極（図
示せず）を形成する。

【００６５】上記製造方法では、薄膜ＳＯＩ基板１１の
第１の絶縁層３２に形成した溝３３の内部にバイポーラ
トランジスタ１のｐ⁺ ベース取り出し電極１９を形成す
るとともに同第１の絶縁層３２に形成した溝７６の内部
にＭＯＳトランジスタ２のバックゲート電極６７を形成
した後、薄膜ＳＯＩ基板１１の各第１，第２のシリコン
層６０，６１を形成したので、各シリコン層６０，６１
の厚さを薄く形成することが可能になる。上記説明で
は、第１導電形をｎ形、第２導電形をｐ形として説明し
たが、逆に第１導電形をｐ形、第２導電形をｎ形とする
ことも可能である。

【００６６】なお上記製造では、ＭＯＳトランジスタ１
はＮＭＯＳトランジスタを例にして説明したが、ＰＭＯ
Ｓトランジスタでも同様にして形成することが可能であ
る。またＮＭＯＳトランジスタの他にＰＭＯＳトランジ
スタを同様にして設けて、ＣＭＯＳトランジスタを形成
することにより、Ｂｉ−ＣＭＯＳデバイスを構成するこ
とも可能である。

【００６７】

【発明の効果】以上、説明したように、請求項１の発明
によれば、バイポーラトランジスタのエミッタ領域とベ
ース領域との下方のＳＯＩ基板の絶縁層にベース取り出
し電極を形成したので、バイポーラトランジスタの形成
領域に占めるベースコンタクト部の面積が小さくなる。
またベース領域の近くにベース取り出し電極を設けるこ
とができるので、寄生容量が小さくなり、バイポーラト
ランジスタの特性の向上が図れる。さらにＳＯＩ基板に
バイポーラトランジスタを形成したので、バイポーラト
ランジスタの周囲は絶縁体にほぼ囲まれる。このため、
高性能化が図れる。請求項２の発明によれば、ＳＯＩ基
板を形成する際に、絶縁層に溝を形成してその溝内にベ
ース取り出し電極を形成した後に、シリコン層を設けて
ベース領域を形成したので、ＳＯＩ基板に形成されるバ
イポーラトランジスタの形成面積の縮小化を図ることが
できる。請求項３の発明によれば、ＳＯＩ基板に高性能
なバイポーラトランジスタとバックゲート型のＭＯＳト
ランジスタとを搭載することが可能なので、例えば高性
能なＢｉ−ＣＭＯＳデバイスを構成することが可能にな
る。請求項４の発明によれば、ＳＯＩ基板を形成する際
に、絶縁層に溝を形成して、この一方の溝の内部にベー
ス取り出し電極を形成するとともに他方の溝の内部にバ
ックゲート電極を形成し、その後各溝上にシリコン層を
形成したので、同一ＳＯＩ基板に、横型バイポーラトラ
ンジスタとバックゲート型のＭＯＳトランジスタとをほ
ぼ同一プロセスによって形成することが可能になる。

【図面の簡単な説明】

【図１】第１の実施例の概略構成断面図である。

【図２】第１の実施例の製造工程図（その１）である。

【図３】第１の実施例の製造工程図（その２）である。

【図４】第１の実施例の製造工程図（その３）である。

【図５】第２の実施例の概略構成断面図である。

【図６】第２の実施例の製造工程図（その１）である。

【図７】第２の実施例の製造工程図（その２）である。

【図８】第２の実施例の製造工程図（その３）である。

【図９】従来のＭＯＳＦＥＴの概略構成断面図である。

【図１０】従来の横型ｎｐｎバイポーラトランジスタの
概略構成断面図である。

【図１１】図１０のレイアウト図である。

【符号の説明】

１ バイポーラトランジスタ ２ ＭＯＳトランジスタ ３ 半導体装置 １１ 薄膜ＳＯＩ基板 １２ ｎ形シリコン層 １３ 素子分離領域 １４ 素子分離領域 １５ ｐ形ベース領域 １６ ｎ⁺ エミッタ領域 １７ ｎ⁺ コレクタ領域 １８ 絶縁層 １９ ｐ⁺ ベース取り出し電極 ２１ 分離用パターン ２２ ｎ⁺ コレクタ取り出し電極 ２３ 絶縁膜 ２４ エミッタコンタクト部 ２５ エミッタサイドウォール絶縁膜 ２６ ｎ⁺ エミッタ取り出し電極 ３１ ｎ形シリコン基板 ３２ 第１の絶縁層 ３３ 溝 ３８ 第２の絶縁層 ４１ 分離用パターン ４３ 多結晶シリコン膜 ４４ 絶縁膜 ４７ 取り出し電極形成膜 ６０ 第１のシリコン層 ６１ 第２のシリコン層 ６２ ゲート絶縁膜 ６３ ゲート電極 ６４ ｐ⁺ ソース・ドレイン領域 ６５ ｐ⁺ ソース・ドレイン領域 ６６ バックゲート絶縁膜 ６７ バックゲート電極 ７１ バイポーラトランジスタ形成領域 ７２ ＭＯＳトランジスタ形成領域 ７３ 素子分離領域 ７６ 溝 ７８ ゲート用絶縁膜 ７９ ゲートを形成する膜 ８２ ｐ⁺ ソース・ドレイン取り出し電極 ８３ ｐ⁺ ソース・ドレイン取り出し電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ 8728−4Ｍ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 絶縁層とシリコン層とを積層してなるＳ
   ＯＩ基板のシリコン層の上層に形成したベース領域と、 前記ベース領域の上層に形成したエミッタ領域と、 前記ベース領域の両側または一方側の前記シリコン層
   に、当該シリコン層の一部分を介して形成したコレクタ
   領域と、 前記ベース領域の下方における前記ＳＯＩ基板の絶縁層
   中に、当該ベース領域に接続する状態に形成したベース
   取り出し電極とよりなることを特徴とするバイポーラト
   ランジスタ。
2. 【請求項２】 シリコン基板の表層に素子分離領域を形
   成した後、素子分離領域側の当該シリコン基板の全面に
   第１の絶縁層を形成し、次いで前記第１の絶縁層に前記
   シリコン基板に達する溝を形成する第１の工程と、 前記溝の内部に前記シリコン基板に接続するベース取り
   出し電極を形成した後、前記ベース取り出し電極側の全
   面に第２の絶縁層を形成する第２の工程と、 前記素子分離領域が表出する状態になるまで前記シリコ
   ン基板を除去して、前記素子分離領域間の当該シリコン
   基板でシリコン層を形成する第３の工程と、 前記ベース取り出し電極の上方における前記シリコン層
   上の一部分に分離用パターンを形成する第４の工程と、 前記分離用パターン側の全面に多結晶シリコン膜と絶縁
   膜とを形成し、次いで前記両方またはいずれか一方の素
   子分離領域側における前記シリコン層の上層にコレクタ
   領域を形成し、続いてエミッタ領域を形成する上方の当
   該絶縁膜と多結晶シリコン膜と分離用パターンとを除去
   してエミッタコンタクト部を形成する第５の工程と、 前記エミッタコンタクト部の側壁にエミッタサイドウォ
   ール絶縁膜を形成し、続いて当該エミッタコンタクト部
   に取り出し電極形成膜を成膜した後、前記取り出し電極
   形成膜より不純物を拡散して前記シリコン層に前記ベー
   ス取り出し電極に接続する状態にベース領域を形成する
   とともに当該ベース領域の上層にエミッタ領域を形成し
   た後、前記取り出し電極形成膜でエミッタ取り出し電極
   を形成する第６の工程とよりなることを特徴とするバイ
   ポーラトランジスタの製造方法。
3. 【請求項３】 バイポーラトランジスタと当該バイポー
   ラトランジスタを形成したＳＯＩ基板に搭載したＭＯＳ
   トランジスタとよりなる半導体装置であって、 前記バイポーラトランジスタは、 ＳＯＩ基板の第１のシリコン層の上層に形成したベース
   領域と、 前記ベース領域の上層に形成したエミッタ領域と、 前記ベース領域の両側または一方側の前記シリコン層
   に、当該シリコン層の一部分を介して形成したコレクタ
   領域と、 前記ベース領域の下方における前記ＳＯＩ基板の絶縁層
   中に、当該ベース領域に接続する状態に形成したベース
   取り出し電極とよりなり、 前記ＭＯＳトランジスタは、 前記ＳＯＩ基板の第２のシリコン層の上面に形成したゲ
   ート絶縁膜と、 前記ゲート絶縁膜の上面に形成したゲート電極と、 前記ゲート電極の両側の前記第２のシリコン層に形成し
   たソース・ドレイン領域と、 前記第２のシリコン層の下面に接続する状態に形成した
   バックゲート絶縁膜と、 前記ゲート電極の下方における前記ＳＯＩ基板の絶縁層
   中に、当該バックゲート絶縁膜の下面に接続する状態に
   形成したバックゲート電極とよりなることを特徴とする
   バイポーラトランジスタとＭＯＳトランジスタとを搭載
   した半導体装置。
4. 【請求項４】 シリコン基板の表層に、バイポーラトラ
   ンジスタ形成領域とＭＯＳトランジスタ形成領域とを分
   離する素子分離領域を形成した後、当該ＭＯＳトランジ
   スタ形成領域における当該シリコン基板の全面にバック
   ゲート絶縁膜を形成し、次いで前記素子分離領域側の全
   面に第１の絶縁層を形成した後、前記バイポーラトラン
   ジスタ形成領域上と前記ＭＯＳトランジスタ形成領域上
   とにおける前記第１の絶縁層に前記シリコン基板に達す
   る溝を形成する第１の工程と、 前記バイポーラトランジスタ形成領域側の溝の内部に前
   記シリコン基板に接続するベース取り出し電極を形成す
   るとともに、前記ＭＯＳトランジスタ形成領域側の溝の
   内部にバックゲート電極を形成し、その後前記第１の絶
   縁層側の全面に第２の絶縁層を形成する第２の工程と、 前記素子分離領域が表出する状態になるまで前記シリコ
   ン基板を除去して、前記各素子分離領域間の当該シリコ
   ン基板で第１のシリコン層と第２のシリコン層とを形成
   する第３の工程と、 前記コレクタ領域の上方における前記第１のシリコン層
   上の一部分に分離用パターンを形成し、かつ前記第２の
   シリコン層の上面にゲート用絶縁膜を形成し、さらにゲ
   ート電極を形成する膜を成膜する第４の工程と、 前記分離用パターン側の全面に多結晶シリコン膜と絶縁
   膜とを形成し、次いで前記第１のシリコン層の両方また
   は一方の素子分離領域側における当該第１のシリコン層
   にコレクタ領域を形成し、続いてエミッタ領域を形成す
   る上方の当該絶縁膜と多結晶シリコン膜と分離用パター
   ンとの一部分を除去してエミッタコンタクト部を形成す
   るとともに前記多結晶シリコン膜でコレクタ取り出し電
   極を形成し、かつ前記多結晶シリコン膜と前記ゲート電
   極を形成する膜とでゲート電極を形成するとともに前記
   ゲート用絶縁膜でゲート絶縁膜を形成する第５の工程
   と、 前記エミッタコンタクト部の側壁にエミッタサイドウォ
   ール絶縁膜を形成するとともに前記ゲート電極の側壁に
   ゲートサイドウォール絶縁膜を形成した後、前記絶縁膜
   側の全面に取り出し電極形成膜を形成し、その後前記第
   １のシリコン層にベース領域を形成し、かつ前記ベース
   領域の上層にエミッタ領域を形成するとともに、前記ゲ
   ート電極の両側における第２のシリコン層にソース・ド
   レイン領域を形成した後、前記取り出し電極形成膜で、
   前記エミッタコンタクト部にエミッタ取り出し電極を形
   成するとともに前記ゲート電極の両側に前記各ソース・
   ドレイン領域に接続するソース・ドレイン取り出し電極
   を形成する第６の工程とよりなることを特徴とするバイ
   ポーラトランジスタとＭＯＳトランジスタとを搭載した
   半導体装置の製造方法。