JPH05205038A - データ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 パックト・ピクセル型のデータから１６ビッ
ト単位のプレーン型のデータへ、短時間で変換すること
ができるハードウェアによるデータ変換器を提供する。 【構成】 データ変換器１において、アドレス発生器１
１は、アドレス・ライン２２を介してメモリ２に対する
アドレスを発生する。アドレス発生器１２は、アドレス
・ライン３２を介してメモリ３に対するアドレスを発生
する。データ整列器１３は、メモリ２より４ビットのデ
ータを並列に入力し、この入力したデータを所定の順序
に並べ変えて、この並べ変えたデータの内の１６ビット
を並列にメモリ３に対して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ変換器に関し、
特に、データのビット順序を並べ換えるデータ変換器に
関する。

【０００２】

【従来の技術】従来のグラフィックス・システムのメモ
リ構成の方法としては、パックト・ピクセル構成とプレ
ーナ構成の２方法がある。パックト・ピクセル構成を図
４及び図５に、プレーナ構成を図６に示す。図４，図５
及び図６において、格子の中の数字はビット・アドレス
を表わすものである。図４に示すようにパックト・ピク
セル構成では、メモリのあるアドレスに格納されている
データは１ビットずつの各プレーンに振り分けられてい
る。図４は、１ワードのデータを４ビットとした場合の
パックト・ピクセル構成であり、図５は、１ワードのデ
ータを１６ビットとした場合のパックト・ピクセル構成
である。図４に示すパックト・ピクセル構成は、必要と
なるメモリ・チップの個数を少なくすることができると
いう長所があり、図５に示すパックト・ピクセル構成で
は、１回のメモリ・アクセスで４ドットのデータが得ら
れるという長所がある。

【０００３】図６に示すようなプレーナ構成では、メモ
リのあるアドレスに格納されているデータは、ある１つ
のプレーンのデータとなる。各プレーンのデータは、そ
れぞれメモリ別の領域に割り付けられている。また、プ
レーナ構成では、１回のメモリ・アクセスにより、ある
カラー・プレーンの連続する１６ドットを得られるの
で、塗りつぶし等の２次元的な描画のスピードが早く、
プレーン毎の制御もしやすいという長所がある。

【０００４】従来のグラフィックス・システムのメモリ
構成は、システムのアプリケーションに応じてパックト
・ピクセル構成又はプレーナ構成のどちらかのメモリ構
成をとるが、システムによっては、両者のメモリ構成を
含む場合がある。例えば、ある別のシステムから送信さ
れてくるパックト・ピクセル型のデータを、グラフィッ
クス・コントローラの機能等の関係からプレーン型のメ
モリ構成においてあつかう場合である。

【０００５】従来のハードウェア環境では、このような
パックト・ピクセル型のデータをプレーン型のデータに
変換する等のデータ変換専用のハードウェアが存在して
いない。従って、パックト・ピクセル型のデータからプ
レーン型のデータへの変換は、ホストＣＰＵ等における
ソフトウェアで処理しなければならない。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のソフトウェアによるデータ変換では、パックト
・ピクセル型のデータからプレーン型のデータへの変換
を、例えば１６ビットＭＰＵを用いた場合においては、
ビット・フィールド操作命令を最低１５回行わなければ
ならない。ビット・フィールド操作命令は、１命令につ
き数十クロックの時間がかかるので、１５命令では数百
クロックの時間がかかることになる。従って、上述した
従来のソフトウェアによるデータ変換では、パックト・
ピクセル型のデータから１６ビット単位のプレーン型の
データへの変換をホストＣＰＵ等のソフトウェアで行う
と、膨大な時間がかかってしまうという問題点がある。

【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、パックト・ピクセル型のデータから１６ビ
ット単位のプレーン型のデータへ、短時間で変換するこ
とができるハードウェアによるデータ変換器を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るデータ変換
器は、メモリにおける任意のアドレスに位置するデータ
を入力する第１のメモリ制御部と、メモリにおける任意
のアドレスに所定のデータを出力する第２のメモリ制御
部と、前記第１のメモリ制御部により入力したｎ（ｎ＝
１，２，４，８）ビット単位で構成されるデータの１６
個をｎの剰余系で１６ビット単位のｎ個のデータに並べ
変えるハードウェアで構成されるデータ整列器とを有
し、前記第１のメモリ制御部及び第２のメモリ制御部の
内少なくても一方が２次元アドレスを発生することを特
徴とする。

【０００９】

【作用】本発明に係るデータ変換器においては、外部の
メモリから第１のメモリ制御部により入力したパックト
・ピクセル型のデータを、ハードウェアで構成したデー
タ整列器により１６ビット単位のプレーン型のデータへ
変換して、この変換した１６ビット単位のプレーン型の
データを第２のメモリ制御部により外部のメモリに対し
て出力する。これにより、本発明に係るデータ変換器
は、短時間で前記データ変換をすることができる。

【００１０】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。なお、各図において格子の中の数字
は、ビット・アドレスを表わすものである。

【００１１】図１は、本発明の実施例に係るデータ変換
器を示すブロック図である。図１において、データ変換
器１が、本発明の実施例に係るデータ変換器である。デ
ータ変換器１は、メモリ２に対してアドレス・ライン２
２を介してアドレスを発生するアドレス発生器１１と、
メモリ３に対してアドレス・ライン３２を介してアドレ
スを発生するアドレス発生器１２と、メモリ２より４ビ
ットのデータを並列に入力し、この入力したデータを所
定の順序に並べ変えて、この並べ変えたデータの内の１
６ビットを並列にメモリ３に対して出力するデータ整列
器１３とで構成される。なお、データ変換器１には、ホ
ストＣＰＵに対するインターフェースを設けてもよい。

【００１２】メモリ２は、上述の従来の技術で説明した
パックト・ピクセル構成のメモリである。メモリ３は、
上述の従来の技術で説明したプレーナ構成のメモリであ
る。

【００１３】次に、上述の如く構成された本実施例に係
るデータ変換器の動作について説明する。先ず、データ
変換器１は、予めホストＣＰＵ等より設定されたメモリ
２に対する先頭のアドレスから、４ビット／ワードのデ
ータを１６回リードしてデータ整列器１３に入力する。
ここで、データ変換器１は、リードの際の制御信号とし
てリード信号２１をメモリ２に対して発生する。また、
データ変換器１は、リードの際のアドレスをアドレス発
生器１１により発生してアドレス・ライン２２を介して
メモリ２へ伝送する。メモリ２より出力されたデータ
は、データ・ライン２３を介してデータ整列器１３に入
力される。

【００１４】図２は、データ整列器１３の実施例を示す
説明図である。図２に示すデータ整列器１３は、４×１
６ビットのレジスタで構成している。先ず、データ整列
器１３は、図４に示す１ワードのデータを４ビットとし
た場合のパックト・ピクセル構成のデータを、図２
（ａ）に示すような順序で４ビットずつレジスタにリー
ドしていく。そして、データ整列器１３は、データを４
ビットずつ１６回入力するとレジスタがいっぱいにな
る。

【００１５】次に、データ整列器１３は、メモリ３への
ライト動作をする。上記データ整列器１３のレジスタに
格納されたデータは、図２（ｂ）に示す順序でメモリ３
へライトされていく。このライトの際の制御信号は、デ
ータ変換器１よりライト信号３１としてメモリ３に対し
て発生する。また、データ変換器１は、ライトをすべき
メモリ３のアドレスをアドレス発生器１２により発生し
てアドレス・ライン３２を介してメモリ３へ伝送する。
データ整列器１３より出力されたデータは、データ・ラ
イン３３を介してメモリ３に対して１６ビット単位で４
回ライトされる。ここで、アドレス発生器１２は、２次
元のアドレス管理をするアドレス発生器であり、メモリ
３にライトされたデータを図６に示すようなプレーン型
のデータにする。

【００１６】以上説明した本実施例に係るデータ変換器
の一連の動作においては、１回のメモリ・アクセスに３
クロックの時間を要するとしても、リード及びライト全
体で数十クロックでデータ変換することができる。

【００１７】また、本実施例では、データ変換器１がメ
モリ２よりデータを４ビットずつリードしているが、４
ビット／ピクセルとして１６ビットずつリードする構成
も考えられる。図５は、その１６ビットずつリードする
構成のパックト・ピクセル構成を示す説明図である。こ
の１６ビットずつリードする場合のデータ整列器１３の
動作は、図３に示すようなデータの並び変えをする。

【００１８】

【発明の効果】以上説明したように本発明に係るデータ
変換器によれば、ハードウェアによりパックト・ピクセ
ル型のデータから１６ビット単位のプレーン型のデータ
へ変換することができるため、１つの１６ビットのプレ
ーン型のデータに変換するのに要する時間が数十クロッ
クですみ、前記データ変換を大幅に短縮することができ
る。

【図面の簡単な説明】

【図１】本発明の実施例に係るデータ変換器を示すブロ
ック図である。

【図２】（ａ）は、図１に示すデータ整列器１３の動作
におけるリード順序を示す説明図、（ｂ）は、図１に示
すデータ整列器１３の動作におけるライト順序を示す説
明図である。

【図３】図１に示すデータ整列器１３における１６ビッ
トずつリードする場合の動作順序を示す説明図である。

【図４】パックト・ピクセル構成のメモリの第１の例を
示す説明図である。

【図５】パックト・ピクセル構成のメモリの第２の例を
示す説明図である。

【図６】プレーナ構成のメモリの一例を示す説明図であ
る。

【符号の説明】

１ ；データ変換器 １１，１２ ；アドレス発生回路 １３ ；データ整列器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリにおける任意のアドレスに位置す
   るデータを入力する第１のメモリ制御部と、メモリにお
   ける任意のアドレスに所定のデータを出力する第２のメ
   モリ制御部と、前記第１のメモリ制御部により入力した
   ｎ（ｎ＝１，２，４，８）ビット単位で構成されるデー
   タの１６個をｎの剰余系で１６ビット単位のｎ個のデー
   タに並べ変えるハードウェアで構成されるデータ整列器
   とを有し、前記第１のメモリ制御部及び第２のメモリ制
   御部の内少なくても一方が２次元アドレスを発生するこ
   とを特徴とするデータ変換器。
2. 【請求項２】 前記第１のメモリ制御部はパックト・ピ
   クセル構成のメモリを制御し、前記第２のメモリ制御部
   はプレーナ構成のメモリを制御することを特徴とする請
   求項１に記載のデータ変換器。