JPH05205038A - データ変換器 - Google Patents
データ変換器Info
- Publication number
- JPH05205038A JPH05205038A JP1343392A JP1343392A JPH05205038A JP H05205038 A JPH05205038 A JP H05205038A JP 1343392 A JP1343392 A JP 1343392A JP 1343392 A JP1343392 A JP 1343392A JP H05205038 A JPH05205038 A JP H05205038A
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- JP
- Japan
- Prior art keywords
- data
- memory
- address
- control unit
- bit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 パックト・ピクセル型のデータから16ビッ
ト単位のプレーン型のデータへ、短時間で変換すること
ができるハードウェアによるデータ変換器を提供する。 【構成】 データ変換器1において、アドレス発生器1
1は、アドレス・ライン22を介してメモリ2に対する
アドレスを発生する。アドレス発生器12は、アドレス
・ライン32を介してメモリ3に対するアドレスを発生
する。データ整列器13は、メモリ2より4ビットのデ
ータを並列に入力し、この入力したデータを所定の順序
に並べ変えて、この並べ変えたデータの内の16ビット
を並列にメモリ3に対して出力する。
ト単位のプレーン型のデータへ、短時間で変換すること
ができるハードウェアによるデータ変換器を提供する。 【構成】 データ変換器1において、アドレス発生器1
1は、アドレス・ライン22を介してメモリ2に対する
アドレスを発生する。アドレス発生器12は、アドレス
・ライン32を介してメモリ3に対するアドレスを発生
する。データ整列器13は、メモリ2より4ビットのデ
ータを並列に入力し、この入力したデータを所定の順序
に並べ変えて、この並べ変えたデータの内の16ビット
を並列にメモリ3に対して出力する。
Description
【0001】
【産業上の利用分野】本発明は、データ変換器に関し、
特に、データのビット順序を並べ換えるデータ変換器に
関する。
特に、データのビット順序を並べ換えるデータ変換器に
関する。
【0002】
【従来の技術】従来のグラフィックス・システムのメモ
リ構成の方法としては、パックト・ピクセル構成とプレ
ーナ構成の2方法がある。パックト・ピクセル構成を図
4及び図5に、プレーナ構成を図6に示す。図4,図5
及び図6において、格子の中の数字はビット・アドレス
を表わすものである。図4に示すようにパックト・ピク
セル構成では、メモリのあるアドレスに格納されている
データは1ビットずつの各プレーンに振り分けられてい
る。図4は、1ワードのデータを4ビットとした場合の
パックト・ピクセル構成であり、図5は、1ワードのデ
ータを16ビットとした場合のパックト・ピクセル構成
である。図4に示すパックト・ピクセル構成は、必要と
なるメモリ・チップの個数を少なくすることができると
いう長所があり、図5に示すパックト・ピクセル構成で
は、1回のメモリ・アクセスで4ドットのデータが得ら
れるという長所がある。
リ構成の方法としては、パックト・ピクセル構成とプレ
ーナ構成の2方法がある。パックト・ピクセル構成を図
4及び図5に、プレーナ構成を図6に示す。図4,図5
及び図6において、格子の中の数字はビット・アドレス
を表わすものである。図4に示すようにパックト・ピク
セル構成では、メモリのあるアドレスに格納されている
データは1ビットずつの各プレーンに振り分けられてい
る。図4は、1ワードのデータを4ビットとした場合の
パックト・ピクセル構成であり、図5は、1ワードのデ
ータを16ビットとした場合のパックト・ピクセル構成
である。図4に示すパックト・ピクセル構成は、必要と
なるメモリ・チップの個数を少なくすることができると
いう長所があり、図5に示すパックト・ピクセル構成で
は、1回のメモリ・アクセスで4ドットのデータが得ら
れるという長所がある。
【0003】図6に示すようなプレーナ構成では、メモ
リのあるアドレスに格納されているデータは、ある1つ
のプレーンのデータとなる。各プレーンのデータは、そ
れぞれメモリ別の領域に割り付けられている。また、プ
レーナ構成では、1回のメモリ・アクセスにより、ある
カラー・プレーンの連続する16ドットを得られるの
で、塗りつぶし等の2次元的な描画のスピードが早く、
プレーン毎の制御もしやすいという長所がある。
リのあるアドレスに格納されているデータは、ある1つ
のプレーンのデータとなる。各プレーンのデータは、そ
れぞれメモリ別の領域に割り付けられている。また、プ
レーナ構成では、1回のメモリ・アクセスにより、ある
カラー・プレーンの連続する16ドットを得られるの
で、塗りつぶし等の2次元的な描画のスピードが早く、
プレーン毎の制御もしやすいという長所がある。
【0004】従来のグラフィックス・システムのメモリ
構成は、システムのアプリケーションに応じてパックト
・ピクセル構成又はプレーナ構成のどちらかのメモリ構
成をとるが、システムによっては、両者のメモリ構成を
含む場合がある。例えば、ある別のシステムから送信さ
れてくるパックト・ピクセル型のデータを、グラフィッ
クス・コントローラの機能等の関係からプレーン型のメ
モリ構成においてあつかう場合である。
構成は、システムのアプリケーションに応じてパックト
・ピクセル構成又はプレーナ構成のどちらかのメモリ構
成をとるが、システムによっては、両者のメモリ構成を
含む場合がある。例えば、ある別のシステムから送信さ
れてくるパックト・ピクセル型のデータを、グラフィッ
クス・コントローラの機能等の関係からプレーン型のメ
モリ構成においてあつかう場合である。
【0005】従来のハードウェア環境では、このような
パックト・ピクセル型のデータをプレーン型のデータに
変換する等のデータ変換専用のハードウェアが存在して
いない。従って、パックト・ピクセル型のデータからプ
レーン型のデータへの変換は、ホストCPU等における
ソフトウェアで処理しなければならない。
パックト・ピクセル型のデータをプレーン型のデータに
変換する等のデータ変換専用のハードウェアが存在して
いない。従って、パックト・ピクセル型のデータからプ
レーン型のデータへの変換は、ホストCPU等における
ソフトウェアで処理しなければならない。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た従来のソフトウェアによるデータ変換では、パックト
・ピクセル型のデータからプレーン型のデータへの変換
を、例えば16ビットMPUを用いた場合においては、
ビット・フィールド操作命令を最低15回行わなければ
ならない。ビット・フィールド操作命令は、1命令につ
き数十クロックの時間がかかるので、15命令では数百
クロックの時間がかかることになる。従って、上述した
従来のソフトウェアによるデータ変換では、パックト・
ピクセル型のデータから16ビット単位のプレーン型の
データへの変換をホストCPU等のソフトウェアで行う
と、膨大な時間がかかってしまうという問題点がある。
た従来のソフトウェアによるデータ変換では、パックト
・ピクセル型のデータからプレーン型のデータへの変換
を、例えば16ビットMPUを用いた場合においては、
ビット・フィールド操作命令を最低15回行わなければ
ならない。ビット・フィールド操作命令は、1命令につ
き数十クロックの時間がかかるので、15命令では数百
クロックの時間がかかることになる。従って、上述した
従来のソフトウェアによるデータ変換では、パックト・
ピクセル型のデータから16ビット単位のプレーン型の
データへの変換をホストCPU等のソフトウェアで行う
と、膨大な時間がかかってしまうという問題点がある。
【0007】本発明はかかる問題点に鑑みてなされたも
のであって、パックト・ピクセル型のデータから16ビ
ット単位のプレーン型のデータへ、短時間で変換するこ
とができるハードウェアによるデータ変換器を提供する
ことを目的とする。
のであって、パックト・ピクセル型のデータから16ビ
ット単位のプレーン型のデータへ、短時間で変換するこ
とができるハードウェアによるデータ変換器を提供する
ことを目的とする。
【0008】
【課題を解決するための手段】本発明に係るデータ変換
器は、メモリにおける任意のアドレスに位置するデータ
を入力する第1のメモリ制御部と、メモリにおける任意
のアドレスに所定のデータを出力する第2のメモリ制御
部と、前記第1のメモリ制御部により入力したn(n=
1,2,4,8)ビット単位で構成されるデータの16
個をnの剰余系で16ビット単位のn個のデータに並べ
変えるハードウェアで構成されるデータ整列器とを有
し、前記第1のメモリ制御部及び第2のメモリ制御部の
内少なくても一方が2次元アドレスを発生することを特
徴とする。
器は、メモリにおける任意のアドレスに位置するデータ
を入力する第1のメモリ制御部と、メモリにおける任意
のアドレスに所定のデータを出力する第2のメモリ制御
部と、前記第1のメモリ制御部により入力したn(n=
1,2,4,8)ビット単位で構成されるデータの16
個をnの剰余系で16ビット単位のn個のデータに並べ
変えるハードウェアで構成されるデータ整列器とを有
し、前記第1のメモリ制御部及び第2のメモリ制御部の
内少なくても一方が2次元アドレスを発生することを特
徴とする。
【0009】
【作用】本発明に係るデータ変換器においては、外部の
メモリから第1のメモリ制御部により入力したパックト
・ピクセル型のデータを、ハードウェアで構成したデー
タ整列器により16ビット単位のプレーン型のデータへ
変換して、この変換した16ビット単位のプレーン型の
データを第2のメモリ制御部により外部のメモリに対し
て出力する。これにより、本発明に係るデータ変換器
は、短時間で前記データ変換をすることができる。
メモリから第1のメモリ制御部により入力したパックト
・ピクセル型のデータを、ハードウェアで構成したデー
タ整列器により16ビット単位のプレーン型のデータへ
変換して、この変換した16ビット単位のプレーン型の
データを第2のメモリ制御部により外部のメモリに対し
て出力する。これにより、本発明に係るデータ変換器
は、短時間で前記データ変換をすることができる。
【0010】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。なお、各図において格子の中の数字
は、ビット・アドレスを表わすものである。
参照して説明する。なお、各図において格子の中の数字
は、ビット・アドレスを表わすものである。
【0011】図1は、本発明の実施例に係るデータ変換
器を示すブロック図である。図1において、データ変換
器1が、本発明の実施例に係るデータ変換器である。デ
ータ変換器1は、メモリ2に対してアドレス・ライン2
2を介してアドレスを発生するアドレス発生器11と、
メモリ3に対してアドレス・ライン32を介してアドレ
スを発生するアドレス発生器12と、メモリ2より4ビ
ットのデータを並列に入力し、この入力したデータを所
定の順序に並べ変えて、この並べ変えたデータの内の1
6ビットを並列にメモリ3に対して出力するデータ整列
器13とで構成される。なお、データ変換器1には、ホ
ストCPUに対するインターフェースを設けてもよい。
器を示すブロック図である。図1において、データ変換
器1が、本発明の実施例に係るデータ変換器である。デ
ータ変換器1は、メモリ2に対してアドレス・ライン2
2を介してアドレスを発生するアドレス発生器11と、
メモリ3に対してアドレス・ライン32を介してアドレ
スを発生するアドレス発生器12と、メモリ2より4ビ
ットのデータを並列に入力し、この入力したデータを所
定の順序に並べ変えて、この並べ変えたデータの内の1
6ビットを並列にメモリ3に対して出力するデータ整列
器13とで構成される。なお、データ変換器1には、ホ
ストCPUに対するインターフェースを設けてもよい。
【0012】メモリ2は、上述の従来の技術で説明した
パックト・ピクセル構成のメモリである。メモリ3は、
上述の従来の技術で説明したプレーナ構成のメモリであ
る。
パックト・ピクセル構成のメモリである。メモリ3は、
上述の従来の技術で説明したプレーナ構成のメモリであ
る。
【0013】次に、上述の如く構成された本実施例に係
るデータ変換器の動作について説明する。先ず、データ
変換器1は、予めホストCPU等より設定されたメモリ
2に対する先頭のアドレスから、4ビット/ワードのデ
ータを16回リードしてデータ整列器13に入力する。
ここで、データ変換器1は、リードの際の制御信号とし
てリード信号21をメモリ2に対して発生する。また、
データ変換器1は、リードの際のアドレスをアドレス発
生器11により発生してアドレス・ライン22を介して
メモリ2へ伝送する。メモリ2より出力されたデータ
は、データ・ライン23を介してデータ整列器13に入
力される。
るデータ変換器の動作について説明する。先ず、データ
変換器1は、予めホストCPU等より設定されたメモリ
2に対する先頭のアドレスから、4ビット/ワードのデ
ータを16回リードしてデータ整列器13に入力する。
ここで、データ変換器1は、リードの際の制御信号とし
てリード信号21をメモリ2に対して発生する。また、
データ変換器1は、リードの際のアドレスをアドレス発
生器11により発生してアドレス・ライン22を介して
メモリ2へ伝送する。メモリ2より出力されたデータ
は、データ・ライン23を介してデータ整列器13に入
力される。
【0014】図2は、データ整列器13の実施例を示す
説明図である。図2に示すデータ整列器13は、4×1
6ビットのレジスタで構成している。先ず、データ整列
器13は、図4に示す1ワードのデータを4ビットとし
た場合のパックト・ピクセル構成のデータを、図2
(a)に示すような順序で4ビットずつレジスタにリー
ドしていく。そして、データ整列器13は、データを4
ビットずつ16回入力するとレジスタがいっぱいにな
る。
説明図である。図2に示すデータ整列器13は、4×1
6ビットのレジスタで構成している。先ず、データ整列
器13は、図4に示す1ワードのデータを4ビットとし
た場合のパックト・ピクセル構成のデータを、図2
(a)に示すような順序で4ビットずつレジスタにリー
ドしていく。そして、データ整列器13は、データを4
ビットずつ16回入力するとレジスタがいっぱいにな
る。
【0015】次に、データ整列器13は、メモリ3への
ライト動作をする。上記データ整列器13のレジスタに
格納されたデータは、図2(b)に示す順序でメモリ3
へライトされていく。このライトの際の制御信号は、デ
ータ変換器1よりライト信号31としてメモリ3に対し
て発生する。また、データ変換器1は、ライトをすべき
メモリ3のアドレスをアドレス発生器12により発生し
てアドレス・ライン32を介してメモリ3へ伝送する。
データ整列器13より出力されたデータは、データ・ラ
イン33を介してメモリ3に対して16ビット単位で4
回ライトされる。ここで、アドレス発生器12は、2次
元のアドレス管理をするアドレス発生器であり、メモリ
3にライトされたデータを図6に示すようなプレーン型
のデータにする。
ライト動作をする。上記データ整列器13のレジスタに
格納されたデータは、図2(b)に示す順序でメモリ3
へライトされていく。このライトの際の制御信号は、デ
ータ変換器1よりライト信号31としてメモリ3に対し
て発生する。また、データ変換器1は、ライトをすべき
メモリ3のアドレスをアドレス発生器12により発生し
てアドレス・ライン32を介してメモリ3へ伝送する。
データ整列器13より出力されたデータは、データ・ラ
イン33を介してメモリ3に対して16ビット単位で4
回ライトされる。ここで、アドレス発生器12は、2次
元のアドレス管理をするアドレス発生器であり、メモリ
3にライトされたデータを図6に示すようなプレーン型
のデータにする。
【0016】以上説明した本実施例に係るデータ変換器
の一連の動作においては、1回のメモリ・アクセスに3
クロックの時間を要するとしても、リード及びライト全
体で数十クロックでデータ変換することができる。
の一連の動作においては、1回のメモリ・アクセスに3
クロックの時間を要するとしても、リード及びライト全
体で数十クロックでデータ変換することができる。
【0017】また、本実施例では、データ変換器1がメ
モリ2よりデータを4ビットずつリードしているが、4
ビット/ピクセルとして16ビットずつリードする構成
も考えられる。図5は、その16ビットずつリードする
構成のパックト・ピクセル構成を示す説明図である。こ
の16ビットずつリードする場合のデータ整列器13の
動作は、図3に示すようなデータの並び変えをする。
モリ2よりデータを4ビットずつリードしているが、4
ビット/ピクセルとして16ビットずつリードする構成
も考えられる。図5は、その16ビットずつリードする
構成のパックト・ピクセル構成を示す説明図である。こ
の16ビットずつリードする場合のデータ整列器13の
動作は、図3に示すようなデータの並び変えをする。
【0018】
【発明の効果】以上説明したように本発明に係るデータ
変換器によれば、ハードウェアによりパックト・ピクセ
ル型のデータから16ビット単位のプレーン型のデータ
へ変換することができるため、1つの16ビットのプレ
ーン型のデータに変換するのに要する時間が数十クロッ
クですみ、前記データ変換を大幅に短縮することができ
る。
変換器によれば、ハードウェアによりパックト・ピクセ
ル型のデータから16ビット単位のプレーン型のデータ
へ変換することができるため、1つの16ビットのプレ
ーン型のデータに変換するのに要する時間が数十クロッ
クですみ、前記データ変換を大幅に短縮することができ
る。
【図1】本発明の実施例に係るデータ変換器を示すブロ
ック図である。
ック図である。
【図2】(a)は、図1に示すデータ整列器13の動作
におけるリード順序を示す説明図、(b)は、図1に示
すデータ整列器13の動作におけるライト順序を示す説
明図である。
におけるリード順序を示す説明図、(b)は、図1に示
すデータ整列器13の動作におけるライト順序を示す説
明図である。
【図3】図1に示すデータ整列器13における16ビッ
トずつリードする場合の動作順序を示す説明図である。
トずつリードする場合の動作順序を示す説明図である。
【図4】パックト・ピクセル構成のメモリの第1の例を
示す説明図である。
示す説明図である。
【図5】パックト・ピクセル構成のメモリの第2の例を
示す説明図である。
示す説明図である。
【図6】プレーナ構成のメモリの一例を示す説明図であ
る。
る。
1 ;データ変換器 11,12 ;アドレス発生回路 13 ;データ整列器
Claims (2)
- 【請求項1】 メモリにおける任意のアドレスに位置す
るデータを入力する第1のメモリ制御部と、メモリにお
ける任意のアドレスに所定のデータを出力する第2のメ
モリ制御部と、前記第1のメモリ制御部により入力した
n(n=1,2,4,8)ビット単位で構成されるデー
タの16個をnの剰余系で16ビット単位のn個のデー
タに並べ変えるハードウェアで構成されるデータ整列器
とを有し、前記第1のメモリ制御部及び第2のメモリ制
御部の内少なくても一方が2次元アドレスを発生するこ
とを特徴とするデータ変換器。 - 【請求項2】 前記第1のメモリ制御部はパックト・ピ
クセル構成のメモリを制御し、前記第2のメモリ制御部
はプレーナ構成のメモリを制御することを特徴とする請
求項1に記載のデータ変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1343392A JPH05205038A (ja) | 1992-01-28 | 1992-01-28 | データ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1343392A JPH05205038A (ja) | 1992-01-28 | 1992-01-28 | データ変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05205038A true JPH05205038A (ja) | 1993-08-13 |
Family
ID=11833003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1343392A Pending JPH05205038A (ja) | 1992-01-28 | 1992-01-28 | データ変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05205038A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114327256A (zh) * | 2021-11-22 | 2022-04-12 | 南京风兴科技有限公司 | 一种用于神经网络处理器的数据格式在线转换架构及方法 |
-
1992
- 1992-01-28 JP JP1343392A patent/JPH05205038A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114327256A (zh) * | 2021-11-22 | 2022-04-12 | 南京风兴科技有限公司 | 一种用于神经网络处理器的数据格式在线转换架构及方法 |
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