JPH05204831A - マイクロプロセッサ及びそれを使用したダイレクトメモリアクセス機能を有するマイクロコンピュータシステム - Google Patents
マイクロプロセッサ及びそれを使用したダイレクトメモリアクセス機能を有するマイクロコンピュータシステムInfo
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- JPH05204831A JPH05204831A JP4013593A JP1359392A JPH05204831A JP H05204831 A JPH05204831 A JP H05204831A JP 4013593 A JP4013593 A JP 4013593A JP 1359392 A JP1359392 A JP 1359392A JP H05204831 A JPH05204831 A JP H05204831A
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Abstract
(57)【要約】
【目的】 バスを使用するか否かを周辺装置に対して通
知する機能を有するマイクロプロセッサ及びそれを備え
ることにより、 DMAデータ転送を高速処理可能な DMA機
能を有するマイクロコンピュータシステムの提供を目的
とする。 【構成】 マイクロプロセッサ10がフェッチする命令が
バス８を使用するか否かを検出する外部バス使用信号発
生回路19と、バス使用信号18が出力されているか否かを
検出するレジスタ退避制御回路20と、バス使用信号18が
出力されていない期間にダイレクトメモリアクセス転送
を開始し、ダイレクトメモリアクセス転送中にバス使用
信号が出力された場合にダイレクトメモリアクセス転送
を中断する DMA実行部25と、ダイレクトメモリアクセス
転送中にバス使用信号18が出力された場合にその時点の
ダイレクトメモリアクセス転送の状態に関する情報を格
納する退避メモリ21とを備えている。
知する機能を有するマイクロプロセッサ及びそれを備え
ることにより、 DMAデータ転送を高速処理可能な DMA機
能を有するマイクロコンピュータシステムの提供を目的
とする。 【構成】 マイクロプロセッサ10がフェッチする命令が
バス８を使用するか否かを検出する外部バス使用信号発
生回路19と、バス使用信号18が出力されているか否かを
検出するレジスタ退避制御回路20と、バス使用信号18が
出力されていない期間にダイレクトメモリアクセス転送
を開始し、ダイレクトメモリアクセス転送中にバス使用
信号が出力された場合にダイレクトメモリアクセス転送
を中断する DMA実行部25と、ダイレクトメモリアクセス
転送中にバス使用信号18が出力された場合にその時点の
ダイレクトメモリアクセス転送の状態に関する情報を格
納する退避メモリ21とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はフェッチした命令がバス
を使用するか否かを周辺装置へ通知し得るマイクロプロ
セッサと、システム内において、マイクロプロセッサと
バスで接続されているたとえばメモリ， I/Oデバイス等
の周辺装置相互間でデータ転送を行うためのダイレクト
メモリアクセス機能、所謂 DMA機能を有するマイクロコ
ンピュータシステムに関し、特に上述のマイクロプロセ
ッサを使用することによりデータ転送効率をより向上し
たマイクロコンピュータシステムに関する。
を使用するか否かを周辺装置へ通知し得るマイクロプロ
セッサと、システム内において、マイクロプロセッサと
バスで接続されているたとえばメモリ， I/Oデバイス等
の周辺装置相互間でデータ転送を行うためのダイレクト
メモリアクセス機能、所謂 DMA機能を有するマイクロコ
ンピュータシステムに関し、特に上述のマイクロプロセ
ッサを使用することによりデータ転送効率をより向上し
たマイクロコンピュータシステムに関する。
【０００２】
【従来の技術】図１は従来のダイレクトメモリアクセス
コントローラ (以下、DMACという) の入出力信号を示す
模式図であり、また図２はそのDMAC１を組込んだマイク
ロコンピュータシステムの構成例を示すブロック図であ
る。
コントローラ (以下、DMACという) の入出力信号を示す
模式図であり、また図２はそのDMAC１を組込んだマイク
ロコンピュータシステムの構成例を示すブロック図であ
る。
【０００３】DMAC１には、第１のバス権要求用出力端子
(以下、第１HREQという) ２，第１のバスのバス権を獲
得したことを通知する入力端子（以下、第１HACKとい
う）３，第２のバス権要求用出力端子 (以下、第２HREQ
という) ４及び第２のバスのバス権を獲得したことを通
知する入力端子（以下、第２HACKという）５が備えられ
ている。また、DMAC１からアドレスを出力するためのア
ドレス端子６及びデータを入出力するためのデータ端子
７も備えられている。
(以下、第１HREQという) ２，第１のバスのバス権を獲
得したことを通知する入力端子（以下、第１HACKとい
う）３，第２のバス権要求用出力端子 (以下、第２HREQ
という) ４及び第２のバスのバス権を獲得したことを通
知する入力端子（以下、第２HACKという）５が備えられ
ている。また、DMAC１からアドレスを出力するためのア
ドレス端子６及びデータを入出力するためのデータ端子
７も備えられている。
【０００４】また、参照符号31は I/Oデバイスからの D
MAデータ転送要求を受付けるためのｎ個の入力端子 (以
下、REQnという) である。参照符号32は I/Oデバイスに
対して DMAデータ転送を実行することを通知するｎ個の
出力端子 (以下、ACKnという) である。なお、REQn31及
びACKn32はそれぞれこのDMAC１がサポートするチャネル
数（ｎ本）と等しい数の端子 (REQ1, REQ2…REQn及びAC
K1, ACK2…ACKn) にて構成されている。
MAデータ転送要求を受付けるためのｎ個の入力端子 (以
下、REQnという) である。参照符号32は I/Oデバイスに
対して DMAデータ転送を実行することを通知するｎ個の
出力端子 (以下、ACKnという) である。なお、REQn31及
びACKn32はそれぞれこのDMAC１がサポートするチャネル
数（ｎ本）と等しい数の端子 (REQ1, REQ2…REQn及びAC
K1, ACK2…ACKn) にて構成されている。
【０００５】このような信号端子2, 3, 4, 5, 31, 32及
びアドレス端子６, データ端子７を有するDMAC１を２系
統のバスを有するマイクロコンピュータシステムに組込
んだ構成が図２のブロック図に示されている。
びアドレス端子６, データ端子７を有するDMAC１を２系
統のバスを有するマイクロコンピュータシステムに組込
んだ構成が図２のブロック図に示されている。
【０００６】図２において、参照符号８は第１のシステ
ムバスであり、同９は第２のシステムバスである。な
お、この従来例では I/Oデバイス用に２チャネル（ｎ＝
２）が割付けられている。従って、REQn31及びACKn32は
それぞれREQ1 31a, REQ2 31b及びACK1 32a及びACK2 32b
の２系統がDMAC１に備えられている。
ムバスであり、同９は第２のシステムバスである。な
お、この従来例では I/Oデバイス用に２チャネル（ｎ＝
２）が割付けられている。従って、REQn31及びACKn32は
それぞれREQ1 31a, REQ2 31b及びACK1 32a及びACK2 32b
の２系統がDMAC１に備えられている。
【０００７】第１のシステムバス８には、第１のマイク
ロプロセッサ（以下、第１MPU という)10, 第１メモリ
11, 第１インタフェイスユニット (以下、第１I/O とい
う）12がそれぞれ接続されている。
ロプロセッサ（以下、第１MPU という)10, 第１メモリ
11, 第１インタフェイスユニット (以下、第１I/O とい
う）12がそれぞれ接続されている。
【０００８】また、第２のシステムバス９には、第２の
マイクロプロセッサ（以下、第２MPU という)13, 第２
メモリ14, 第２インタフェイスユニット (以下、第２I/
O という）15がそれぞれ接続されている。
マイクロプロセッサ（以下、第２MPU という)13, 第２
メモリ14, 第２インタフェイスユニット (以下、第２I/
O という）15がそれぞれ接続されている。
【０００９】DMAC１のアドレス端子６は第１バッファ回
路16に、データ端子７は第２バッファ回路17にそれぞれ
接続されている。第１バッファ回路16はアドレス端子６
を第１のシステムバス８または第２のシステムバス９の
いずれかに選択的に接続する切換え手段であり、また第
２バッファ回路17はデータ端子７を第１のシステムバス
８または第２のシステムバス９のいずれかに選択的に接
続する切換え手段である。
路16に、データ端子７は第２バッファ回路17にそれぞれ
接続されている。第１バッファ回路16はアドレス端子６
を第１のシステムバス８または第２のシステムバス９の
いずれかに選択的に接続する切換え手段であり、また第
２バッファ回路17はデータ端子７を第１のシステムバス
８または第２のシステムバス９のいずれかに選択的に接
続する切換え手段である。
【００１０】また、DMAC１の第１HREQ２及び第１HACK３
は第１MPU 10に、第２HREQ４及び第２HACK５は第２MPU
13にそれぞれ接続されている。更に、REQ1 31a, ACK1 3
2aが第１I/O 12に、REQ2 31b, ACK2 32bが第２I/O 15に
それぞれ接続されている。
は第１MPU 10に、第２HREQ４及び第２HACK５は第２MPU
13にそれぞれ接続されている。更に、REQ1 31a, ACK1 3
2aが第１I/O 12に、REQ2 31b, ACK2 32bが第２I/O 15に
それぞれ接続されている。
【００１１】このような従来のDMAC１を組込んだマイク
ロコンピュータシステムの動作は以下の如くである。一
例として、第１のシステムバス８に接続されている第１
I/O12をソースとし、第１のシステムバス８に接続され
ている第１メモリ11をデスティネーションとしてシング
ルバス転送により DMAデータ転送する場合について説明
する。なおこの場合、第１バッファ回路16はアドレス端
子６を第１のシステムバス８に、第２バッファ回路17は
データ端子７を第１のシステムバス８にそれぞれ接続す
るように切り換えられている。
ロコンピュータシステムの動作は以下の如くである。一
例として、第１のシステムバス８に接続されている第１
I/O12をソースとし、第１のシステムバス８に接続され
ている第１メモリ11をデスティネーションとしてシング
ルバス転送により DMAデータ転送する場合について説明
する。なおこの場合、第１バッファ回路16はアドレス端
子６を第１のシステムバス８に、第２バッファ回路17は
データ端子７を第１のシステムバス８にそれぞれ接続す
るように切り換えられている。
【００１２】いま、第１I/O 12から第１メモリ11へのデ
ータ転送要求が発生した場合、第１I/O 12はREQ1 31aを
DMAC１へ出力する。これにより、DMAC１は第１のシステ
ムバス８のバス権を開放させるために第１MPU 10に対し
て第１HREQ２をアサートする。これに対して、第１MPU
10はその時点で実行中のバスサイクルが完了し次第、DM
AC１に対して第１HACK３をアサートする。DMAC１は、第
１HACK３がアサートされたことにより第１のシステムバ
ス８がホールド状態 (開放状態) になったことを認識す
る。これによりDMAC１は第１I/O 12へACK1 32aを出力し
てデータ転送を開始する。
ータ転送要求が発生した場合、第１I/O 12はREQ1 31aを
DMAC１へ出力する。これにより、DMAC１は第１のシステ
ムバス８のバス権を開放させるために第１MPU 10に対し
て第１HREQ２をアサートする。これに対して、第１MPU
10はその時点で実行中のバスサイクルが完了し次第、DM
AC１に対して第１HACK３をアサートする。DMAC１は、第
１HACK３がアサートされたことにより第１のシステムバ
ス８がホールド状態 (開放状態) になったことを認識す
る。これによりDMAC１は第１I/O 12へACK1 32aを出力し
てデータ転送を開始する。
【００１３】まずDMAC１は、その時点以後の最初のバス
サイクルにおいてソースである第１I/O 12へデータ転送
の先頭アドレスを出力する。これに応じて第１I/O 12か
らはデータが出力されるので、DMAC１はこのデータを取
込む。次のバスサイクルでDMAC１はデスティネーション
である第１メモリ11へデータ転送の先頭アドレスを出力
すると共に直前のバスサイクルにおいて第１I/O 12から
取込んだデータを出力する。これにより第１メモリ11の
データ転送の先頭アドレスにはデータが書込まれる。
サイクルにおいてソースである第１I/O 12へデータ転送
の先頭アドレスを出力する。これに応じて第１I/O 12か
らはデータが出力されるので、DMAC１はこのデータを取
込む。次のバスサイクルでDMAC１はデスティネーション
である第１メモリ11へデータ転送の先頭アドレスを出力
すると共に直前のバスサイクルにおいて第１I/O 12から
取込んだデータを出力する。これにより第１メモリ11の
データ転送の先頭アドレスにはデータが書込まれる。
【００１４】以上のような処理を転送すべきデータ量に
応じて複数回反復することにより、第１I/O 12から第１
メモリ11への DMAデータ転送が完了する。
応じて複数回反復することにより、第１I/O 12から第１
メモリ11への DMAデータ転送が完了する。
【００１５】また、第１のシステムバス８に接続されて
いる第１メモリ11, 第１I/O 12のいずれかと、第２のシ
ステムバス９に接続されている第２メモリ14, 第２I/O
15のいずれかとの間で DMAデータ転送が行われる場合に
は第１バッファ回路16及び第２バッファ回路17はそれぞ
れ第１のシステムバス８または第２のシステムバス９の
いずれかに接続されるように適宜に切り換えられる。
いる第１メモリ11, 第１I/O 12のいずれかと、第２のシ
ステムバス９に接続されている第２メモリ14, 第２I/O
15のいずれかとの間で DMAデータ転送が行われる場合に
は第１バッファ回路16及び第２バッファ回路17はそれぞ
れ第１のシステムバス８または第２のシステムバス９の
いずれかに接続されるように適宜に切り換えられる。
【００１６】
【発明が解決しようとする課題】このように、ダイレク
トメモリアクセス機能を有する従来のマイクロコンピュ
ータシステムにおいてDMACにより DMAデータ転送を行う
場合、バス権がホールド状態になるまではデータ転送を
行うことが出来ない。具体的には、上述の例ではDMAC１
から第１MPU 10に対して第１HREQ２をアサートし、これ
に応答して第１MPU 10からDMAC１に対する第１HACK３の
アサートが完了するまでは、データ転送を開始すること
が出来ない。このため、第１MPU 10がその処理に長時間
を要する命令を実行している場合には第１HACK３のアサ
ート完了までソースである第１I/O12は長時間に亙って
待機状態になるので、 DMAデータ転送を高速処理出来な
いという問題がある。
トメモリアクセス機能を有する従来のマイクロコンピュ
ータシステムにおいてDMACにより DMAデータ転送を行う
場合、バス権がホールド状態になるまではデータ転送を
行うことが出来ない。具体的には、上述の例ではDMAC１
から第１MPU 10に対して第１HREQ２をアサートし、これ
に応答して第１MPU 10からDMAC１に対する第１HACK３の
アサートが完了するまでは、データ転送を開始すること
が出来ない。このため、第１MPU 10がその処理に長時間
を要する命令を実行している場合には第１HACK３のアサ
ート完了までソースである第１I/O12は長時間に亙って
待機状態になるので、 DMAデータ転送を高速処理出来な
いという問題がある。
【００１７】このことは第２メモリ14と第２I/O 15相互
間の DMAデータ転送においても第２MPU 13による第２の
システムバス９の使用状態が問題になることは同様であ
り、更に第１のシステムバス８側と第２のシステムバス
９側との間での DMAデータ転送においても同様である。
間の DMAデータ転送においても第２MPU 13による第２の
システムバス９の使用状態が問題になることは同様であ
り、更に第１のシステムバス８側と第２のシステムバス
９側との間での DMAデータ転送においても同様である。
【００１８】本発明はこのような事情に鑑みてなされた
ものであり、フェッチした命令がバスを使用するか否か
を周辺装置へ通知し得るマイクロプロセッサと、そのよ
うなマイクロプロセッサを使用することにより、 DMAデ
ータ転送を高速処理可能なダイレクトメモリアクセス機
能を有するマイクロコンピュータシステムの提供を目的
とする。
ものであり、フェッチした命令がバスを使用するか否か
を周辺装置へ通知し得るマイクロプロセッサと、そのよ
うなマイクロプロセッサを使用することにより、 DMAデ
ータ転送を高速処理可能なダイレクトメモリアクセス機
能を有するマイクロコンピュータシステムの提供を目的
とする。
【００１９】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、フェッチした命令がバスを使用するか否かを検
出し、バスを使用することが検出された場合にバス使用
信号を周辺装置に出力する手段と有するバス使用検出手
段を備えている。また本発明のマイクロコンピュータシ
ステムは、マイクロプロセッサとバスにより接続された
周辺装置相互間でダイレクトメモリアクセス転送を行う
ように構成されており、マイクロプロセッサがフェッチ
した命令がバスを使用するか否かを検出するバス使用検
出手段と、バス使用信号が出力されているか否かを検出
する信号検出手段と、バス使用信号が出力されていない
期間にダイレクトメモリアクセス転送を開始し、ダイレ
クトメモリアクセス転送中にバス使用信号が出力された
場合にダイレクトメモリアクセス転送を中断する制御手
段と、ダイレクトメモリアクセス転送中にバス使用信号
が出力された場合にその時点のダイレクトメモリアクセ
ス転送の状態に関する情報を格納する記憶手段とを備え
ている。
ッサは、フェッチした命令がバスを使用するか否かを検
出し、バスを使用することが検出された場合にバス使用
信号を周辺装置に出力する手段と有するバス使用検出手
段を備えている。また本発明のマイクロコンピュータシ
ステムは、マイクロプロセッサとバスにより接続された
周辺装置相互間でダイレクトメモリアクセス転送を行う
ように構成されており、マイクロプロセッサがフェッチ
した命令がバスを使用するか否かを検出するバス使用検
出手段と、バス使用信号が出力されているか否かを検出
する信号検出手段と、バス使用信号が出力されていない
期間にダイレクトメモリアクセス転送を開始し、ダイレ
クトメモリアクセス転送中にバス使用信号が出力された
場合にダイレクトメモリアクセス転送を中断する制御手
段と、ダイレクトメモリアクセス転送中にバス使用信号
が出力された場合にその時点のダイレクトメモリアクセ
ス転送の状態に関する情報を格納する記憶手段とを備え
ている。
【００２０】
【作用】本発明のマイクロプロセッサでは、フェッチし
た命令がバスを使用するか否かが周辺装置に通知され、
周辺装置側ではマイクロプロセッサがバスを使用しない
期間にバスを使用する処理、たとえばダイレクトメモリ
アクセス等を実行する。また本発明のマイクロコンピュ
ータシステムでは、マイクロプロセッサがバスを使用し
ていない期間中にのみダイレクトメモリアクセス転送が
開始され、このダイレクトメモリアクセス転送中にマイ
クロプロセッサがバスの使用を開始する場合にはダイレ
クトメモリアクセス転送が中断され、更にそのダイレク
トメモリアクセス転送の中断中にマイクロプロセッサの
処理が終了してバスを解放すると記憶手段の記憶内容に
従ってダイレクトメモリアクセス転送が再開される。
た命令がバスを使用するか否かが周辺装置に通知され、
周辺装置側ではマイクロプロセッサがバスを使用しない
期間にバスを使用する処理、たとえばダイレクトメモリ
アクセス等を実行する。また本発明のマイクロコンピュ
ータシステムでは、マイクロプロセッサがバスを使用し
ていない期間中にのみダイレクトメモリアクセス転送が
開始され、このダイレクトメモリアクセス転送中にマイ
クロプロセッサがバスの使用を開始する場合にはダイレ
クトメモリアクセス転送が中断され、更にそのダイレク
トメモリアクセス転送の中断中にマイクロプロセッサの
処理が終了してバスを解放すると記憶手段の記憶内容に
従ってダイレクトメモリアクセス転送が再開される。
【００２１】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００２２】図３は本発明のマイクロプロセッサの一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【００２３】図３において、参照符号10は本発明のマイ
クロプロセッサ (以下、 MPUという) の一実施例の構成
を示しており、データ入出力回路10a,命令フェッチ部10
b,命令デコード部10c,命令実行部10d,オペランド計算部
10e 及びバスインタフェイス10f が備えられていること
は従来の一般的なMPU と同様であるが、本発明では更に
バス使用検出手段としての外部バス使用信号発生回路19
が備えられている。
クロプロセッサ (以下、 MPUという) の一実施例の構成
を示しており、データ入出力回路10a,命令フェッチ部10
b,命令デコード部10c,命令実行部10d,オペランド計算部
10e 及びバスインタフェイス10f が備えられていること
は従来の一般的なMPU と同様であるが、本発明では更に
バス使用検出手段としての外部バス使用信号発生回路19
が備えられている。
【００２４】外部バス使用信号発生回路19は、命令デコ
ード部10c において命令がデコードされた時点で、その
命令の実行に際して外部バスを使用するか否かを判断す
る。この判断の結果、外部バスが使用されると判断され
れば、外部バス使用信号発生回路19は外部バス使用信号
18を第１MPU 10外へ出力する。
ード部10c において命令がデコードされた時点で、その
命令の実行に際して外部バスを使用するか否かを判断す
る。この判断の結果、外部バスが使用されると判断され
れば、外部バス使用信号発生回路19は外部バス使用信号
18を第１MPU 10外へ出力する。
【００２５】図４は本発明のマイクロコンピュータシス
テムを構成するダイレクトメモリアクセスコントローラ
(以下、DMACという) の一実施例の構成を示すブロック
図である。
テムを構成するダイレクトメモリアクセスコントローラ
(以下、DMACという) の一実施例の構成を示すブロック
図である。
【００２６】DMAC１には、第１のバス権要求用出力端子
(以下、第１HREQという) ２，第１のバスのバス権を獲
得したことを通知する入力端子（以下、第１HACKとい
う）３，第２のバス権要求用出力端子 (以下、第２HREQ
という) ４及び第２のバスのバス権を獲得したことを通
知する入力端子（以下、第２HACKという）５が備えられ
ている。また、DMAC１からアドレスを出力するためのア
ドレス端子６及びデータを入出力するためのデータ端子
７も備えられている。
(以下、第１HREQという) ２，第１のバスのバス権を獲
得したことを通知する入力端子（以下、第１HACKとい
う）３，第２のバス権要求用出力端子 (以下、第２HREQ
という) ４及び第２のバスのバス権を獲得したことを通
知する入力端子（以下、第２HACKという）５が備えられ
ている。また、DMAC１からアドレスを出力するためのア
ドレス端子６及びデータを入出力するためのデータ端子
７も備えられている。
【００２７】また、参照符号31は I/Oデバイスからの D
MAデータ転送要求を受付けるためのｎ個の入力端子 (以
下、REQnという) である。参照符号32は I/Oデバイスに
対してデータ転送を実行することを通知するｎ個の出力
端子 (以下、ACKnという) である。なお、REQn31及びAC
Kn32はそれぞれこのDMAC１がサポートするチャネル数
（ｎ本）と等しい数の端子 (REQ1, REQ2…REQn及びACK
1, ACK2…ACKn) にて構成されている。
MAデータ転送要求を受付けるためのｎ個の入力端子 (以
下、REQnという) である。参照符号32は I/Oデバイスに
対してデータ転送を実行することを通知するｎ個の出力
端子 (以下、ACKnという) である。なお、REQn31及びAC
Kn32はそれぞれこのDMAC１がサポートするチャネル数
（ｎ本）と等しい数の端子 (REQ1, REQ2…REQn及びACK
1, ACK2…ACKn) にて構成されている。
【００２８】更に、本発明のマイクロコンピュータシス
テムのDMAC１には、信号検出手段としてのレジスタ退避
制御回路20, 記憶手段としての退避メモリ21, セレクタ
23,制御手段としての実行部25等が備えられている。
テムのDMAC１には、信号検出手段としてのレジスタ退避
制御回路20, 記憶手段としての退避メモリ21, セレクタ
23,制御手段としての実行部25等が備えられている。
【００２９】レジスタ退避制御回路20には前述のMPU 10
から出力される外部バス使用信号18が与えられている。
このレジスタ退避制御回路20は外部バス使用信号18の状
態を監視しており、 DMAデータ転送中にMPU 10が外部バ
スを使用することを外部バス使用信号18の検出により認
識した場合には、その時点のデータ転送の状態を退避メ
モリ21に退避させる。
から出力される外部バス使用信号18が与えられている。
このレジスタ退避制御回路20は外部バス使用信号18の状
態を監視しており、 DMAデータ転送中にMPU 10が外部バ
スを使用することを外部バス使用信号18の検出により認
識した場合には、その時点のデータ転送の状態を退避メ
モリ21に退避させる。
【００３０】退避メモリ21には、ソースアドレス, デス
ティネーションアドレス, 残りデータ数等の情報を格納
する領域が設定されており、前述の如く、レジスタ退避
制御回路20の制御により転送処理途中の状態を示す情報
を格納する。
ティネーションアドレス, 残りデータ数等の情報を格納
する領域が設定されており、前述の如く、レジスタ退避
制御回路20の制御により転送処理途中の状態を示す情報
を格納する。
【００３１】なお、セレクタ23,DMA実行部25は従来のDM
AC１にも備えられている。セレクタ23はREQn31の入力を
選択して出力する。また、 ANDゲート24はこのセレクタ
23の出力と前述のMPU 10から出力される外部バス使用信
号18とを入力とし、その出力は DMA実行部25に与えられ
ている。 DMA実行部25は、セレクタ23によりいずれかの
REQn31が選択されており、且つ外部バス使用信号18が出
力されている場合に ANDゲート24から与えられる信号に
応じてデータ転送の実行を開始する。
AC１にも備えられている。セレクタ23はREQn31の入力を
選択して出力する。また、 ANDゲート24はこのセレクタ
23の出力と前述のMPU 10から出力される外部バス使用信
号18とを入力とし、その出力は DMA実行部25に与えられ
ている。 DMA実行部25は、セレクタ23によりいずれかの
REQn31が選択されており、且つ外部バス使用信号18が出
力されている場合に ANDゲート24から与えられる信号に
応じてデータ転送の実行を開始する。
【００３２】以上のような本発明のマイクロプロセッサ
及びそれを使用した本発明のマイクロコンピュータシス
テムの動作について以下に説明する。
及びそれを使用した本発明のマイクロコンピュータシス
テムの動作について以下に説明する。
【００３３】図５は前述のMPU 10から出力される外部バ
ス使用信号18の他の信号との関係を示すタイミングチャ
ートである。
ス使用信号18の他の信号との関係を示すタイミングチャ
ートである。
【００３４】MPU 10は図示されていないプログラムカウ
ンタのカウント値に従って命令１を読み込む。この動作
は、プログラムカウンタからそのカウント値”PC”が図
５(b) に示されているようにアドレスとして出力され、
これに応じてメモリ（第１メモリ11または図示されてい
ないメモリ）に格納されているプログラムからデータ入
出力回路10a を介して命令フェッチ部10b により図５
(c) に示されているようにデータとして命令１が読み込
まれる。この命令１は命令デコード部10c によりデコー
ドされるが、この場合たとえばゼロページのメモリリー
ド命令であると解釈されたとする。
ンタのカウント値に従って命令１を読み込む。この動作
は、プログラムカウンタからそのカウント値”PC”が図
５(b) に示されているようにアドレスとして出力され、
これに応じてメモリ（第１メモリ11または図示されてい
ないメモリ）に格納されているプログラムからデータ入
出力回路10a を介して命令フェッチ部10b により図５
(c) に示されているようにデータとして命令１が読み込
まれる。この命令１は命令デコード部10c によりデコー
ドされるが、この場合たとえばゼロページのメモリリー
ド命令であると解釈されたとする。
【００３５】このようなメモリリード命令を実行するに
はメモリリードが必要となるが、次にプログラムカウン
タのカウント値が”１”インクリメントされた値”PC+
1”が図５(b) に示されているようにアドレスとして出
力され、これに応じてメモリから図５(c) に示されてい
るようにデータADL が読み込まれる。このデータADL は
メモリリードのアクセス対象のアドレスとして図５(b)
に示されているように出力される。そして、このアドレ
スADL の出力に応じてメモリに格納されているデータ１
が図５(c) に示されているように読み込まれる。更に、
プログラムカウンタのカウント値が”PC+2”になると次
の命令２、たとえば内部レジスタの乗算命令がプログラ
ムから読込まれて処理される。
はメモリリードが必要となるが、次にプログラムカウン
タのカウント値が”１”インクリメントされた値”PC+
1”が図５(b) に示されているようにアドレスとして出
力され、これに応じてメモリから図５(c) に示されてい
るようにデータADL が読み込まれる。このデータADL は
メモリリードのアクセス対象のアドレスとして図５(b)
に示されているように出力される。そして、このアドレ
スADL の出力に応じてメモリに格納されているデータ１
が図５(c) に示されているように読み込まれる。更に、
プログラムカウンタのカウント値が”PC+2”になると次
の命令２、たとえば内部レジスタの乗算命令がプログラ
ムから読込まれて処理される。
【００３６】上述のような命令１及び命令２が実行され
る場合、命令１をフェッチするためにプログラムカウン
タからカウント値”PC”がアドレスとして出力される時
点から第１MPU 10によりバスが使用されており、更に命
令１が命令デコード部10c においてデコードされた場合
にメモリアクセスのために外部バスを使用することが外
部バス使用信号発生回路19により判断されるので、図５
(d) に示されているように、外部バス使用信号発生回路
19は外部バス使用信号18を出力する。具体的には、外部
バス使用信号18は図５(d) に示されているように、少な
くともプログラムカウンタのカウント値”PC”がアドレ
スとして出力された時点からバス使用を示す”１”にな
っている。そして、命令２のフェッチのためにもバスが
使用されるが、命令２がデコードされた時点では、命令
２は外部バスを使用しないと外部バス使用信号発生回路
19が判断するので、外部バス使用信号18は図５(c) に示
されているように、外部バス未使用を示す”０”にな
る。この外部バス使用信号18が”０”である期間がDMAC
１により DMAデータ転送が可能な期間である。
る場合、命令１をフェッチするためにプログラムカウン
タからカウント値”PC”がアドレスとして出力される時
点から第１MPU 10によりバスが使用されており、更に命
令１が命令デコード部10c においてデコードされた場合
にメモリアクセスのために外部バスを使用することが外
部バス使用信号発生回路19により判断されるので、図５
(d) に示されているように、外部バス使用信号発生回路
19は外部バス使用信号18を出力する。具体的には、外部
バス使用信号18は図５(d) に示されているように、少な
くともプログラムカウンタのカウント値”PC”がアドレ
スとして出力された時点からバス使用を示す”１”にな
っている。そして、命令２のフェッチのためにもバスが
使用されるが、命令２がデコードされた時点では、命令
２は外部バスを使用しないと外部バス使用信号発生回路
19が判断するので、外部バス使用信号18は図５(c) に示
されているように、外部バス未使用を示す”０”にな
る。この外部バス使用信号18が”０”である期間がDMAC
１により DMAデータ転送が可能な期間である。
【００３７】この後、命令２の実行が終了して次の命令
３をフェッチするためにプログラムカウンタのカウント
値”PC+4”がアドレスとして出力される時点では第１MP
U 10によりバスが使用されるので、図５(d) に示されて
いるように、外部バス使用信号18は”１”になる。
３をフェッチするためにプログラムカウンタのカウント
値”PC+4”がアドレスとして出力される時点では第１MP
U 10によりバスが使用されるので、図５(d) に示されて
いるように、外部バス使用信号18は”１”になる。
【００３８】図６は上述のMPU 10及びDMAC１を組込んだ
マイクロコンピュータシステムの構成例を示すブロック
図である。なお、MPU 10はここでは第１MPU 10として備
えられており、他に前述の従来例のMPU と同様の構成を
有する第２MPU 13も備えられている。
マイクロコンピュータシステムの構成例を示すブロック
図である。なお、MPU 10はここでは第１MPU 10として備
えられており、他に前述の従来例のMPU と同様の構成を
有する第２MPU 13も備えられている。
【００３９】図６において、参照符号８は第１のシステ
ムバスであり、同９は第２のシステムバスである。第１
のシステムバス８には、上述の第１MPU 10, 第１メモリ
11,第１インタフェイスユニット (以下、第１I/O とい
う）12がそれぞれ接続されている。また、第２のシステ
ムバス９には、従来と同様に構成された第２MPU 13,第
２メモリ14, 第２インタフェイスユニット (以下、第２
I/O という）15がそれぞれ接続されている。
ムバスであり、同９は第２のシステムバスである。第１
のシステムバス８には、上述の第１MPU 10, 第１メモリ
11,第１インタフェイスユニット (以下、第１I/O とい
う）12がそれぞれ接続されている。また、第２のシステ
ムバス９には、従来と同様に構成された第２MPU 13,第
２メモリ14, 第２インタフェイスユニット (以下、第２
I/O という）15がそれぞれ接続されている。
【００４０】DMAC１のアドレス端子６は第１バッファ回
路16に、データ端子７は第２バッファ回路17にそれぞれ
接続されている。第１バッファ回路16はアドレス端子６
を第１のシステムバス８または第２のシステムバス９の
いずれかに選択的に接続する切換え手段であり、また第
２バッファ回路17はデータ端子７を第１のシステムバス
８または第２のシステムバス９のいずれかに選択的に接
続する切換え手段であることは前述の従来と同様である
が、本発明の構成では第１バッファ回路16及び第２バッ
ファ回路17に第１MPU 10から外部バス使用信号18が与え
られている。
路16に、データ端子７は第２バッファ回路17にそれぞれ
接続されている。第１バッファ回路16はアドレス端子６
を第１のシステムバス８または第２のシステムバス９の
いずれかに選択的に接続する切換え手段であり、また第
２バッファ回路17はデータ端子７を第１のシステムバス
８または第２のシステムバス９のいずれかに選択的に接
続する切換え手段であることは前述の従来と同様である
が、本発明の構成では第１バッファ回路16及び第２バッ
ファ回路17に第１MPU 10から外部バス使用信号18が与え
られている。
【００４１】また、DMAC１の第１HREQ２及び第１HACK３
は第１MPU 10に、第２HREQ４及び第２HACK５は第２MPU
13にそれぞれ接続されている。更に、REQ1 31a, ACK1 3
2aが第１I/O 12に、REQ2 31b, ACK2 32bが第２I/O 15に
それぞれ接続されている。
は第１MPU 10に、第２HREQ４及び第２HACK５は第２MPU
13にそれぞれ接続されている。更に、REQ1 31a, ACK1 3
2aが第１I/O 12に、REQ2 31b, ACK2 32bが第２I/O 15に
それぞれ接続されている。
【００４２】このような本発明のマイクロコンピュータ
システムの動作は以下の如くである。
システムの動作は以下の如くである。
【００４３】一例として従来の場合と同様に、第１のシ
ステムバス８に接続されている第１I/O 12をソースと
し、第１のシステムバス８に接続されている第１メモリ
11をデスティネーションとしてシングルバス転送により
DMAデータ転送する場合について説明する。なおこの場
合、第１バッファ回路16はアドレス端子６を第１のシス
テムバス８に、第２バッファ回路17はデータ端子７を第
１のシステムバス８にそれぞれ接続するように切り換え
られている。
ステムバス８に接続されている第１I/O 12をソースと
し、第１のシステムバス８に接続されている第１メモリ
11をデスティネーションとしてシングルバス転送により
DMAデータ転送する場合について説明する。なおこの場
合、第１バッファ回路16はアドレス端子６を第１のシス
テムバス８に、第２バッファ回路17はデータ端子７を第
１のシステムバス８にそれぞれ接続するように切り換え
られている。
【００４４】いま、第１I/O 12から第１メモリ11への D
MAデータ転送要求が発生した場合、第１I/O 12はREQ1 3
1aをDMAC１へ出力する。従来例ではこれに応じてDMAC１
は第１のシステムバス８のバス権を開放させるために第
１MPU 10に対して第１HREQ２をアサートするが、本発明
のマイクロコンピュータシステムでは第１MPU 10が第１
のシステムバス８を使用していない期間、即ち外部バス
使用信号18がネゲートされている（”０”である）期間
に従来同様の手順でDMA 転送を開始する。
MAデータ転送要求が発生した場合、第１I/O 12はREQ1 3
1aをDMAC１へ出力する。従来例ではこれに応じてDMAC１
は第１のシステムバス８のバス権を開放させるために第
１MPU 10に対して第１HREQ２をアサートするが、本発明
のマイクロコンピュータシステムでは第１MPU 10が第１
のシステムバス８を使用していない期間、即ち外部バス
使用信号18がネゲートされている（”０”である）期間
に従来同様の手順でDMA 転送を開始する。
【００４５】即ち、第１I/O 12からDMAC１へ上述のよう
にREQ1 31aが出力されており、且つ外部バス使用信号18
が”０”であれば ANDゲート24の出力が”１”となって
DMA実行部25に与えられるので、DMAC１は第１I/O 12へ
ACK1 32aを出力してデータ転送を開始する。まずDMAC１
は、その時点以後の最初のバスサイクルにおいてソース
である第１I/O 12へデータ転送の先頭アドレスを出力す
る。これに応じて第１I/O 12からはデータが出力される
ので、DMAC１はこのデータを取込む。次のバスサイクル
でDMAC１はデスティネーションである第１メモリ11へデ
ータ転送の先頭アドレスを出力すると共に直前のバスサ
イクルにおいて第１I/O 12から取込んだデータを出力す
る。これにより第１メモリ11のデータ転送の先頭アドレ
スにはデータが書込まれる。
にREQ1 31aが出力されており、且つ外部バス使用信号18
が”０”であれば ANDゲート24の出力が”１”となって
DMA実行部25に与えられるので、DMAC１は第１I/O 12へ
ACK1 32aを出力してデータ転送を開始する。まずDMAC１
は、その時点以後の最初のバスサイクルにおいてソース
である第１I/O 12へデータ転送の先頭アドレスを出力す
る。これに応じて第１I/O 12からはデータが出力される
ので、DMAC１はこのデータを取込む。次のバスサイクル
でDMAC１はデスティネーションである第１メモリ11へデ
ータ転送の先頭アドレスを出力すると共に直前のバスサ
イクルにおいて第１I/O 12から取込んだデータを出力す
る。これにより第１メモリ11のデータ転送の先頭アドレ
スにはデータが書込まれる。
【００４６】ところで、 DMA転送中に第１MPU 10が新た
な命令をデコードして第１のシステムバス８を使用する
場合には外部バス使用信号18が”０”から”１”に変化
するので、 ANDゲート24の出力が”１”から”０”に変
化すると共に、レジスタ退避制御回路20により外部バス
使用信号18の変化が検出される。これにより、 DMA実行
部25はデータ転送を中断すると共に、レジスタ退避制御
回路20はその時点までに転送済みのソース側及びデステ
ィネーション側のアドレスと、転送されずに残っている
データ量とを退避メモリ21に退避させる。
な命令をデコードして第１のシステムバス８を使用する
場合には外部バス使用信号18が”０”から”１”に変化
するので、 ANDゲート24の出力が”１”から”０”に変
化すると共に、レジスタ退避制御回路20により外部バス
使用信号18の変化が検出される。これにより、 DMA実行
部25はデータ転送を中断すると共に、レジスタ退避制御
回路20はその時点までに転送済みのソース側及びデステ
ィネーション側のアドレスと、転送されずに残っている
データ量とを退避メモリ21に退避させる。
【００４７】やがて、第１MPU 10による第１のシステム
バス８の使用が終了すると、外部バス使用信号18が”
１”から”０”に変化するので ANDゲート24の出力が”
０”から”１”に変化する。これにより、 DMA実行部25
は退避メモリ21の記憶内容を調べ、データ転送が中断さ
れた状態であれば退避メモリ21の記憶内容に従って DMA
転送を再開する。
バス８の使用が終了すると、外部バス使用信号18が”
１”から”０”に変化するので ANDゲート24の出力が”
０”から”１”に変化する。これにより、 DMA実行部25
は退避メモリ21の記憶内容を調べ、データ転送が中断さ
れた状態であれば退避メモリ21の記憶内容に従って DMA
転送を再開する。
【００４８】なお、上述のように DMA転送が一旦中断し
た場合にはデータのコヒーレンスを維持するために、第
１MPU 10は DMA転送が中断している第１メモリ11の領域
に対するアクセスを禁止する。
た場合にはデータのコヒーレンスを維持するために、第
１MPU 10は DMA転送が中断している第１メモリ11の領域
に対するアクセスを禁止する。
【００４９】図７は本発明のダイレクトメモリアク機能
を有するマイクロコンピュータシステムの他の実施例に
備えられるDMAC１の構成を示すブロック図である。
を有するマイクロコンピュータシステムの他の実施例に
備えられるDMAC１の構成を示すブロック図である。
【００５０】この実施例では、DMAC１には上述の構成に
加えて転送監視制御部22が備えられている。この転送監
視制御部22は、 DMA実行部25により DMAデータ転送が実
行される際に転送されるデータ量を監視している。そし
て、 DMAデータ転送中に外部バス使用信号18が”０”か
ら”１”に変化した場合に、その時点でまだ転送されず
に残っているデータ量が所定量以下であれば第１MPU 10
に対して待機命令を与えた上でそのまま DMAデータ転送
を継続する。
加えて転送監視制御部22が備えられている。この転送監
視制御部22は、 DMA実行部25により DMAデータ転送が実
行される際に転送されるデータ量を監視している。そし
て、 DMAデータ転送中に外部バス使用信号18が”０”か
ら”１”に変化した場合に、その時点でまだ転送されず
に残っているデータ量が所定量以下であれば第１MPU 10
に対して待機命令を与えた上でそのまま DMAデータ転送
を継続する。
【００５１】このような転送監視制御部22を備えること
により、あと少しでで DMAデータ転送が完了するという
状況でデータ転送が中断するという非効率的な事態が回
避出来る。
により、あと少しでで DMAデータ転送が完了するという
状況でデータ転送が中断するという非効率的な事態が回
避出来る。
【００５２】
【発明の効果】以上に詳述した如く本発明によれば、周
辺装置に対してバスを使用するか否かを通知する機能を
備えたマイクロプロセッサをマイクロコンピュータシス
テムに使用することにより、 DMAデータ転送を実行する
際にバス権を獲得するための信号の送受が不要になるの
で処理が高速化され、また MPUがバスを使用していない
期間を有効に活用して DMAデータ転送が行える。
辺装置に対してバスを使用するか否かを通知する機能を
備えたマイクロプロセッサをマイクロコンピュータシス
テムに使用することにより、 DMAデータ転送を実行する
際にバス権を獲得するための信号の送受が不要になるの
で処理が高速化され、また MPUがバスを使用していない
期間を有効に活用して DMAデータ転送が行える。
【図１】従来のダイレクトメモリアクセスコントローラ
の入出力信号を示す模式図である。
の入出力信号を示す模式図である。
【図２】従来のダイレクトメモリアクセスコントローラ
を組込んだマイクロコンピュータシステムの構成例を示
すブロック図である。
を組込んだマイクロコンピュータシステムの構成例を示
すブロック図である。
【図３】本発明のマイクロプロセッサの一実施例の構成
を示すブロック図である。
を示すブロック図である。
【図４】本発明のマイクロコンピュータシステムを構成
するダイレクトメモリアクセスコントローラの一実施例
の構成を示すブロック図である。
するダイレクトメモリアクセスコントローラの一実施例
の構成を示すブロック図である。
【図５】マイクロプロセッサから出力される外部バス使
用信号の他の信号との関係を示すタイミングチャートで
ある。
用信号の他の信号との関係を示すタイミングチャートで
ある。
【図６】本発明のマイクロコンピュータシステムの構成
例を示すブロック図である。
例を示すブロック図である。
【図７】本発明のダイレクトメモリアク機能を有するマ
イクロコンピュータシステムの他の実施例に備えられる
ダイレクトメモリアクセスコントローラの構成を示すブ
ロック図である。
イクロコンピュータシステムの他の実施例に備えられる
ダイレクトメモリアクセスコントローラの構成を示すブ
ロック図である。
１ DMAC（ダイレクトメモリアクセスコントローラ） ２ 第１HREQ ３ 第１HACK ４ 第２HREQ ５ 第２HACK 10 第１MPU(第１マイクロプロセッサ) 11 第１メモリ 12 第１I/O 13 第２MPU(第２マイクロプロセッサ) 14 第２メモリ 15 第２I/O 18 外部バス使用信号 19 外部バス使用信号発生回路 20 レジスタ退避制御回路 21 退避メモリ 25 DMA実行部
Claims (2)
- 【請求項１】 バスにより周辺装置と接続されており、
命令をフェッチし、解読し、解読結果に応じた処理を実
行するマイクロプロセッサにおいて、 フェッチした命令が前記バスを使用するか否かを検出す
る手段と、 該手段により前記命令が前記バスを使用することが検出
された場合にバス使用信号を前記周辺装置に出力する手
段とを有するバス使用検出手段を備えたことを特徴とす
るマイクロプロセッサ。 - 【請求項２】 バスにより周辺装置と接続されており、
命令をフェッチし、解読し、解読結果に応じた処理を実
行するマイクロプロセッサと、前記周辺装置相互間でダ
イレクトメモリアクセス転送を行うダイレクトメモリア
クセスコントローラを有するマイクロコンピュータシス
テムにおいて、 前記マイクロプロセッサがフェッチした命令が前記バス
を使用するか否かを検出し、前記バスを使用する場合に
はバス使用信号を出力するバス使用検出手段と、 前記バス使用信号が出力されているか否かを検出する信
号検出手段と、 該信号検出手段が前記バス使用信号を検出していない期
間にダイレクトメモリアクセス転送を開始し、ダイレク
トメモリアクセス転送の実行中に前記信号検出手段が前
記バス使用信号を検出した場合にダイレクトメモリアク
セス転送を中断する制御手段と、 ダイレクトメモリアクセス転送の実行中に前記信号検出
手段が前記バス使用信号を検出した場合にその時点のダ
イレクトメモリアクセス転送の状態に関する情報を格納
する記憶手段とを備え、 前記制御手段はダイレクトメモリアクセス転送の中断中
に前記信号検出手段が前記バス使用信号を検出しなくな
った場合に前記記憶手段の記憶内容に従ってダイレクト
メモリアクセス転送を再開すべくなしてあることを特徴
とするダイレクトメモリアクセス機能を有するマイクロ
コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013593A JPH05204831A (ja) | 1992-01-29 | 1992-01-29 | マイクロプロセッサ及びそれを使用したダイレクトメモリアクセス機能を有するマイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013593A JPH05204831A (ja) | 1992-01-29 | 1992-01-29 | マイクロプロセッサ及びそれを使用したダイレクトメモリアクセス機能を有するマイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204831A true JPH05204831A (ja) | 1993-08-13 |
Family
ID=11837502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013593A Pending JPH05204831A (ja) | 1992-01-29 | 1992-01-29 | マイクロプロセッサ及びそれを使用したダイレクトメモリアクセス機能を有するマイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (fr) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Dispositif de traitement d'image |
-
1992
- 1992-01-29 JP JP4013593A patent/JPH05204831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (fr) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Dispositif de traitement d'image |
| US7038737B1 (en) | 1998-11-26 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
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