JPH0287550A - マスタースライス方式半導体集積回路 - Google Patents

マスタースライス方式半導体集積回路

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Publication number
JPH0287550A
JPH0287550A JP63239201A JP23920188A JPH0287550A JP H0287550 A JPH0287550 A JP H0287550A JP 63239201 A JP63239201 A JP 63239201A JP 23920188 A JP23920188 A JP 23920188A JP H0287550 A JPH0287550 A JP H0287550A
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JP
Japan
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cells
chip
logic circuit
integrated circuit
semiconductor integrated
Prior art date
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Pending
Application number
JP63239201A
Other languages
English (en)
Inventor
Satoshi Nakamoto
中元　敏
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式半導体集積回路に関し、
特に論理回路セルによる外部出力用セルの構成方法に関
する。
〔従来の技術〕
従来、この種のマスタースライス方式半導体集積回路は
、第２図にその一例を示すように、チップ２０】の四辺
に信号パッド２０２が配置され、チップ中央部全体に多
数の論理回路セル２０３がアレイ状に配列されていた。
また、アレイ状に配列された論理回路セルと信号パッド
２０２との間に外部出力用回路セル２０４が一列ずつ配
列されていた。
各セルには、各回路を構成するのに必要な数の素子が用
意されている。使用時にはセル内部の素子間及び論理回
路セル間を配線することにより、任意の論理回路を組む
ことができる。そして、チップ外部への信号は、論理回
路セル２０３から外部出力用セル２０４を介して信号パ
ッド２０２に至る配線を通して出力される。
〔発明が解決しようとする課題〕
上述した従来のマスタースライス方式半導体集積回路で
は、外部出力用セルとしてあらかじめ配置されており、
セル数も限定されるので、チップに組み込まれる論理回
路によっては、外部出力用セル数の過不足が生じてセル
の有効利用が出来ないという欠点がある。
〔課題を解決するための手段〕
本発明のマスタースライス方式集積回路は、使用要求に
応じて、複数個のセルを組み合せることによって、外部
出力用セルに転用可能な論理回路セルを有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のレイアウト図である。チ
ップ１０１の内部全体にはアレイ状に論理回路セル１０
３が配置され、チップ周辺部に信号パッド１０２が配置
されている。
チップ外部への信号は、複数個の論理回路セルで構成し
た外部出力用セル１０４を使って、近くの信号パッドへ
出力される。
〔発明の効果〕
以上説明したように本発明は、論理回路セルを複数個組
み合わせて、外部出力用セルを構成出来るようにするこ
とにより、必要な数に応じた外部出力セルを配置用き、
セルの有効利用が出来る効果がある。
【図面の簡単な説明】
第１図は本発明のマスタースライス方式半導体集積回路
のチップのレイアウト図、第２図は従来のチップレイア
ウト図である。 １０１・・・・・・チップ、１０２・・・・・・信号パ
ッド、１０３・・・・・・論理回路セル、１０４・・・
・・・外部出力用セル、２０１・・・・・・チップ、２
０２・・・・・・信号パッド、２０３・・・・・・論理
回路セル、２０４・・・・・・外部出力用セル 代理人　弁理士　　内　原　　　晋 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. チップ内部に論理回路セルをアレイ状に配列したマスタ
    ースライス方式半導体集積回路において複数個の前記論
    理回路セルの組合せで構成した外部出力用セルを有する
    ことを特徴とするマスタスライス方式半導体集積回路。
JP63239201A 1988-09-22 1988-09-22 マスタースライス方式半導体集積回路 Pending JPH0287550A (ja)

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