JPH05199269A - π/4シフトQPSK用ROMフイルタ - Google Patents
π/4シフトQPSK用ROMフイルタInfo
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- JPH05199269A JPH05199269A JP787792A JP787792A JPH05199269A JP H05199269 A JPH05199269 A JP H05199269A JP 787792 A JP787792 A JP 787792A JP 787792 A JP787792 A JP 787792A JP H05199269 A JPH05199269 A JP H05199269A
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Abstract
(57)【要約】
【目的】 アドレス数を減少してメモリ容量の削減化を
図る。 【構成】 同相成分データA及び直交成分データBをシ
フトレジスタ11,12に入力し、該シフトレジスタ1
1,12によってπ/4シフトQPSK用のnシンボル
からなるデータ系列信号に対応するROMアドレスA1
〜A5を指定する。さらに、差動論理回路20により、
nシンボルのうちのいずれかの1シンボルに対応する出
力位相を特定するためのメモリアドレスA6〜A8を指
定する。これにより、ROM31,32から出力ベクト
ルS31,S32が出力され、それをD/A変換器4
1,42でアナログ信号に変換することにより、同相チ
ャネル変調信号S41及び直交チャネル変調信号S42
の出力が行える。
図る。 【構成】 同相成分データA及び直交成分データBをシ
フトレジスタ11,12に入力し、該シフトレジスタ1
1,12によってπ/4シフトQPSK用のnシンボル
からなるデータ系列信号に対応するROMアドレスA1
〜A5を指定する。さらに、差動論理回路20により、
nシンボルのうちのいずれかの1シンボルに対応する出
力位相を特定するためのメモリアドレスA6〜A8を指
定する。これにより、ROM31,32から出力ベクト
ルS31,S32が出力され、それをD/A変換器4
1,42でアナログ信号に変換することにより、同相チ
ャネル変調信号S41及び直交チャネル変調信号S42
の出力が行える。
Description
【0001】
【産業上の利用分野】本発明は、π/4シフトQPSK
(quadrature phase shift keying ;直交位相シフトキ
ーイング)方式による通信システムの直交変調用送信フ
イルタ等に用いられるπ/4シフトQPSK用ROM
(read only memory)フイルタに関するものである。
(quadrature phase shift keying ;直交位相シフトキ
ーイング)方式による通信システムの直交変調用送信フ
イルタ等に用いられるπ/4シフトQPSK用ROM
(read only memory)フイルタに関するものである。
【0002】
【従来の技術】従来、例えばπ/4シフトQPSK方式
による通信システムにおいて、ベースバンドフイルタと
直交変調器とを用いてπ/4シフトQPSK信号を発生
させるために、第1と第2の方式を採用していた。第1
の方式では、同相チャネル信号と直交チャネル信号をそ
れぞれ多重化(4値)し、それをDSP(ディジタル・
シグナル・プロセッサ)等で構成されるフイルタで帯域
制限し、それをアナログ/ディジタル変換器(A/D変
換器)を通して直交変換器に加えるようになっている。
第2の方式では、通常のQPSK変調方式等で用いるR
OMフイルタとA/D変換器により、π/4シフトQP
SK信号を出力する構成になっている。図2は、π/4
シフトQPSK信号をベクトル表示した図である。
による通信システムにおいて、ベースバンドフイルタと
直交変調器とを用いてπ/4シフトQPSK信号を発生
させるために、第1と第2の方式を採用していた。第1
の方式では、同相チャネル信号と直交チャネル信号をそ
れぞれ多重化(4値)し、それをDSP(ディジタル・
シグナル・プロセッサ)等で構成されるフイルタで帯域
制限し、それをアナログ/ディジタル変換器(A/D変
換器)を通して直交変換器に加えるようになっている。
第2の方式では、通常のQPSK変調方式等で用いるR
OMフイルタとA/D変換器により、π/4シフトQP
SK信号を出力する構成になっている。図2は、π/4
シフトQPSK信号をベクトル表示した図である。
【0003】このπ/4シフトQPSK信号は、P1〜
P8の8個の出力ベクトルを有する。これを同相成分の
信号と直交成分の信号の合成として変調信号を作成する
と、例えば、ベクトルP1は同相成分がVi1、直交成
分がVq2で示される信号レベルでつくることができ
る。従って、出力ベクトルP1〜P8を同相成分と直交
成分で表すと、それぞれ4値(2ビット)信号で示され
ることになる。
P8の8個の出力ベクトルを有する。これを同相成分の
信号と直交成分の信号の合成として変調信号を作成する
と、例えば、ベクトルP1は同相成分がVi1、直交成
分がVq2で示される信号レベルでつくることができ
る。従って、出力ベクトルP1〜P8を同相成分と直交
成分で表すと、それぞれ4値(2ビット)信号で示され
ることになる。
【0004】図3は、フイルタの孤立波応答を示す図で
ある。この図に示すように、必要とするフイルタの伝達
関数H(ω)の孤立応答を、5シンボル(5T)にわた
って出力され、それ以外の時間では0とすると、ランダ
ムパターンが入力されたときの時刻tの出力は、前後
2.5Tの信号に対する符号間干渉を考慮すればよい。
時刻tにおける帯域制限された出力は、25 通りの出力
が考えられる。よって、これを前記第2の方式のように
ROMフイルタとして構成すると、図4に示すようにな
る。
ある。この図に示すように、必要とするフイルタの伝達
関数H(ω)の孤立応答を、5シンボル(5T)にわた
って出力され、それ以外の時間では0とすると、ランダ
ムパターンが入力されたときの時刻tの出力は、前後
2.5Tの信号に対する符号間干渉を考慮すればよい。
時刻tにおける帯域制限された出力は、25 通りの出力
が考えられる。よって、これを前記第2の方式のように
ROMフイルタとして構成すると、図4に示すようにな
る。
【0005】図4は、従来のπ/4シフトQPSK信号
用ROMフイルタの構成図である。このROMフイルタ
は、周波数fのクロック信号CK1によって同相成分デ
ータA−1,A−2と直交成分データB−1,B−2を
それぞれ入力する5ビットのシフトレジスタ1,2と、
周波数4fのクロック信号CK4を分周する2ビットの
バイナリカウンタ3とを、有している。5ビットのシフ
トレジスタ1のタップ出力Q1〜Q5は、ROM4のア
ドレスA1〜A10に接続され、さらにカウンタ3の出
力Qa,QbがROM4のアドレスA11,A12にそ
れぞれ接続されている。また、5ビットのシフトレジス
タ2のタップ出力A1〜A5は、ROM5のアドレスA
1〜A10に接続されると共に、カウンタ3の出力Q
a,Qbが該ROM5のアドレスA11,A12にそれ
ぞれ接続されている。
用ROMフイルタの構成図である。このROMフイルタ
は、周波数fのクロック信号CK1によって同相成分デ
ータA−1,A−2と直交成分データB−1,B−2を
それぞれ入力する5ビットのシフトレジスタ1,2と、
周波数4fのクロック信号CK4を分周する2ビットの
バイナリカウンタ3とを、有している。5ビットのシフ
トレジスタ1のタップ出力Q1〜Q5は、ROM4のア
ドレスA1〜A10に接続され、さらにカウンタ3の出
力Qa,QbがROM4のアドレスA11,A12にそ
れぞれ接続されている。また、5ビットのシフトレジス
タ2のタップ出力A1〜A5は、ROM5のアドレスA
1〜A10に接続されると共に、カウンタ3の出力Q
a,Qbが該ROM5のアドレスA11,A12にそれ
ぞれ接続されている。
【0006】ROM4の出力ベクトルS4は、ディジタ
ル/アナログ変換器(D/A変換器)6に接続され、そ
のD/A変換器6から同相チャネル変調信号S6が出力
されるようになっている。さらに、ROM5の出力ベク
トルS5は、D/A変換器7に接続され、そのD/A変
換器7から直交チャネル変調信号S7が出力されるよう
になっている。
ル/アナログ変換器(D/A変換器)6に接続され、そ
のD/A変換器6から同相チャネル変調信号S6が出力
されるようになっている。さらに、ROM5の出力ベク
トルS5は、D/A変換器7に接続され、そのD/A変
換器7から直交チャネル変調信号S7が出力されるよう
になっている。
【0007】次に、動作を説明する。2ビットの同相成
分データA−1,A−2、2ビットの直交成分データB
−1,B−2、及びクロック信号CK1,CK4が入力
されると、シフトレジスタ1が、クロック信号CK1に
同期して同相成分データA−1,A−2を順次取り込
み、さらにシフトレジスタ2が、直交成分データD−
1,D−2を順次取り込む。シフトレジスタ1,2の各
タップ出力Q1〜Q5は、ROM4,5のアドレスA1
〜A10にそれぞれ入力される。1シンボルのデータを
4倍の速度のサンプリングデータとしてROM4,5よ
り出力させる場合、さらに2ビットのアドレスが必要と
なる。そこで、4倍の速度のクロック信号CK4でカウ
ンタ3を動作させ、シフトレジスタ1,2がシフトする
タイミングと該カウンタ3のカウン値を同期させて、該
カウンタ出力Qa,Qbを2ビットのアドレスA11,
A12として各ROM4,5に入力する。つまり、シフ
トレジスタ1,2のタップ出力Q1〜Q5でROMアド
レスA1〜A10をそれぞれ指定し、さらにカウンタ3
の出力Qa,QbでROMアドレスA11,A12を指
定する。
分データA−1,A−2、2ビットの直交成分データB
−1,B−2、及びクロック信号CK1,CK4が入力
されると、シフトレジスタ1が、クロック信号CK1に
同期して同相成分データA−1,A−2を順次取り込
み、さらにシフトレジスタ2が、直交成分データD−
1,D−2を順次取り込む。シフトレジスタ1,2の各
タップ出力Q1〜Q5は、ROM4,5のアドレスA1
〜A10にそれぞれ入力される。1シンボルのデータを
4倍の速度のサンプリングデータとしてROM4,5よ
り出力させる場合、さらに2ビットのアドレスが必要と
なる。そこで、4倍の速度のクロック信号CK4でカウ
ンタ3を動作させ、シフトレジスタ1,2がシフトする
タイミングと該カウンタ3のカウン値を同期させて、該
カウンタ出力Qa,Qbを2ビットのアドレスA11,
A12として各ROM4,5に入力する。つまり、シフ
トレジスタ1,2のタップ出力Q1〜Q5でROMアド
レスA1〜A10をそれぞれ指定し、さらにカウンタ3
の出力Qa,QbでROMアドレスA11,A12を指
定する。
【0008】ここで、ROM4,5には、シフトレジス
タ1,2の中心のタップ出力Q3の符号に対してQ1,
Q2,Q4,Q5の符号からのフイルタリングによる符
号間干渉を加えた値をサンプリング毎に記憶させてお
く。すると、レジスタ1,2及びカウンタ3の出力によ
ってROMアドレスA1〜A12を指定することによ
り、該ROM4,5から出力ベクトルS4,S5がそれ
ぞれ出力される。これらの出力ベクトルS4,S5をD
/A変換器6,7でそれぞれアナログ信号に変換すれ
ば、同相チャネル変調信号S6及び直交チャネル変調信
号S7からなるアナログのフイルタリング出力が得られ
る。
タ1,2の中心のタップ出力Q3の符号に対してQ1,
Q2,Q4,Q5の符号からのフイルタリングによる符
号間干渉を加えた値をサンプリング毎に記憶させてお
く。すると、レジスタ1,2及びカウンタ3の出力によ
ってROMアドレスA1〜A12を指定することによ
り、該ROM4,5から出力ベクトルS4,S5がそれ
ぞれ出力される。これらの出力ベクトルS4,S5をD
/A変換器6,7でそれぞれアナログ信号に変換すれ
ば、同相チャネル変調信号S6及び直交チャネル変調信
号S7からなるアナログのフイルタリング出力が得られ
る。
【0009】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。 (a) 前記第1の方式では、DSP等を用いて演算処
理を行うため、その処理時間が長くなって消費電力が大
きくなるという問題がある。 (b) 前記第2の方式のように、通常のQPSK変調
方式等で用いる図4のπ/4シフトQPSK用ROMフ
イルタでは、ROM4,5に対して4値信号でアドレス
する必要があるため、アドレス空間が大きくなって該R
OM4,5のメモリ容量が大きくなるという問題があ
る。従って、技術的に充分満足のゆくπ/4シフトQP
SK用ROMフイルタを提供することが困難であった。
成の装置では、次のような課題があった。 (a) 前記第1の方式では、DSP等を用いて演算処
理を行うため、その処理時間が長くなって消費電力が大
きくなるという問題がある。 (b) 前記第2の方式のように、通常のQPSK変調
方式等で用いる図4のπ/4シフトQPSK用ROMフ
イルタでは、ROM4,5に対して4値信号でアドレス
する必要があるため、アドレス空間が大きくなって該R
OM4,5のメモリ容量が大きくなるという問題があ
る。従って、技術的に充分満足のゆくπ/4シフトQP
SK用ROMフイルタを提供することが困難であった。
【0010】本発明は、前記従来技術が持っていた課題
として、メモリ容量が大きくなるという点について解決
したπ/4シフトQPSK用ROMフイルタを提供する
ものである。
として、メモリ容量が大きくなるという点について解決
したπ/4シフトQPSK用ROMフイルタを提供する
ものである。
【0011】
【課題を解決するための手段】第1の発明は、前記課題
を解決するために、所定の関数によって帯域制限した時
間応答波形の帯域制限データを格納したROMと、同相
成分データ及び直交成分データに基づいてπ/4シフト
QPSK用のnシンボルからなるデータ系列信号を生成
し、そのデータ系列信号をアドレスとして前記ROMか
ら同相チャネル変調信号及び直交チャネル変調信号の出
力ベクトルを読出すアドレス指定手段とを、備えたπ/
4シフトQPSK用ROMフイルタにおいて、前記アド
レス指定手段を次のように構成している。
を解決するために、所定の関数によって帯域制限した時
間応答波形の帯域制限データを格納したROMと、同相
成分データ及び直交成分データに基づいてπ/4シフト
QPSK用のnシンボルからなるデータ系列信号を生成
し、そのデータ系列信号をアドレスとして前記ROMか
ら同相チャネル変調信号及び直交チャネル変調信号の出
力ベクトルを読出すアドレス指定手段とを、備えたπ/
4シフトQPSK用ROMフイルタにおいて、前記アド
レス指定手段を次のように構成している。
【0012】即ち、前記アドレス指定手段は、前記デー
タ系列信号に対応する第1のアドレスと、前記nシンボ
ルのうちのいずれかの1シンボルに対応する出力位相を
特定するための第2のアドレスとを、前記ROMに対し
て指定する構成にしている。第2の発明では、第1の発
明の第2のアドレスを、前記データ系列信号に先行する
差動論理演算出力によって生成している。さらに、前記
ROMフイルタの出力である帯域制限データは、前記差
動論理演算出力とそれに続くデータ系列信号により論理
演算し、かつ該データ系列信号の特定シンボルに対し前
後するシンボルからの符号間干渉量を演算してそれぞれ
該特定シンボルの出力ベクトルとしている。
タ系列信号に対応する第1のアドレスと、前記nシンボ
ルのうちのいずれかの1シンボルに対応する出力位相を
特定するための第2のアドレスとを、前記ROMに対し
て指定する構成にしている。第2の発明では、第1の発
明の第2のアドレスを、前記データ系列信号に先行する
差動論理演算出力によって生成している。さらに、前記
ROMフイルタの出力である帯域制限データは、前記差
動論理演算出力とそれに続くデータ系列信号により論理
演算し、かつ該データ系列信号の特定シンボルに対し前
後するシンボルからの符号間干渉量を演算してそれぞれ
該特定シンボルの出力ベクトルとしている。
【0013】
【作用】第1発明によれば、以上のようにπ/4シフト
QPSK用ROMフイルタを構成したので、アドレス指
定手段により、ROMに対し、データ系列信号に対応す
る第1のアドレスと、出力位相を特定するための第2の
アドレスとを指定することにより、該ROMから出力ベ
クトルが読出される。この出力ベクトルを、例えばD/
A変換器を通して直交変換器等へ供給することにより、
少ないアドレス数でπ/4シフトQPSK信号の出力が
行える。
QPSK用ROMフイルタを構成したので、アドレス指
定手段により、ROMに対し、データ系列信号に対応す
る第1のアドレスと、出力位相を特定するための第2の
アドレスとを指定することにより、該ROMから出力ベ
クトルが読出される。この出力ベクトルを、例えばD/
A変換器を通して直交変換器等へ供給することにより、
少ないアドレス数でπ/4シフトQPSK信号の出力が
行える。
【0014】第2の発明によれば、データ信号系列と該
データ信号系列に先行する差動論理演算出力でROMの
アドレス指定を行えば、そのアドレスに対応する内容の
出力ベクトルを該ROMから読出せる。従って、前記課
題を解決できるのである。
データ信号系列に先行する差動論理演算出力でROMの
アドレス指定を行えば、そのアドレスに対応する内容の
出力ベクトルを該ROMから読出せる。従って、前記課
題を解決できるのである。
【0015】
【実施例】図1は、本発明の実施例を示すもので、π/
4シフトQPSK用ROMフイルタを例えば4倍のオー
バサンプルにより実現する場合の構成図である。このR
OMフイルタは、5タイムスロット分の長さのシフトレ
ジスタ11,12と、差動論理回路20と、2ビットの
バイナリカウンタ30とで、構成されるアドレス指定手
段を備えている。各シフトレジスタ11,12は、送信
すべきシリアルデータを2ビット一まとめにしてパラレ
ルデータとした同相成分データA及び直交成分データB
をそれぞれ入力し、パラレルデータ速度に等しい周波数
fのクロック信号CK1で該同相成分データA及び直交
成分データBをそれぞれシフト入力し、タップ出力Q1
〜Q5をそれぞれ送出する機能を有している。差動論理
回路20は、タップ出力Q5の1タイムスロット前の出
力ベクトルを演算する機能を有し、3ビットのフルアダ
ー(加算器)21と、該フルアダー21の出力をクロッ
ク信号CK1により一時保持するレジスタ22とで、構
成されている。2ビットのバイナリカウンタ30は、周
波数4fのクロック信号CK4を分周して出力Qa,Q
bを送出する回路である。
4シフトQPSK用ROMフイルタを例えば4倍のオー
バサンプルにより実現する場合の構成図である。このR
OMフイルタは、5タイムスロット分の長さのシフトレ
ジスタ11,12と、差動論理回路20と、2ビットの
バイナリカウンタ30とで、構成されるアドレス指定手
段を備えている。各シフトレジスタ11,12は、送信
すべきシリアルデータを2ビット一まとめにしてパラレ
ルデータとした同相成分データA及び直交成分データB
をそれぞれ入力し、パラレルデータ速度に等しい周波数
fのクロック信号CK1で該同相成分データA及び直交
成分データBをそれぞれシフト入力し、タップ出力Q1
〜Q5をそれぞれ送出する機能を有している。差動論理
回路20は、タップ出力Q5の1タイムスロット前の出
力ベクトルを演算する機能を有し、3ビットのフルアダ
ー(加算器)21と、該フルアダー21の出力をクロッ
ク信号CK1により一時保持するレジスタ22とで、構
成されている。2ビットのバイナリカウンタ30は、周
波数4fのクロック信号CK4を分周して出力Qa,Q
bを送出する回路である。
【0016】シフトレジスタ11のタップ出力Q1〜Q
5は、ROM31の第1のアドレスA1〜A5にそれぞ
れ接続されると共に、シフトレジスタ12のタップ出力
Q1〜Q5が、ROM32の第1のアドレスA1〜A5
にそれぞれ接続されている。また、差動論理回路20の
出力は、各ROM31,32の第2のアドレスA6〜A
8にそれぞれ共通接続されると共に、カウンタ30の出
力Qa,QBが、各ROM31,32のアドレスA9,
A10にそれぞれ共通接続されている。ROM31,3
2の各出力ベクトルS31,S32は、D/A変換器4
1,42にそれぞれ接続され、それらのD/A変換器4
1,42から同相チャネル変調信号S41及び直交チャ
ネル変調信号S42がそれぞれ出力されるようになって
いる。
5は、ROM31の第1のアドレスA1〜A5にそれぞ
れ接続されると共に、シフトレジスタ12のタップ出力
Q1〜Q5が、ROM32の第1のアドレスA1〜A5
にそれぞれ接続されている。また、差動論理回路20の
出力は、各ROM31,32の第2のアドレスA6〜A
8にそれぞれ共通接続されると共に、カウンタ30の出
力Qa,QBが、各ROM31,32のアドレスA9,
A10にそれぞれ共通接続されている。ROM31,3
2の各出力ベクトルS31,S32は、D/A変換器4
1,42にそれぞれ接続され、それらのD/A変換器4
1,42から同相チャネル変調信号S41及び直交チャ
ネル変調信号S42がそれぞれ出力されるようになって
いる。
【0017】次に、動作を説明する。例えば、実現しよ
うとするフイルタの関数の時間応答が、前後2シンボル
時間内で有意の出力を持ち、それ以外の時間では零出力
を示すとすると、5シンボル分の符号列を考慮すればよ
い。よって、各シフトレジスタ11,12は、5タイム
スロット分の長さの記憶長(タップ出力Q1〜Q5)が
あればよい。このシフトレジスタ11,12と、タップ
出力Q5の1タイムスロット前の出力ベクトルを演算す
る差動論理回路20により、出力ベクトルを特定し、タ
ップ出力Q1,Q2,Q3,Q4,Q5の値によって出
力ベクトル遷移を求め、かつタップ出力Q3を中心時間
とした前後2シンボルからの符号間干渉を含めた出力ベ
クトルを予め計算しておく。そして、この計算結果をR
OMアドレスA1〜A10で示されるROM31,32
内に予め格納しておく。即ち、レジスタ22で示される
出力ベクトルと、それ以降に続くデータ列(タップ出力
Q1〜Q5)により、出力ベクトルを演算し、さらに前
後からの符号間干渉を演算し、その演算結果を、レジス
タ22の出力とタップ出力Q1〜Q5のデータ列の値を
アドレスとするROM31,32内の記憶部に記憶して
おく。
うとするフイルタの関数の時間応答が、前後2シンボル
時間内で有意の出力を持ち、それ以外の時間では零出力
を示すとすると、5シンボル分の符号列を考慮すればよ
い。よって、各シフトレジスタ11,12は、5タイム
スロット分の長さの記憶長(タップ出力Q1〜Q5)が
あればよい。このシフトレジスタ11,12と、タップ
出力Q5の1タイムスロット前の出力ベクトルを演算す
る差動論理回路20により、出力ベクトルを特定し、タ
ップ出力Q1,Q2,Q3,Q4,Q5の値によって出
力ベクトル遷移を求め、かつタップ出力Q3を中心時間
とした前後2シンボルからの符号間干渉を含めた出力ベ
クトルを予め計算しておく。そして、この計算結果をR
OMアドレスA1〜A10で示されるROM31,32
内に予め格納しておく。即ち、レジスタ22で示される
出力ベクトルと、それ以降に続くデータ列(タップ出力
Q1〜Q5)により、出力ベクトルを演算し、さらに前
後からの符号間干渉を演算し、その演算結果を、レジス
タ22の出力とタップ出力Q1〜Q5のデータ列の値を
アドレスとするROM31,32内の記憶部に記憶して
おく。
【0018】同相成分データA、直交成分データB、及
びクロック信号CK1,CK4を入力すると、シフトレ
ジスタ11,12では、パラレルデータ速度に等しいク
ロック信号CK1に基づき、該同相成分データA及び直
交成分データBをそれぞれ順次取り込んで記憶してい
く。これらのシフトレジスタ11,12のタップ出力Q
1〜Q5は、ROM31,32のアドレスA1〜A5に
入力される。
びクロック信号CK1,CK4を入力すると、シフトレ
ジスタ11,12では、パラレルデータ速度に等しいク
ロック信号CK1に基づき、該同相成分データA及び直
交成分データBをそれぞれ順次取り込んで記憶してい
く。これらのシフトレジスタ11,12のタップ出力Q
1〜Q5は、ROM31,32のアドレスA1〜A5に
入力される。
【0019】π/4シフトQPSK信号は、図2に示す
ように、時間tにおける送信ベクトルがP1で示される
とすると、次のシンボルにおいてはP2、P4、P6ま
たはP8のいずれか一つの送信ベクトルを出力する。そ
のため、ROM31,32のアドレスA1〜A5に、タ
ップ出力Q1〜Q5の符号列が入力されたとき、そのベ
クトル遷移は、タップ出力Q1,Q2,Q3,Q4,Q
5の値と該タップ出力Q5のデータの1シンボル前の出
力データがあると、特定できることになる。または、R
OM31,32にタップ出力Q1〜Q5が入力されたと
きの特定タイムスロットの出力ベクトルを特定すること
により、ベクトル遷移を示すことができる。
ように、時間tにおける送信ベクトルがP1で示される
とすると、次のシンボルにおいてはP2、P4、P6ま
たはP8のいずれか一つの送信ベクトルを出力する。そ
のため、ROM31,32のアドレスA1〜A5に、タ
ップ出力Q1〜Q5の符号列が入力されたとき、そのベ
クトル遷移は、タップ出力Q1,Q2,Q3,Q4,Q
5の値と該タップ出力Q5のデータの1シンボル前の出
力データがあると、特定できることになる。または、R
OM31,32にタップ出力Q1〜Q5が入力されたと
きの特定タイムスロットの出力ベクトルを特定すること
により、ベクトル遷移を示すことができる。
【0020】そこで、差動論理回路20では、タップ出
力Q5の1タイムスロット前の出力ベクトルを演算し、
その演算結果をROM31,32のアドレスA6〜A8
に与える。さらに、カウンタ30では、周波数fの4倍
の周波数4fを持つクロック信号CK4を分周し、2ビ
ットのカウンタ出力Qa,QbをROMアドレスA9,
A10に入力する。このカウンタ30は、1シンボル内
の1/4シンボル毎の値を表すためのもので、1シンボ
ルのデータを何倍のサンプリングで表現するかにより、
その分周数が変わる。
力Q5の1タイムスロット前の出力ベクトルを演算し、
その演算結果をROM31,32のアドレスA6〜A8
に与える。さらに、カウンタ30では、周波数fの4倍
の周波数4fを持つクロック信号CK4を分周し、2ビ
ットのカウンタ出力Qa,QbをROMアドレスA9,
A10に入力する。このカウンタ30は、1シンボル内
の1/4シンボル毎の値を表すためのもので、1シンボ
ルのデータを何倍のサンプリングで表現するかにより、
その分周数が変わる。
【0021】このようにして、各ROM31,32のア
ドレスA1〜A10がそれぞれ指定されると、そのアド
レスA1〜A10に対応する記憶結果が出力ベクトルS
31,S32の形で読出される。出力ベクトルS31は
D/A変換器41でアナログ信号に変換され、同相チャ
ネル変調信号S41が出力される。さらに、出力ベクト
ルS32は、D/A変換器42でアナログ信号に変換さ
れ、直交チャネル変調信号S42が出力される。
ドレスA1〜A10がそれぞれ指定されると、そのアド
レスA1〜A10に対応する記憶結果が出力ベクトルS
31,S32の形で読出される。出力ベクトルS31は
D/A変換器41でアナログ信号に変換され、同相チャ
ネル変調信号S41が出力される。さらに、出力ベクト
ルS32は、D/A変換器42でアナログ信号に変換さ
れ、直交チャネル変調信号S42が出力される。
【0022】以上のように、本実施例では、シフトレジ
スタ11,12の5ビットのタップ出力Q1〜Q5でR
OMアドレスA1〜A5を指定すると共に、差動論理回
路20によってタップ出力Q1〜Q5のうちの1シンボ
ルQ5に対応する出力で、ROMアドレスA6〜A8を
指定するようにしたので、ROM31,32の記憶容量
を小さくできると共に、構成も簡単になるので、回路規
模及び消費電力を低減できる。
スタ11,12の5ビットのタップ出力Q1〜Q5でR
OMアドレスA1〜A5を指定すると共に、差動論理回
路20によってタップ出力Q1〜Q5のうちの1シンボ
ルQ5に対応する出力で、ROMアドレスA6〜A8を
指定するようにしたので、ROM31,32の記憶容量
を小さくできると共に、構成も簡単になるので、回路規
模及び消費電力を低減できる。
【0023】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (i) 図1では、π/4シフトQPSK用の5シンボ
ルからなるデータ系列信号をアドレスとするROMフイ
ルタについて説明したが、そのシンボル数は任意の数n
でよい。しかも、出力位相を特定するためのタップ出力
Q5は、nシンボルうちのいずれかの1シンボルでよ
い。 (ii) 出力ベクトルを特定するための差動論理回路2
0は、他の機能ブロックで構成してもよい。同様に、カ
ウンタ30は、他の分周回路等で構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (i) 図1では、π/4シフトQPSK用の5シンボ
ルからなるデータ系列信号をアドレスとするROMフイ
ルタについて説明したが、そのシンボル数は任意の数n
でよい。しかも、出力位相を特定するためのタップ出力
Q5は、nシンボルうちのいずれかの1シンボルでよ
い。 (ii) 出力ベクトルを特定するための差動論理回路2
0は、他の機能ブロックで構成してもよい。同様に、カ
ウンタ30は、他の分周回路等で構成してもよい。
【0024】
【発明の効果】以上詳細に説明したように、第1の発明
によれば、π/4シフトQPSK用のnシンボルからな
るデータ系列信号をアドレスとするπ/4シフトQPS
K用ROMフイルタにおいて、前記データ系列信号に対
応する第1のアドレスと、前記nシンボルのうちのいず
れかの1シンボルに対応する出力位相を特定するための
第2のアドレスとを備えているので、ROMの記憶容量
を小さくできると共に回路構成も簡単になる。従って、
回路規模を小型化できると共に、消費電力を低減でき、
信頼性及び経済的効果が向上する。
によれば、π/4シフトQPSK用のnシンボルからな
るデータ系列信号をアドレスとするπ/4シフトQPS
K用ROMフイルタにおいて、前記データ系列信号に対
応する第1のアドレスと、前記nシンボルのうちのいず
れかの1シンボルに対応する出力位相を特定するための
第2のアドレスとを備えているので、ROMの記憶容量
を小さくできると共に回路構成も簡単になる。従って、
回路規模を小型化できると共に、消費電力を低減でき、
信頼性及び経済的効果が向上する。
【0025】第2の発明によれば、所定の演算結果を予
めROMに格納しておき、データ系列信号と該データ信
号系列に先行する差動論理演算出力で該ROMのアドレ
スを指定するようにしたので、簡単にアドレス数を減少
でき、それによってメモリ容量を的確に削減できる。
めROMに格納しておき、データ系列信号と該データ信
号系列に先行する差動論理演算出力で該ROMのアドレ
スを指定するようにしたので、簡単にアドレス数を減少
でき、それによってメモリ容量を的確に削減できる。
【図1】本発明の実施例を示すπ/4シフトQPSK用
ROMフイルタの構成図である。
ROMフイルタの構成図である。
【図2】π/4シフトQPSK信号のベクトル表示図で
ある。
ある。
【図3】フイルタの孤立波応答を示す図である。
【図4】従来のπ/4シフトQPSK用ROMフイルタ
の構成図である。
の構成図である。
11,12 シフトレジスタ 20 差動論理回路 21 フルアダー 22 レジスタ 30 バイナリカウンタ 31,32 ROM 41,42 D/A変換器
Claims (2)
- 【請求項1】 所定の関数によって帯域制限した時間応
答波形の帯域制限データを格納したROMと、 同相成分データ及び直交成分データに基づいてπ/4シ
フトQPSK用のnシンボルからなるデータ系列信号を
生成し、そのデータ系列信号をアドレスとして前記RO
Mから同相チャネル変調信号及び直交チャネル変調信号
の出力ベクトルを読出すアドレス指定手段とを、 備えたπ/4シフトQPSK用ROMフイルタにおい
て、 前記アドレス指定手段は、前記データ系列信号に対応す
る第1のアドレスと、前記nシンボルのうちのいずれか
の1シンボルに対応する出力位相を特定するための第2
のアドレスとを、前記ROMに対して指定する構成にし
たことを特徴とするπ/4シフトQPSK用ROMフイ
ルタ。 - 【請求項2】 請求項1記載のπ/4シフトQPSK用
ROMフイルタにおいて、 前記第2のアドレスは、前記データ系列信号に先行する
差動論理演算出力によって生成し、 前記ROMフイルタ出力である帯域制限データは、前記
差動論理演算出力とそれに続くデータ系列信号により論
理演算し、かつ該データ系列信号の特定シンボルに対し
前後するシンボルからの符号間干渉量を演算してそれを
該特定シンボルの出力ベクトルとする、 構成にしたことを特徴とするπ/4シフトQPSK用R
OMフイルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP787792A JPH05199269A (ja) | 1992-01-20 | 1992-01-20 | π/4シフトQPSK用ROMフイルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP787792A JPH05199269A (ja) | 1992-01-20 | 1992-01-20 | π/4シフトQPSK用ROMフイルタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05199269A true JPH05199269A (ja) | 1993-08-06 |
Family
ID=11677845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP787792A Pending JPH05199269A (ja) | 1992-01-20 | 1992-01-20 | π/4シフトQPSK用ROMフイルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05199269A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100390609B1 (ko) * | 1995-10-25 | 2003-09-22 | 로랄 에어로스페이스 코포레이션 | 광대역벡터변조기 |
-
1992
- 1992-01-20 JP JP787792A patent/JPH05199269A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100390609B1 (ko) * | 1995-10-25 | 2003-09-22 | 로랄 에어로스페이스 코포레이션 | 광대역벡터변조기 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |