JP2740373B2 - π/4シフトQPSK直交変調器用ベースバンド信号生成器 - Google Patents
π/4シフトQPSK直交変調器用ベースバンド信号生成器Info
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- JP2740373B2 JP2740373B2 JP3176841A JP17684191A JP2740373B2 JP 2740373 B2 JP2740373 B2 JP 2740373B2 JP 3176841 A JP3176841 A JP 3176841A JP 17684191 A JP17684191 A JP 17684191A JP 2740373 B2 JP2740373 B2 JP 2740373B2
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Description
【0001】
【産業上の利用分野】本発明は、π/4シフトQPSK
直交変調器用ベースバンド信号生成器に関する。
直交変調器用ベースバンド信号生成器に関する。
【0002】
【従来の技術】従来、伝送媒体を効率的に利用するため
に、伝送すべき情報(デジタル信号)にて搬送波信号を
変調することが行われている。
に、伝送すべき情報(デジタル信号)にて搬送波信号を
変調することが行われている。
【0003】斯る変調の方式には、デジタル信号に応じ
て搬送波信号の振幅を変化させる振幅変調、周波数を偏
移させる周波数変調、位相を変化させる位相変調や振幅
と位相とを独立に変化させる振幅位相変調などがある。
て搬送波信号の振幅を変化させる振幅変調、周波数を偏
移させる周波数変調、位相を変化させる位相変調や振幅
と位相とを独立に変化させる振幅位相変調などがある。
【0004】一般に、変調された搬送波信号(以下、変
調波信号と称す)は、次のように表すことができる。
調波信号と称す)は、次のように表すことができる。
【0005】
【数1】
【0006】上記の式から明らかなように、変調信号
は、2つの直交した成分の和で表すことが出来、直交変
調器にて当該変調波信号を得ることが出来る。尚、上式
の第1項は変調波信号の同相(I相)成分、第2項は変
調波信号の直交位相(Q相)成分と一般に称される。
は、2つの直交した成分の和で表すことが出来、直交変
調器にて当該変調波信号を得ることが出来る。尚、上式
の第1項は変調波信号の同相(I相)成分、第2項は変
調波信号の直交位相(Q相)成分と一般に称される。
【0007】斯様に変調波信号が2つの直交した成分の
和で表されることを利用して変調器を構成したものとし
ては、例えば1981年に日本通信技術株式会社より発
行された「技術指導資料 GMSKディジタル化直交形
変調器」や「技術指導資料ディジタルFM変調器用RO
M形LPFの実験検討」に開示されたものが知られてい
る。
和で表されることを利用して変調器を構成したものとし
ては、例えば1981年に日本通信技術株式会社より発
行された「技術指導資料 GMSKディジタル化直交形
変調器」や「技術指導資料ディジタルFM変調器用RO
M形LPFの実験検討」に開示されたものが知られてい
る。
【0008】斯る従来技術に開示された変調器は、ベー
スバンド信号をROM形LPFよりなるガウス型フィル
タを通過させることにより、帯域を制限した後、積分し
てベースバンド信号に基づく位相情報を得、次いで当該
位相情報に基づきI相及びQ相におけるデータをROM
テーブルより生成した後、アナログ信号に変換する。そ
の後、I相の信号(アナログ信号)と搬送波信号を乗算
するとともに、Q相の信号(アナログ信号)とπ/2移
相された搬送波信号を乗算し、次いで各乗算出力を加算
して変調波信号を出力するように成されている。
スバンド信号をROM形LPFよりなるガウス型フィル
タを通過させることにより、帯域を制限した後、積分し
てベースバンド信号に基づく位相情報を得、次いで当該
位相情報に基づきI相及びQ相におけるデータをROM
テーブルより生成した後、アナログ信号に変換する。そ
の後、I相の信号(アナログ信号)と搬送波信号を乗算
するとともに、Q相の信号(アナログ信号)とπ/2移
相された搬送波信号を乗算し、次いで各乗算出力を加算
して変調波信号を出力するように成されている。
【0009】ところで、直交変調器を用いてπ/4シフ
トQPSK [ Quadli Phase ShiftKeying] 信号を発生
する場合、I相及びQ相のデータは図2の例では5値レ
ベルを有することになる。尚、図2はπ/4シフトQP
SK信号における信号点と各相の信号パターンを示して
いる。
トQPSK [ Quadli Phase ShiftKeying] 信号を発生
する場合、I相及びQ相のデータは図2の例では5値レ
ベルを有することになる。尚、図2はπ/4シフトQP
SK信号における信号点と各相の信号パターンを示して
いる。
【0010】このように各相の信号パターンが多値レベ
ルを有する場合、上述したようなROMテーブルを用い
ると、ROMの容量が増大し、コスト面で問題を生じる
ものであった。
ルを有する場合、上述したようなROMテーブルを用い
ると、ROMの容量が増大し、コスト面で問題を生じる
ものであった。
【0011】即ち、I相またはQ相夫々に対して1個の
ROM型フィルタを割当てる場合、入力データが2レベ
ルのときには、1シンボル当りに必要なアドレスは1ビ
ットであるが、5レベルのときには、1シンボル当りに
必要なアドレスは3ビットとなり、同様にレベルがn個
の場合には、1シンボル当りに必要なアドレスビット数
は log2 n 以上の整数となる。
ROM型フィルタを割当てる場合、入力データが2レベ
ルのときには、1シンボル当りに必要なアドレスは1ビ
ットであるが、5レベルのときには、1シンボル当りに
必要なアドレスは3ビットとなり、同様にレベルがn個
の場合には、1シンボル当りに必要なアドレスビット数
は log2 n 以上の整数となる。
【0012】また、各相の各レベルに対して1個のRO
M型フィルタを割り当て、各レベル用ROMの出力を合
算して各相のフィルタ応答を求める場合、1シンボル当
りに必要なアドレスは1ビットで済むが、レベルがn個
のときには、両相合わせて2n個のROMが必要にな
る。
M型フィルタを割り当て、各レベル用ROMの出力を合
算して各相のフィルタ応答を求める場合、1シンボル当
りに必要なアドレスは1ビットで済むが、レベルがn個
のときには、両相合わせて2n個のROMが必要にな
る。
【0013】
【発明が解決しようとする課題】上述した従来の技術を
π/4シフトQPSK変調器に用いた場合、ROMの容
量が膨大になるため、コスト面等に問題を生じ、実用化
に支障を来すものであった。
π/4シフトQPSK変調器に用いた場合、ROMの容
量が膨大になるため、コスト面等に問題を生じ、実用化
に支障を来すものであった。
【0014】
【課題を解決するための手段】上記の課題に鑑み、本発
明は、ベースバンド信号が入力される入力端子と、該入
力端子より入力されたベースバンド信号を直並列変換す
ることによってシンボルデータを生成するシンボルデー
タ発生手段と、該シンボルデータ発生手段の出力するシ
ンボルデータ、または更に前シンボルデータとの差動符
号化を行ったシンボルデータに依存して一意的に決まる
2次元ベクトル座標を偶奇各々のシンボルに対して生成
するベクトル座標生成手段と、前記ベクトル座標生成手
段から出力される偶奇シンボル座標4ビット信号の各ビ
ットを2シンボル期間ごとに直並列変換して蓄積する座
標蓄積手段と、ベースバンド信号のビットレートよりも
高い周波数を有するクロック信号により駆動され、偶奇
2シンボル間に亘る途中経過時間情報を出力する時間情
報出力手段と、前記座標蓄積手段の出力する偶シンボル
座標における2ビット信号の夫々1ビットと前記時間情
報出力手段の出力とを入力とし、偶シンボルタイミング
では入力データに応じて+1若しくは−1を、奇シンボ
ルタイミングでは0をフィルタ入力とした応答波形を記
憶する2個の偶シンボル用記憶手段と、前記座標蓄積手
段の出力する奇シンボル座標における2ビット信号の夫
々1ビットと前記時間情報出力手段の出力とを入力と
し、奇シンボルタイミングでは入力データに応じて+1
/21/2若しくは−1/21/2を、偶シンボルタイミング
では、0をフィルタ入力とし、偶シンボル用デジタルフ
ィルタ手段と相似形で振幅が異なる応答波形を記憶する
2個の奇シンボル用記憶手段と、前記各記憶手段からの
出力信号を加算若しくは減算する演算手段と、各演算手
段からの出力信号をアナログ信号に変換するデジタル/
アナログ変換手段とを具備したことを特徴とする。
明は、ベースバンド信号が入力される入力端子と、該入
力端子より入力されたベースバンド信号を直並列変換す
ることによってシンボルデータを生成するシンボルデー
タ発生手段と、該シンボルデータ発生手段の出力するシ
ンボルデータ、または更に前シンボルデータとの差動符
号化を行ったシンボルデータに依存して一意的に決まる
2次元ベクトル座標を偶奇各々のシンボルに対して生成
するベクトル座標生成手段と、前記ベクトル座標生成手
段から出力される偶奇シンボル座標4ビット信号の各ビ
ットを2シンボル期間ごとに直並列変換して蓄積する座
標蓄積手段と、ベースバンド信号のビットレートよりも
高い周波数を有するクロック信号により駆動され、偶奇
2シンボル間に亘る途中経過時間情報を出力する時間情
報出力手段と、前記座標蓄積手段の出力する偶シンボル
座標における2ビット信号の夫々1ビットと前記時間情
報出力手段の出力とを入力とし、偶シンボルタイミング
では入力データに応じて+1若しくは−1を、奇シンボ
ルタイミングでは0をフィルタ入力とした応答波形を記
憶する2個の偶シンボル用記憶手段と、前記座標蓄積手
段の出力する奇シンボル座標における2ビット信号の夫
々1ビットと前記時間情報出力手段の出力とを入力と
し、奇シンボルタイミングでは入力データに応じて+1
/21/2若しくは−1/21/2を、偶シンボルタイミング
では、0をフィルタ入力とし、偶シンボル用デジタルフ
ィルタ手段と相似形で振幅が異なる応答波形を記憶する
2個の奇シンボル用記憶手段と、前記各記憶手段からの
出力信号を加算若しくは減算する演算手段と、各演算手
段からの出力信号をアナログ信号に変換するデジタル/
アナログ変換手段とを具備したことを特徴とする。
【0015】また、前記各デジタルフィルタ手段が、前
記ベクトル座標生成手段から出力される偶奇シンボル座
標4ビット信号の各ビットを2シンボル期間ごとに直並
列変換して蓄積する座標蓄積手段と、ベースバンド信号
のビットレートよりも高い周波数を有するクロック信号
により駆動され、偶奇2シンボル間に亘る途中経過時間
情報を出力する時間情報出力手段と、前記座標蓄積手段
の出力と前記時間情報出力手段の出力とをアドレスとし
て応答波形が格納された記憶装置とより構成されている
ことを特徴とする。
記ベクトル座標生成手段から出力される偶奇シンボル座
標4ビット信号の各ビットを2シンボル期間ごとに直並
列変換して蓄積する座標蓄積手段と、ベースバンド信号
のビットレートよりも高い周波数を有するクロック信号
により駆動され、偶奇2シンボル間に亘る途中経過時間
情報を出力する時間情報出力手段と、前記座標蓄積手段
の出力と前記時間情報出力手段の出力とをアドレスとし
て応答波形が格納された記憶装置とより構成されている
ことを特徴とする。
【0016】
【0017】
【0018】
【作用】本発明によれば、入力されたベースバンド信号
に応じてシンボルデータを生成し、次いでこのシンボル
データに基づき偶奇各々のシンボルに対して2次元ベク
トル座標を得、各ベクトル座標に基づき得られた応答波
形を演算した後、アナログ信号に変換する。
に応じてシンボルデータを生成し、次いでこのシンボル
データに基づき偶奇各々のシンボルに対して2次元ベク
トル座標を得、各ベクトル座標に基づき得られた応答波
形を演算した後、アナログ信号に変換する。
【0019】
【実施例】図1は、本発明の一実施例を示すブロック図
で、1は被変調デジタル信号が供給される入力端子、2
は直列入力されるデジタル信号を2ビット並列信号に変
換する直並列変換器によって構成されるシンボル生成
器、3はシンボル生成器2の出力するシンボルデータ若
しくは差動符号化回路4にて前シンボルデータとの差動
符号化を行ったシンボルデータのいずれかのデータの偶
奇2シンボルデータに依存して決まる2つの2次元ベク
トル座標を生成する2次元ベクトル座標生成器からなる
マッピング回路、5はベースバンド信号のビットレート
よりも高い周波数を有するクロック信号に基づき駆動さ
れ、偶奇2シンボル期間中の経過時間情報、入力ベース
バンド信号の周波数と同じ周波数を有するクロック信
号、シンボルの周波数と同じ周波数を有するクロック信
号及び2シンボルの周波数と同じ周波数を有するクロッ
ク信号を供給するタイミング信号発生回路で、時間情報
出力手段を構成している。6及び7はマッピング回路3
の出力のうち、奇シンボルベクトル座標における2ビッ
ト信号を各々2シンボル期間ごとに逐次直並列変換する
2個の座標蓄積器、8及び9はマッピング回路3の出力
のうち、偶シンボルベクトル座標における2ビット信号
を各々2シンボル期間ごとに逐次直並列変換する2個の
座標蓄積器、10は座標蓄積器6の出力とタイミング信
号発生回路5からの経過時間情報とを入力とし、奇シン
ボルタイミングでは座標蓄積器6の出力に応じて±1
を、偶シンボルタイミングでは0をフィルタ入力とした
フィルタ応答波形を格納した第1記憶装置、11は座標
蓄積器7の出力とタイミング信号発生回路5からの経過
時間情報とを入力とし、奇シンボルタイミングでは座標
蓄積器7の出力に応じて±1を、偶シンボルタイミング
では0をフィルタ入力としたフィルタ応答波形を格納し
た第2記憶装置、12は座標蓄積器8の出力とタイミン
グ信号発生回路5からの経過時間情報とを入力とし、偶
シンボルタイミングでは座標蓄積器8の出力に応じて±
1を、奇シンボルタイミングでは0をフィルタ入力とし
たフィルタ応答波形の1/21/2レベルを格納した第3
記憶装置、13は座標蓄積器9の出力とタイミング信号
発生回路5からの経過時間情報とを入力とし、偶シンボ
ルタイミングでは座標蓄積器9の出力に応じて±1を、
奇シンボルタイミングでは0をフィルタ入力としたフィ
ルタ応答波形の1/21/2レベルを格納した第4記憶装
置である。尚、座標蓄積器6〜9及び記憶装置10〜1
3にてデジタルフィルタDFを構成している。14は第
3記憶装置12の出力から第4記憶装置13の出力を減
算する第1減算器、15は第3記憶装置12の出力と第
4記憶装置13の出力とを加算する第1加算器、16は
第1記憶装置10の出力と第1減算器14の出力とを加
算する第2加算器、17は第2記憶装置11の出力と第
1加算器15の出力とを加算する第3加算器であり、減
算器14、加算器15及び16とともに演算回路OPを
構成している。18は第2加算器16の出力をアナログ
信号に変換する第1デジタル/アナログ変換器、19は
第3加算器17の出力をアナログ信号に変換する第2デ
ジタル/アナログ変換器、20及び21は出力端子であ
る。
で、1は被変調デジタル信号が供給される入力端子、2
は直列入力されるデジタル信号を2ビット並列信号に変
換する直並列変換器によって構成されるシンボル生成
器、3はシンボル生成器2の出力するシンボルデータ若
しくは差動符号化回路4にて前シンボルデータとの差動
符号化を行ったシンボルデータのいずれかのデータの偶
奇2シンボルデータに依存して決まる2つの2次元ベク
トル座標を生成する2次元ベクトル座標生成器からなる
マッピング回路、5はベースバンド信号のビットレート
よりも高い周波数を有するクロック信号に基づき駆動さ
れ、偶奇2シンボル期間中の経過時間情報、入力ベース
バンド信号の周波数と同じ周波数を有するクロック信
号、シンボルの周波数と同じ周波数を有するクロック信
号及び2シンボルの周波数と同じ周波数を有するクロッ
ク信号を供給するタイミング信号発生回路で、時間情報
出力手段を構成している。6及び7はマッピング回路3
の出力のうち、奇シンボルベクトル座標における2ビッ
ト信号を各々2シンボル期間ごとに逐次直並列変換する
2個の座標蓄積器、8及び9はマッピング回路3の出力
のうち、偶シンボルベクトル座標における2ビット信号
を各々2シンボル期間ごとに逐次直並列変換する2個の
座標蓄積器、10は座標蓄積器6の出力とタイミング信
号発生回路5からの経過時間情報とを入力とし、奇シン
ボルタイミングでは座標蓄積器6の出力に応じて±1
を、偶シンボルタイミングでは0をフィルタ入力とした
フィルタ応答波形を格納した第1記憶装置、11は座標
蓄積器7の出力とタイミング信号発生回路5からの経過
時間情報とを入力とし、奇シンボルタイミングでは座標
蓄積器7の出力に応じて±1を、偶シンボルタイミング
では0をフィルタ入力としたフィルタ応答波形を格納し
た第2記憶装置、12は座標蓄積器8の出力とタイミン
グ信号発生回路5からの経過時間情報とを入力とし、偶
シンボルタイミングでは座標蓄積器8の出力に応じて±
1を、奇シンボルタイミングでは0をフィルタ入力とし
たフィルタ応答波形の1/21/2レベルを格納した第3
記憶装置、13は座標蓄積器9の出力とタイミング信号
発生回路5からの経過時間情報とを入力とし、偶シンボ
ルタイミングでは座標蓄積器9の出力に応じて±1を、
奇シンボルタイミングでは0をフィルタ入力としたフィ
ルタ応答波形の1/21/2レベルを格納した第4記憶装
置である。尚、座標蓄積器6〜9及び記憶装置10〜1
3にてデジタルフィルタDFを構成している。14は第
3記憶装置12の出力から第4記憶装置13の出力を減
算する第1減算器、15は第3記憶装置12の出力と第
4記憶装置13の出力とを加算する第1加算器、16は
第1記憶装置10の出力と第1減算器14の出力とを加
算する第2加算器、17は第2記憶装置11の出力と第
1加算器15の出力とを加算する第3加算器であり、減
算器14、加算器15及び16とともに演算回路OPを
構成している。18は第2加算器16の出力をアナログ
信号に変換する第1デジタル/アナログ変換器、19は
第3加算器17の出力をアナログ信号に変換する第2デ
ジタル/アナログ変換器、20及び21は出力端子であ
る。
【0020】次に、動作について説明するが、それに先
立ち変調手順について簡単に説明する。入力されたシリ
アル信号は、直並列変換器により、(Xk,Yk)なるシ
ンボルに変換される。そして更に差動符号化回路にて直
交信号(Ik,Qk)に変換される。この変換は、以下の
式により行われる。
立ち変調手順について簡単に説明する。入力されたシリ
アル信号は、直並列変換器により、(Xk,Yk)なるシ
ンボルに変換される。そして更に差動符号化回路にて直
交信号(Ik,Qk)に変換される。この変換は、以下の
式により行われる。
【0021】
【数2】
【0022】但し、ΔΦ(Xk,Yk)は、次の表にて規
定される。
定される。
【0023】
【表1】
【0024】このようにして得られたIk、Qk信号は、
各々低域通過フィルタによって帯域制限がなされ、直交
変調器に供給されるI相、Q相成分が生成される。
各々低域通過フィルタによって帯域制限がなされ、直交
変調器に供給されるI相、Q相成分が生成される。
【0025】ここで、直交信号(Ik,Qk)の信号点の
動きに注目すると、図3の直交座標軸上で、点A〜Dま
たは点E〜Hのいずれかの信号点を交互に取ることにな
る。そして、図3から明らかなように、信号点A〜D
は、I軸上のベクトルIαとQ軸上のベクトルQα上の
座標にて表すことが出来、また信号点E〜Hは、前記ベ
クトルをπ/4だけ回転したベクトルIβ及びQβ上の
座標にて表すことができる。例えば、今、供給されてい
るベースバンド信号がシンボル点Fを表すべき情報であ
ると仮定すると、Iβ及びQβ上の座標として表すこと
ができるので、Iα及びQαの成分は0とおくことがで
きる。従って、Iα座標として0、Qα座標として0、
Iβ座標として−1、Qβ座標として+1を与えればよ
い。
動きに注目すると、図3の直交座標軸上で、点A〜Dま
たは点E〜Hのいずれかの信号点を交互に取ることにな
る。そして、図3から明らかなように、信号点A〜D
は、I軸上のベクトルIαとQ軸上のベクトルQα上の
座標にて表すことが出来、また信号点E〜Hは、前記ベ
クトルをπ/4だけ回転したベクトルIβ及びQβ上の
座標にて表すことができる。例えば、今、供給されてい
るベースバンド信号がシンボル点Fを表すべき情報であ
ると仮定すると、Iβ及びQβ上の座標として表すこと
ができるので、Iα及びQαの成分は0とおくことがで
きる。従って、Iα座標として0、Qα座標として0、
Iβ座標として−1、Qβ座標として+1を与えればよ
い。
【0026】これら4ベクトルを用いたkシンボル目の
座標情報を各々Iαk、Qαk、Iβ k、Qβkとすると、
kシンボル目の直交座標情報Ik、Qkは次式のように表
される。
座標情報を各々Iαk、Qαk、Iβ k、Qβkとすると、
kシンボル目の直交座標情報Ik、Qkは次式のように表
される。
【0027】
【数3】
【0028】
【数4】
【0029】従って、直交変調器に供給されるI相信号
I(t)、Q相信号Q(t)は、低域通過フィルタの矩
形波応答関数をh(t)とすると、次式のようになる。
I(t)、Q相信号Q(t)は、低域通過フィルタの矩
形波応答関数をh(t)とすると、次式のようになる。
【0030】
【数5】
【0031】
【数6】
【0032】上記式は、直交信号Ik、Qkに対する帯域
制限操作が、(3)(4)式の項別の帯域制限操作で代
行できることを示している。
制限操作が、(3)(4)式の項別の帯域制限操作で代
行できることを示している。
【0033】ここで、図3の点A〜Hのうち、奇数番目
のシンボル点をA〜D、偶数番目のシンボル点をE〜H
とすると、
のシンボル点をA〜D、偶数番目のシンボル点をE〜H
とすると、
【0034】
【数7】
【0035】
【数8】
【0036】であるから、I(t)、Q(t)は次式の
ようになる。
ようになる。
【0037】
【数9】
【0038】
【数10】
【0039】上式から明らかなように、I(t)、Q
(t)を求めるためには、図3に示した4ベクトルの座
標信号Iαk、Qαk、Iβk、Qβkの内、Iαk、Qαk
については奇数シンボルの信号のみ、Iβk、Qβkにつ
いては偶数シンボル時の信号のみを用いればよい。
(t)を求めるためには、図3に示した4ベクトルの座
標信号Iαk、Qαk、Iβk、Qβkの内、Iαk、Qαk
については奇数シンボルの信号のみ、Iβk、Qβkにつ
いては偶数シンボル時の信号のみを用いればよい。
【0040】従って、図1において、入力端子1から入
力されたベースバンド信号は、タイミング信号発生回路
5からのベースバンド信号周波数と同じ周波数を有する
クロック信号CL1に基づきシンボル生成器2に取り込
まれ、マッピング回路3に供給される。マッピング回路
3では、シンボルデータの周波数と同じ周波数のクロッ
ク信号CL2に基づきシンボル生成器2からのシンボル
データを受け、必要に応じて差動符号化処理を施した
後、2シンボルデータの周波数と同じ周波数のクロック
信号CL3に基づき2シンボル期間ごとに座標ベクトル
Iα2N+1、Qα2N+1、Iβ2N、Qβ2Nを出力し、座標蓄
積器6〜9は、これら4座標信号を数シンボル期間分蓄
積する。記憶装置10〜13は、座標蓄積器6〜9の出
力とタイミング信号発生回路5からの経過時間情報に基
づき第9式及び第10式の各項に相当する帯域制限信号
を出力する。減算器14及び加算器16は、第9式に示
された加減算を行い、I相信号I(t)のデジタル値を
生成する。加算器15及び17は、第10式の各項の加
算を行い、Q相信号Q(t)のデジタル値を生成する。
I相、Q相信号が出力端子20及び21から出力され
る。
力されたベースバンド信号は、タイミング信号発生回路
5からのベースバンド信号周波数と同じ周波数を有する
クロック信号CL1に基づきシンボル生成器2に取り込
まれ、マッピング回路3に供給される。マッピング回路
3では、シンボルデータの周波数と同じ周波数のクロッ
ク信号CL2に基づきシンボル生成器2からのシンボル
データを受け、必要に応じて差動符号化処理を施した
後、2シンボルデータの周波数と同じ周波数のクロック
信号CL3に基づき2シンボル期間ごとに座標ベクトル
Iα2N+1、Qα2N+1、Iβ2N、Qβ2Nを出力し、座標蓄
積器6〜9は、これら4座標信号を数シンボル期間分蓄
積する。記憶装置10〜13は、座標蓄積器6〜9の出
力とタイミング信号発生回路5からの経過時間情報に基
づき第9式及び第10式の各項に相当する帯域制限信号
を出力する。減算器14及び加算器16は、第9式に示
された加減算を行い、I相信号I(t)のデジタル値を
生成する。加算器15及び17は、第10式の各項の加
算を行い、Q相信号Q(t)のデジタル値を生成する。
I相、Q相信号が出力端子20及び21から出力され
る。
【0041】図4は、演算回路OPの他の実施例を示し
ており、重み付けされた応答波形を得るために、信号線
路に重み付け処理部22を設けた場合を示している。こ
の場合、記憶装置に格納される応答波形は重み付けされ
ていないデータである。
ており、重み付けされた応答波形を得るために、信号線
路に重み付け処理部22を設けた場合を示している。こ
の場合、記憶装置に格納される応答波形は重み付けされ
ていないデータである。
【0042】斯くして、π/4シフトQPSK変調器用
の帯域制限されたI相及びQ相信号がアナログ信号とし
て得られ、これら出力信号をアナログ直交変調器に供給
することで、π/4シフトQPSK変調信号生成システ
ムが構築できる。
の帯域制限されたI相及びQ相信号がアナログ信号とし
て得られ、これら出力信号をアナログ直交変調器に供給
することで、π/4シフトQPSK変調信号生成システ
ムが構築できる。
【0043】
【発明の効果】本発明によれば、ベースバンド信号が入
力される入力端子と、該入力端子より入力されたベース
バンド信号を直並列変換することによってシンボルデー
タを生成するシンボルデータ発生手段と、該シンボルデ
ータ発生手段の出力するシンボルデータ、または更に前
シンボルデータとの差動符号化を行ったシンボルデータ
に依存して一意的に決まる2次元ベクトル座標を偶奇各
々のシンボルに対して生成するベクトル座標生成手段
と、前記ベクトル座標生成手段から出力される偶奇シン
ボル座標4ビット信号の各ビットを2シンボル期間ごと
に直並列変換して蓄積する座標蓄積手段と、ベースバン
ド信号のビットレートよりも高い周波数を有するクロッ
ク信号により駆動され、偶奇2シンボル間に亘る途中経
過時間情報を出力する時間情報出力手段と、前記座標蓄
積手段の出力する偶シンボル座標における2ビット信号
の夫々1ビットと前記時間情報出力手段の出力とを入力
とし、偶シンボルタイミングでは入力データに応じて+
1若しくは−1を、奇シンボルタイミングでは0をフィ
ルタ入力とした応答波形を記憶する2個の偶シンボル用
記憶手段と、前記座標蓄積手段の出力する奇シンボル座
標における2ビット信号の夫々1ビットと前記時間情報
出力手段の出力とを入力とし、奇シンボルタイミングで
は入力データに応じて+1/21/2若しくは−1/21/2
を、偶シンボルタイミングでは、0をフィルタ入力と
し、偶シンボル用デジタルフィルタ手段と相似形で振幅
が異なる応答波形を記憶する2個の奇シンボル用記憶手
段と、前記各記憶手段からの出力信号を加算若しくは減
算する演算手段と、各演算手段からの出力信号をアナロ
グ信号に変換するデジタル/アナログ変換手段とを具備
したので、記憶装置の容量を大幅に低減することが出
来、回路構成の簡素化並びにコストの低減に寄与するこ
とができる。
力される入力端子と、該入力端子より入力されたベース
バンド信号を直並列変換することによってシンボルデー
タを生成するシンボルデータ発生手段と、該シンボルデ
ータ発生手段の出力するシンボルデータ、または更に前
シンボルデータとの差動符号化を行ったシンボルデータ
に依存して一意的に決まる2次元ベクトル座標を偶奇各
々のシンボルに対して生成するベクトル座標生成手段
と、前記ベクトル座標生成手段から出力される偶奇シン
ボル座標4ビット信号の各ビットを2シンボル期間ごと
に直並列変換して蓄積する座標蓄積手段と、ベースバン
ド信号のビットレートよりも高い周波数を有するクロッ
ク信号により駆動され、偶奇2シンボル間に亘る途中経
過時間情報を出力する時間情報出力手段と、前記座標蓄
積手段の出力する偶シンボル座標における2ビット信号
の夫々1ビットと前記時間情報出力手段の出力とを入力
とし、偶シンボルタイミングでは入力データに応じて+
1若しくは−1を、奇シンボルタイミングでは0をフィ
ルタ入力とした応答波形を記憶する2個の偶シンボル用
記憶手段と、前記座標蓄積手段の出力する奇シンボル座
標における2ビット信号の夫々1ビットと前記時間情報
出力手段の出力とを入力とし、奇シンボルタイミングで
は入力データに応じて+1/21/2若しくは−1/21/2
を、偶シンボルタイミングでは、0をフィルタ入力と
し、偶シンボル用デジタルフィルタ手段と相似形で振幅
が異なる応答波形を記憶する2個の奇シンボル用記憶手
段と、前記各記憶手段からの出力信号を加算若しくは減
算する演算手段と、各演算手段からの出力信号をアナロ
グ信号に変換するデジタル/アナログ変換手段とを具備
したので、記憶装置の容量を大幅に低減することが出
来、回路構成の簡素化並びにコストの低減に寄与するこ
とができる。
【図1】本発明の一実施例を示すブロック図である。
【図2】π/4シフトQPSK信号における信号点とI
相及びQ相のデータとの関係を示す図である。
相及びQ相のデータとの関係を示す図である。
【図3】π/4シフトQPSK信号における信号点と4
ベクトル座標との関係を示す図である。
ベクトル座標との関係を示す図である。
【図4】本発明の他の実施例における要部回路を示す図
である。
である。
1 入力端子 2 シンボルデータ生成器 3 マッピング回路(ベクトル座標生成手段) 4 差動符号化回路 5 タイミング信号発生回路 6 座標蓄積器 7 座標蓄積器 8 座標蓄積器 9 座標蓄積器 10 第1記憶装置 11 第2記憶装置 12 第3記憶装置 13 第4記憶装置 14 減算器 15 第1加算器 16 第2加算器 17 第3加算器 18 第1デジタル/アナログ変換器 19 第2デジタル/アナログ変換器 22 重み付け処理部 DF デジタルフィルタ OP 演算回路
フロントページの続き (72)発明者 飯沼 敏範 守口市京阪本通2丁目18番地 三洋電機 株式会社内 (72)発明者 小坂 明雄 鳥取県鳥取市南吉方3丁目201番地 鳥 取三洋電機株式会社内 (56)参考文献 実開 平4−96159(JP,U)
Claims (1)
- 【請求項1】 ベースバンド信号が入力される入力端子
と、 該入力端子より入力されたベースバンド信号を直並列変
換することによってシンボルデータを生成するシンボル
データ発生手段と、 該シンボルデータ発生手段の出力するシンボルデータ、
または更に前シンボルデータとの差動符号化を行ったシ
ンボルデータに依存して一意的に決まる2次元ベクトル
座標を偶奇各々のシンボルに対して生成するベクトル座
標生成手段と、前記ベクトル座標生成手段から出力される偶奇シンボル
座標4ビット信号の各ビットを2シンボル期間ごとに直
並列変換して蓄積する座標蓄積手段と、 ベースバンド信号のビットレートよりも高い周波数を有
するクロック信号により駆動され、偶奇2シンボル間に
亘る途中経過時間情報を出力する時間情報出力手段と、 前記座標蓄積手段の 出力する偶シンボル座標における2
ビット信号の夫々1ビットと前記時間情報出力手段の出
力とを入力とし、偶シンボルタイミングでは入力データ
に応じて+1若しくは−1を、奇シンボルタイミングで
は0をフィルタ入力とした応答波形を記憶する2個の偶
シンボル用記憶手段と、前記座標蓄積手段の 出力する奇シンボル座標における2
ビット信号の夫々1ビットと前記時間情報出力手段の出
力とを入力とし、奇シンボルタイミングでは入力データ
に応じて+1/21/2若しくは−1/21/2を、偶シンボ
ルタイミングでは、0をフィルタ入力とし、偶シンボル
用デジタルフィルタ手段と相似形で振幅が異なる応答波
形を記憶する2個の奇シンボル用記憶手段と、 前記各記憶手段からの出力信号を加算若しくは減算する
演算手段と、 各演算手段からの出力信号をアナログ信号に変換するデ
ジタル/アナログ変換手段とを具備したことを特徴とす
るπ/4シフトQPSK直交変調器用ベースバンド信号
生成器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3176841A JP2740373B2 (ja) | 1991-07-17 | 1991-07-17 | π/4シフトQPSK直交変調器用ベースバンド信号生成器 |
US07/825,938 US5175514A (en) | 1991-01-29 | 1992-01-27 | Digital modulator and baseband signal generator for digital modulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3176841A JP2740373B2 (ja) | 1991-07-17 | 1991-07-17 | π/4シフトQPSK直交変調器用ベースバンド信号生成器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0522355A JPH0522355A (ja) | 1993-01-29 |
JP2740373B2 true JP2740373B2 (ja) | 1998-04-15 |
Family
ID=16020772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3176841A Expired - Fee Related JP2740373B2 (ja) | 1991-01-29 | 1991-07-17 | π/4シフトQPSK直交変調器用ベースバンド信号生成器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2740373B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3454623B2 (ja) * | 1995-11-28 | 2003-10-06 | 三洋電機株式会社 | π/4シフトQPSK直交変調装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0496159U (ja) * | 1991-01-18 | 1992-08-20 |
-
1991
- 1991-07-17 JP JP3176841A patent/JP2740373B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0522355A (ja) | 1993-01-29 |
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Legal Events
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