JP2740373B2 - π／４シフトＱＰＳＫ直交変調器用ベースバンド信号生成器 - Google Patents
π／４シフトＱＰＳＫ直交変調器用ベースバンド信号生成器Info
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- JP2740373B2 JP2740373B2 JP3176841A JP17684191A JP2740373B2 JP 2740373 B2 JP2740373 B2 JP 2740373B2 JP 3176841 A JP3176841 A JP 3176841A JP 17684191 A JP17684191 A JP 17684191A JP 2740373 B2 JP2740373 B2 JP 2740373B2
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Description
【０００１】
【産業上の利用分野】本発明は、π／４シフトＱＰＳＫ
直交変調器用ベースバンド信号生成器に関する。
直交変調器用ベースバンド信号生成器に関する。
【０００２】
【従来の技術】従来、伝送媒体を効率的に利用するため
に、伝送すべき情報（デジタル信号）にて搬送波信号を
変調することが行われている。
に、伝送すべき情報（デジタル信号）にて搬送波信号を
変調することが行われている。
【０００３】斯る変調の方式には、デジタル信号に応じ
て搬送波信号の振幅を変化させる振幅変調、周波数を偏
移させる周波数変調、位相を変化させる位相変調や振幅
と位相とを独立に変化させる振幅位相変調などがある。
て搬送波信号の振幅を変化させる振幅変調、周波数を偏
移させる周波数変調、位相を変化させる位相変調や振幅
と位相とを独立に変化させる振幅位相変調などがある。
【０００４】一般に、変調された搬送波信号（以下、変
調波信号と称す）は、次のように表すことができる。
調波信号と称す）は、次のように表すことができる。
【０００５】
【数１】
【０００６】上記の式から明らかなように、変調信号
は、２つの直交した成分の和で表すことが出来、直交変
調器にて当該変調波信号を得ることが出来る。尚、上式
の第１項は変調波信号の同相（Ｉ相）成分、第２項は変
調波信号の直交位相（Ｑ相）成分と一般に称される。
は、２つの直交した成分の和で表すことが出来、直交変
調器にて当該変調波信号を得ることが出来る。尚、上式
の第１項は変調波信号の同相（Ｉ相）成分、第２項は変
調波信号の直交位相（Ｑ相）成分と一般に称される。
【０００７】斯様に変調波信号が２つの直交した成分の
和で表されることを利用して変調器を構成したものとし
ては、例えば１９８１年に日本通信技術株式会社より発
行された「技術指導資料 ＧＭＳＫディジタル化直交形
変調器」や「技術指導資料ディジタルＦＭ変調器用ＲＯ
Ｍ形ＬＰＦの実験検討」に開示されたものが知られてい
る。
和で表されることを利用して変調器を構成したものとし
ては、例えば１９８１年に日本通信技術株式会社より発
行された「技術指導資料 ＧＭＳＫディジタル化直交形
変調器」や「技術指導資料ディジタルＦＭ変調器用ＲＯ
Ｍ形ＬＰＦの実験検討」に開示されたものが知られてい
る。
【０００８】斯る従来技術に開示された変調器は、ベー
スバンド信号をＲＯＭ形ＬＰＦよりなるガウス型フィル
タを通過させることにより、帯域を制限した後、積分し
てベースバンド信号に基づく位相情報を得、次いで当該
位相情報に基づきＩ相及びＱ相におけるデータをＲＯＭ
テーブルより生成した後、アナログ信号に変換する。そ
の後、Ｉ相の信号（アナログ信号）と搬送波信号を乗算
するとともに、Ｑ相の信号（アナログ信号）とπ／２移
相された搬送波信号を乗算し、次いで各乗算出力を加算
して変調波信号を出力するように成されている。
スバンド信号をＲＯＭ形ＬＰＦよりなるガウス型フィル
タを通過させることにより、帯域を制限した後、積分し
てベースバンド信号に基づく位相情報を得、次いで当該
位相情報に基づきＩ相及びＱ相におけるデータをＲＯＭ
テーブルより生成した後、アナログ信号に変換する。そ
の後、Ｉ相の信号（アナログ信号）と搬送波信号を乗算
するとともに、Ｑ相の信号（アナログ信号）とπ／２移
相された搬送波信号を乗算し、次いで各乗算出力を加算
して変調波信号を出力するように成されている。
【０００９】ところで、直交変調器を用いてπ／４シフ
トＱＰＳＫ [ Quadli Phase ShiftKeying] 信号を発生
する場合、Ｉ相及びＱ相のデータは図２の例では５値レ
ベルを有することになる。尚、図２はπ／４シフトＱＰ
ＳＫ信号における信号点と各相の信号パターンを示して
いる。
トＱＰＳＫ [ Quadli Phase ShiftKeying] 信号を発生
する場合、Ｉ相及びＱ相のデータは図２の例では５値レ
ベルを有することになる。尚、図２はπ／４シフトＱＰ
ＳＫ信号における信号点と各相の信号パターンを示して
いる。
【００１０】このように各相の信号パターンが多値レベ
ルを有する場合、上述したようなＲＯＭテーブルを用い
ると、ＲＯＭの容量が増大し、コスト面で問題を生じる
ものであった。
ルを有する場合、上述したようなＲＯＭテーブルを用い
ると、ＲＯＭの容量が増大し、コスト面で問題を生じる
ものであった。
【００１１】即ち、Ｉ相またはＱ相夫々に対して１個の
ＲＯＭ型フィルタを割当てる場合、入力データが２レベ
ルのときには、１シンボル当りに必要なアドレスは１ビ
ットであるが、５レベルのときには、１シンボル当りに
必要なアドレスは３ビットとなり、同様にレベルがｎ個
の場合には、１シンボル当りに必要なアドレスビット数
は log2 n 以上の整数となる。
ＲＯＭ型フィルタを割当てる場合、入力データが２レベ
ルのときには、１シンボル当りに必要なアドレスは１ビ
ットであるが、５レベルのときには、１シンボル当りに
必要なアドレスは３ビットとなり、同様にレベルがｎ個
の場合には、１シンボル当りに必要なアドレスビット数
は log2 n 以上の整数となる。
【００１２】また、各相の各レベルに対して１個のＲＯ
Ｍ型フィルタを割り当て、各レベル用ＲＯＭの出力を合
算して各相のフィルタ応答を求める場合、１シンボル当
りに必要なアドレスは１ビットで済むが、レベルがｎ個
のときには、両相合わせて２ｎ個のＲＯＭが必要にな
る。
Ｍ型フィルタを割り当て、各レベル用ＲＯＭの出力を合
算して各相のフィルタ応答を求める場合、１シンボル当
りに必要なアドレスは１ビットで済むが、レベルがｎ個
のときには、両相合わせて２ｎ個のＲＯＭが必要にな
る。
【００１３】
【発明が解決しようとする課題】上述した従来の技術を
π／４シフトＱＰＳＫ変調器に用いた場合、ＲＯＭの容
量が膨大になるため、コスト面等に問題を生じ、実用化
に支障を来すものであった。
π／４シフトＱＰＳＫ変調器に用いた場合、ＲＯＭの容
量が膨大になるため、コスト面等に問題を生じ、実用化
に支障を来すものであった。
【００１４】
【課題を解決するための手段】上記の課題に鑑み、本発
明は、ベースバンド信号が入力される入力端子と、該入
力端子より入力されたベースバンド信号を直並列変換す
ることによってシンボルデータを生成するシンボルデー
タ発生手段と、該シンボルデータ発生手段の出力するシ
ンボルデータ、または更に前シンボルデータとの差動符
号化を行ったシンボルデータに依存して一意的に決まる
２次元ベクトル座標を偶奇各々のシンボルに対して生成
するベクトル座標生成手段と、前記ベクトル座標生成手
段から出力される偶奇シンボル座標４ビット信号の各ビ
ットを２シンボル期間ごとに直並列変換して蓄積する座
標蓄積手段と、ベースバンド信号のビットレートよりも
高い周波数を有するクロック信号により駆動され、偶奇
２シンボル間に亘る途中経過時間情報を出力する時間情
報出力手段と、前記座標蓄積手段の出力する偶シンボル
座標における２ビット信号の夫々１ビットと前記時間情
報出力手段の出力とを入力とし、偶シンボルタイミング
では入力データに応じて＋１若しくは−１を、奇シンボ
ルタイミングでは０をフィルタ入力とした応答波形を記
憶する２個の偶シンボル用記憶手段と、前記座標蓄積手
段の出力する奇シンボル座標における２ビット信号の夫
々１ビットと前記時間情報出力手段の出力とを入力と
し、奇シンボルタイミングでは入力データに応じて＋１
／２1/2若しくは−１／２1/2を、偶シンボルタイミング
では、０をフィルタ入力とし、偶シンボル用デジタルフ
ィルタ手段と相似形で振幅が異なる応答波形を記憶する
２個の奇シンボル用記憶手段と、前記各記憶手段からの
出力信号を加算若しくは減算する演算手段と、各演算手
段からの出力信号をアナログ信号に変換するデジタル／
アナログ変換手段とを具備したことを特徴とする。
明は、ベースバンド信号が入力される入力端子と、該入
力端子より入力されたベースバンド信号を直並列変換す
ることによってシンボルデータを生成するシンボルデー
タ発生手段と、該シンボルデータ発生手段の出力するシ
ンボルデータ、または更に前シンボルデータとの差動符
号化を行ったシンボルデータに依存して一意的に決まる
２次元ベクトル座標を偶奇各々のシンボルに対して生成
するベクトル座標生成手段と、前記ベクトル座標生成手
段から出力される偶奇シンボル座標４ビット信号の各ビ
ットを２シンボル期間ごとに直並列変換して蓄積する座
標蓄積手段と、ベースバンド信号のビットレートよりも
高い周波数を有するクロック信号により駆動され、偶奇
２シンボル間に亘る途中経過時間情報を出力する時間情
報出力手段と、前記座標蓄積手段の出力する偶シンボル
座標における２ビット信号の夫々１ビットと前記時間情
報出力手段の出力とを入力とし、偶シンボルタイミング
では入力データに応じて＋１若しくは−１を、奇シンボ
ルタイミングでは０をフィルタ入力とした応答波形を記
憶する２個の偶シンボル用記憶手段と、前記座標蓄積手
段の出力する奇シンボル座標における２ビット信号の夫
々１ビットと前記時間情報出力手段の出力とを入力と
し、奇シンボルタイミングでは入力データに応じて＋１
／２1/2若しくは−１／２1/2を、偶シンボルタイミング
では、０をフィルタ入力とし、偶シンボル用デジタルフ
ィルタ手段と相似形で振幅が異なる応答波形を記憶する
２個の奇シンボル用記憶手段と、前記各記憶手段からの
出力信号を加算若しくは減算する演算手段と、各演算手
段からの出力信号をアナログ信号に変換するデジタル／
アナログ変換手段とを具備したことを特徴とする。
【００１５】また、前記各デジタルフィルタ手段が、前
記ベクトル座標生成手段から出力される偶奇シンボル座
標４ビット信号の各ビットを２シンボル期間ごとに直並
列変換して蓄積する座標蓄積手段と、ベースバンド信号
のビットレートよりも高い周波数を有するクロック信号
により駆動され、偶奇２シンボル間に亘る途中経過時間
情報を出力する時間情報出力手段と、前記座標蓄積手段
の出力と前記時間情報出力手段の出力とをアドレスとし
て応答波形が格納された記憶装置とより構成されている
ことを特徴とする。
記ベクトル座標生成手段から出力される偶奇シンボル座
標４ビット信号の各ビットを２シンボル期間ごとに直並
列変換して蓄積する座標蓄積手段と、ベースバンド信号
のビットレートよりも高い周波数を有するクロック信号
により駆動され、偶奇２シンボル間に亘る途中経過時間
情報を出力する時間情報出力手段と、前記座標蓄積手段
の出力と前記時間情報出力手段の出力とをアドレスとし
て応答波形が格納された記憶装置とより構成されている
ことを特徴とする。
【００１６】
【００１７】
【００１８】
【作用】本発明によれば、入力されたベースバンド信号
に応じてシンボルデータを生成し、次いでこのシンボル
データに基づき偶奇各々のシンボルに対して２次元ベク
トル座標を得、各ベクトル座標に基づき得られた応答波
形を演算した後、アナログ信号に変換する。
に応じてシンボルデータを生成し、次いでこのシンボル
データに基づき偶奇各々のシンボルに対して２次元ベク
トル座標を得、各ベクトル座標に基づき得られた応答波
形を演算した後、アナログ信号に変換する。
【００１９】
【実施例】図１は、本発明の一実施例を示すブロック図
で、１は被変調デジタル信号が供給される入力端子、２
は直列入力されるデジタル信号を２ビット並列信号に変
換する直並列変換器によって構成されるシンボル生成
器、３はシンボル生成器２の出力するシンボルデータ若
しくは差動符号化回路４にて前シンボルデータとの差動
符号化を行ったシンボルデータのいずれかのデータの偶
奇２シンボルデータに依存して決まる２つの２次元ベク
トル座標を生成する２次元ベクトル座標生成器からなる
マッピング回路、５はベースバンド信号のビットレート
よりも高い周波数を有するクロック信号に基づき駆動さ
れ、偶奇２シンボル期間中の経過時間情報、入力ベース
バンド信号の周波数と同じ周波数を有するクロック信
号、シンボルの周波数と同じ周波数を有するクロック信
号及び２シンボルの周波数と同じ周波数を有するクロッ
ク信号を供給するタイミング信号発生回路で、時間情報
出力手段を構成している。６及び７はマッピング回路３
の出力のうち、奇シンボルベクトル座標における２ビッ
ト信号を各々２シンボル期間ごとに逐次直並列変換する
２個の座標蓄積器、８及び９はマッピング回路３の出力
のうち、偶シンボルベクトル座標における２ビット信号
を各々２シンボル期間ごとに逐次直並列変換する２個の
座標蓄積器、１０は座標蓄積器６の出力とタイミング信
号発生回路５からの経過時間情報とを入力とし、奇シン
ボルタイミングでは座標蓄積器６の出力に応じて±１
を、偶シンボルタイミングでは０をフィルタ入力とした
フィルタ応答波形を格納した第１記憶装置、１１は座標
蓄積器７の出力とタイミング信号発生回路５からの経過
時間情報とを入力とし、奇シンボルタイミングでは座標
蓄積器７の出力に応じて±１を、偶シンボルタイミング
では０をフィルタ入力としたフィルタ応答波形を格納し
た第２記憶装置、１２は座標蓄積器８の出力とタイミン
グ信号発生回路５からの経過時間情報とを入力とし、偶
シンボルタイミングでは座標蓄積器８の出力に応じて±
１を、奇シンボルタイミングでは０をフィルタ入力とし
たフィルタ応答波形の１／２1/2レベルを格納した第３
記憶装置、１３は座標蓄積器９の出力とタイミング信号
発生回路５からの経過時間情報とを入力とし、偶シンボ
ルタイミングでは座標蓄積器９の出力に応じて±１を、
奇シンボルタイミングでは０をフィルタ入力としたフィ
ルタ応答波形の１／２1/2レベルを格納した第４記憶装
置である。尚、座標蓄積器６〜９及び記憶装置１０〜１
３にてデジタルフィルタＤＦを構成している。１４は第
３記憶装置１２の出力から第４記憶装置１３の出力を減
算する第１減算器、１５は第３記憶装置１２の出力と第
４記憶装置１３の出力とを加算する第１加算器、１６は
第１記憶装置１０の出力と第１減算器１４の出力とを加
算する第２加算器、１７は第２記憶装置１１の出力と第
１加算器１５の出力とを加算する第３加算器であり、減
算器１４、加算器１５及び１６とともに演算回路ＯＰを
構成している。１８は第２加算器１６の出力をアナログ
信号に変換する第１デジタル／アナログ変換器、１９は
第３加算器１７の出力をアナログ信号に変換する第２デ
ジタル／アナログ変換器、２０及び２１は出力端子であ
る。
で、１は被変調デジタル信号が供給される入力端子、２
は直列入力されるデジタル信号を２ビット並列信号に変
換する直並列変換器によって構成されるシンボル生成
器、３はシンボル生成器２の出力するシンボルデータ若
しくは差動符号化回路４にて前シンボルデータとの差動
符号化を行ったシンボルデータのいずれかのデータの偶
奇２シンボルデータに依存して決まる２つの２次元ベク
トル座標を生成する２次元ベクトル座標生成器からなる
マッピング回路、５はベースバンド信号のビットレート
よりも高い周波数を有するクロック信号に基づき駆動さ
れ、偶奇２シンボル期間中の経過時間情報、入力ベース
バンド信号の周波数と同じ周波数を有するクロック信
号、シンボルの周波数と同じ周波数を有するクロック信
号及び２シンボルの周波数と同じ周波数を有するクロッ
ク信号を供給するタイミング信号発生回路で、時間情報
出力手段を構成している。６及び７はマッピング回路３
の出力のうち、奇シンボルベクトル座標における２ビッ
ト信号を各々２シンボル期間ごとに逐次直並列変換する
２個の座標蓄積器、８及び９はマッピング回路３の出力
のうち、偶シンボルベクトル座標における２ビット信号
を各々２シンボル期間ごとに逐次直並列変換する２個の
座標蓄積器、１０は座標蓄積器６の出力とタイミング信
号発生回路５からの経過時間情報とを入力とし、奇シン
ボルタイミングでは座標蓄積器６の出力に応じて±１
を、偶シンボルタイミングでは０をフィルタ入力とした
フィルタ応答波形を格納した第１記憶装置、１１は座標
蓄積器７の出力とタイミング信号発生回路５からの経過
時間情報とを入力とし、奇シンボルタイミングでは座標
蓄積器７の出力に応じて±１を、偶シンボルタイミング
では０をフィルタ入力としたフィルタ応答波形を格納し
た第２記憶装置、１２は座標蓄積器８の出力とタイミン
グ信号発生回路５からの経過時間情報とを入力とし、偶
シンボルタイミングでは座標蓄積器８の出力に応じて±
１を、奇シンボルタイミングでは０をフィルタ入力とし
たフィルタ応答波形の１／２1/2レベルを格納した第３
記憶装置、１３は座標蓄積器９の出力とタイミング信号
発生回路５からの経過時間情報とを入力とし、偶シンボ
ルタイミングでは座標蓄積器９の出力に応じて±１を、
奇シンボルタイミングでは０をフィルタ入力としたフィ
ルタ応答波形の１／２1/2レベルを格納した第４記憶装
置である。尚、座標蓄積器６〜９及び記憶装置１０〜１
３にてデジタルフィルタＤＦを構成している。１４は第
３記憶装置１２の出力から第４記憶装置１３の出力を減
算する第１減算器、１５は第３記憶装置１２の出力と第
４記憶装置１３の出力とを加算する第１加算器、１６は
第１記憶装置１０の出力と第１減算器１４の出力とを加
算する第２加算器、１７は第２記憶装置１１の出力と第
１加算器１５の出力とを加算する第３加算器であり、減
算器１４、加算器１５及び１６とともに演算回路ＯＰを
構成している。１８は第２加算器１６の出力をアナログ
信号に変換する第１デジタル／アナログ変換器、１９は
第３加算器１７の出力をアナログ信号に変換する第２デ
ジタル／アナログ変換器、２０及び２１は出力端子であ
る。
【００２０】次に、動作について説明するが、それに先
立ち変調手順について簡単に説明する。入力されたシリ
アル信号は、直並列変換器により、（Ｘk，Ｙk）なるシ
ンボルに変換される。そして更に差動符号化回路にて直
交信号（Ｉk，Ｑk）に変換される。この変換は、以下の
式により行われる。
立ち変調手順について簡単に説明する。入力されたシリ
アル信号は、直並列変換器により、（Ｘk，Ｙk）なるシ
ンボルに変換される。そして更に差動符号化回路にて直
交信号（Ｉk，Ｑk）に変換される。この変換は、以下の
式により行われる。
【００２１】
【数２】
【００２２】但し、ΔΦ（Ｘk，Ｙk）は、次の表にて規
定される。
定される。
【００２３】
【表１】
【００２４】このようにして得られたＩk、Ｑk信号は、
各々低域通過フィルタによって帯域制限がなされ、直交
変調器に供給されるＩ相、Ｑ相成分が生成される。
各々低域通過フィルタによって帯域制限がなされ、直交
変調器に供給されるＩ相、Ｑ相成分が生成される。
【００２５】ここで、直交信号（Ｉk，Ｑk）の信号点の
動きに注目すると、図３の直交座標軸上で、点Ａ〜Ｄま
たは点Ｅ〜Ｈのいずれかの信号点を交互に取ることにな
る。そして、図３から明らかなように、信号点Ａ〜Ｄ
は、Ｉ軸上のベクトルＩαとＱ軸上のベクトルＱα上の
座標にて表すことが出来、また信号点Ｅ〜Ｈは、前記ベ
クトルをπ／４だけ回転したベクトルＩβ及びＱβ上の
座標にて表すことができる。例えば、今、供給されてい
るベースバンド信号がシンボル点Ｆを表すべき情報であ
ると仮定すると、Ｉβ及びＱβ上の座標として表すこと
ができるので、Ｉα及びＱαの成分は０とおくことがで
きる。従って、Ｉα座標として０、Ｑα座標として０、
Ｉβ座標として−１、Ｑβ座標として＋１を与えればよ
い。
動きに注目すると、図３の直交座標軸上で、点Ａ〜Ｄま
たは点Ｅ〜Ｈのいずれかの信号点を交互に取ることにな
る。そして、図３から明らかなように、信号点Ａ〜Ｄ
は、Ｉ軸上のベクトルＩαとＱ軸上のベクトルＱα上の
座標にて表すことが出来、また信号点Ｅ〜Ｈは、前記ベ
クトルをπ／４だけ回転したベクトルＩβ及びＱβ上の
座標にて表すことができる。例えば、今、供給されてい
るベースバンド信号がシンボル点Ｆを表すべき情報であ
ると仮定すると、Ｉβ及びＱβ上の座標として表すこと
ができるので、Ｉα及びＱαの成分は０とおくことがで
きる。従って、Ｉα座標として０、Ｑα座標として０、
Ｉβ座標として−１、Ｑβ座標として＋１を与えればよ
い。
【００２６】これら４ベクトルを用いたｋシンボル目の
座標情報を各々Ｉαk、Ｑαk、Ｉβ k、Ｑβkとすると、
ｋシンボル目の直交座標情報Ｉk、Ｑkは次式のように表
される。
座標情報を各々Ｉαk、Ｑαk、Ｉβ k、Ｑβkとすると、
ｋシンボル目の直交座標情報Ｉk、Ｑkは次式のように表
される。
【００２７】
【数３】
【００２８】
【数４】
【００２９】従って、直交変調器に供給されるＩ相信号
Ｉ（ｔ）、Ｑ相信号Ｑ（ｔ）は、低域通過フィルタの矩
形波応答関数をｈ（ｔ）とすると、次式のようになる。
Ｉ（ｔ）、Ｑ相信号Ｑ（ｔ）は、低域通過フィルタの矩
形波応答関数をｈ（ｔ）とすると、次式のようになる。
【００３０】
【数５】
【００３１】
【数６】
【００３２】上記式は、直交信号Ｉk、Ｑkに対する帯域
制限操作が、（３）（４）式の項別の帯域制限操作で代
行できることを示している。
制限操作が、（３）（４）式の項別の帯域制限操作で代
行できることを示している。
【００３３】ここで、図３の点Ａ〜Ｈのうち、奇数番目
のシンボル点をＡ〜Ｄ、偶数番目のシンボル点をＥ〜Ｈ
とすると、
のシンボル点をＡ〜Ｄ、偶数番目のシンボル点をＥ〜Ｈ
とすると、
【００３４】
【数７】
【００３５】
【数８】
【００３６】であるから、Ｉ（ｔ）、Ｑ（ｔ）は次式の
ようになる。
ようになる。
【００３７】
【数９】
【００３８】
【数１０】
【００３９】上式から明らかなように、Ｉ（ｔ）、Ｑ
（ｔ）を求めるためには、図３に示した４ベクトルの座
標信号Ｉαk、Ｑαk、Ｉβk、Ｑβkの内、Ｉαk、Ｑαk
については奇数シンボルの信号のみ、Ｉβk、Ｑβkにつ
いては偶数シンボル時の信号のみを用いればよい。
（ｔ）を求めるためには、図３に示した４ベクトルの座
標信号Ｉαk、Ｑαk、Ｉβk、Ｑβkの内、Ｉαk、Ｑαk
については奇数シンボルの信号のみ、Ｉβk、Ｑβkにつ
いては偶数シンボル時の信号のみを用いればよい。
【００４０】従って、図１において、入力端子１から入
力されたベースバンド信号は、タイミング信号発生回路
５からのベースバンド信号周波数と同じ周波数を有する
クロック信号ＣＬ１に基づきシンボル生成器２に取り込
まれ、マッピング回路３に供給される。マッピング回路
３では、シンボルデータの周波数と同じ周波数のクロッ
ク信号ＣＬ２に基づきシンボル生成器２からのシンボル
データを受け、必要に応じて差動符号化処理を施した
後、２シンボルデータの周波数と同じ周波数のクロック
信号ＣＬ３に基づき２シンボル期間ごとに座標ベクトル
Ｉα2N+1、Ｑα2N+1、Ｉβ2N、Ｑβ2Nを出力し、座標蓄
積器６〜９は、これら４座標信号を数シンボル期間分蓄
積する。記憶装置１０〜１３は、座標蓄積器６〜９の出
力とタイミング信号発生回路５からの経過時間情報に基
づき第９式及び第１０式の各項に相当する帯域制限信号
を出力する。減算器１４及び加算器１６は、第９式に示
された加減算を行い、Ｉ相信号Ｉ（ｔ）のデジタル値を
生成する。加算器１５及び１７は、第１０式の各項の加
算を行い、Ｑ相信号Ｑ（ｔ）のデジタル値を生成する。
Ｉ相、Ｑ相信号が出力端子２０及び２１から出力され
る。
力されたベースバンド信号は、タイミング信号発生回路
５からのベースバンド信号周波数と同じ周波数を有する
クロック信号ＣＬ１に基づきシンボル生成器２に取り込
まれ、マッピング回路３に供給される。マッピング回路
３では、シンボルデータの周波数と同じ周波数のクロッ
ク信号ＣＬ２に基づきシンボル生成器２からのシンボル
データを受け、必要に応じて差動符号化処理を施した
後、２シンボルデータの周波数と同じ周波数のクロック
信号ＣＬ３に基づき２シンボル期間ごとに座標ベクトル
Ｉα2N+1、Ｑα2N+1、Ｉβ2N、Ｑβ2Nを出力し、座標蓄
積器６〜９は、これら４座標信号を数シンボル期間分蓄
積する。記憶装置１０〜１３は、座標蓄積器６〜９の出
力とタイミング信号発生回路５からの経過時間情報に基
づき第９式及び第１０式の各項に相当する帯域制限信号
を出力する。減算器１４及び加算器１６は、第９式に示
された加減算を行い、Ｉ相信号Ｉ（ｔ）のデジタル値を
生成する。加算器１５及び１７は、第１０式の各項の加
算を行い、Ｑ相信号Ｑ（ｔ）のデジタル値を生成する。
Ｉ相、Ｑ相信号が出力端子２０及び２１から出力され
る。
【００４１】図４は、演算回路ＯＰの他の実施例を示し
ており、重み付けされた応答波形を得るために、信号線
路に重み付け処理部２２を設けた場合を示している。こ
の場合、記憶装置に格納される応答波形は重み付けされ
ていないデータである。
ており、重み付けされた応答波形を得るために、信号線
路に重み付け処理部２２を設けた場合を示している。こ
の場合、記憶装置に格納される応答波形は重み付けされ
ていないデータである。
【００４２】斯くして、π／４シフトＱＰＳＫ変調器用
の帯域制限されたＩ相及びＱ相信号がアナログ信号とし
て得られ、これら出力信号をアナログ直交変調器に供給
することで、π／４シフトＱＰＳＫ変調信号生成システ
ムが構築できる。
の帯域制限されたＩ相及びＱ相信号がアナログ信号とし
て得られ、これら出力信号をアナログ直交変調器に供給
することで、π／４シフトＱＰＳＫ変調信号生成システ
ムが構築できる。
【００４３】
【発明の効果】本発明によれば、ベースバンド信号が入
力される入力端子と、該入力端子より入力されたベース
バンド信号を直並列変換することによってシンボルデー
タを生成するシンボルデータ発生手段と、該シンボルデ
ータ発生手段の出力するシンボルデータ、または更に前
シンボルデータとの差動符号化を行ったシンボルデータ
に依存して一意的に決まる２次元ベクトル座標を偶奇各
々のシンボルに対して生成するベクトル座標生成手段
と、前記ベクトル座標生成手段から出力される偶奇シン
ボル座標４ビット信号の各ビットを２シンボル期間ごと
に直並列変換して蓄積する座標蓄積手段と、ベースバン
ド信号のビットレートよりも高い周波数を有するクロッ
ク信号により駆動され、偶奇２シンボル間に亘る途中経
過時間情報を出力する時間情報出力手段と、前記座標蓄
積手段の出力する偶シンボル座標における２ビット信号
の夫々１ビットと前記時間情報出力手段の出力とを入力
とし、偶シンボルタイミングでは入力データに応じて＋
１若しくは−１を、奇シンボルタイミングでは０をフィ
ルタ入力とした応答波形を記憶する２個の偶シンボル用
記憶手段と、前記座標蓄積手段の出力する奇シンボル座
標における２ビット信号の夫々１ビットと前記時間情報
出力手段の出力とを入力とし、奇シンボルタイミングで
は入力データに応じて＋１／２1/2若しくは−１／２1/2
を、偶シンボルタイミングでは、０をフィルタ入力と
し、偶シンボル用デジタルフィルタ手段と相似形で振幅
が異なる応答波形を記憶する２個の奇シンボル用記憶手
段と、前記各記憶手段からの出力信号を加算若しくは減
算する演算手段と、各演算手段からの出力信号をアナロ
グ信号に変換するデジタル／アナログ変換手段とを具備
したので、記憶装置の容量を大幅に低減することが出
来、回路構成の簡素化並びにコストの低減に寄与するこ
とができる。
力される入力端子と、該入力端子より入力されたベース
バンド信号を直並列変換することによってシンボルデー
タを生成するシンボルデータ発生手段と、該シンボルデ
ータ発生手段の出力するシンボルデータ、または更に前
シンボルデータとの差動符号化を行ったシンボルデータ
に依存して一意的に決まる２次元ベクトル座標を偶奇各
々のシンボルに対して生成するベクトル座標生成手段
と、前記ベクトル座標生成手段から出力される偶奇シン
ボル座標４ビット信号の各ビットを２シンボル期間ごと
に直並列変換して蓄積する座標蓄積手段と、ベースバン
ド信号のビットレートよりも高い周波数を有するクロッ
ク信号により駆動され、偶奇２シンボル間に亘る途中経
過時間情報を出力する時間情報出力手段と、前記座標蓄
積手段の出力する偶シンボル座標における２ビット信号
の夫々１ビットと前記時間情報出力手段の出力とを入力
とし、偶シンボルタイミングでは入力データに応じて＋
１若しくは−１を、奇シンボルタイミングでは０をフィ
ルタ入力とした応答波形を記憶する２個の偶シンボル用
記憶手段と、前記座標蓄積手段の出力する奇シンボル座
標における２ビット信号の夫々１ビットと前記時間情報
出力手段の出力とを入力とし、奇シンボルタイミングで
は入力データに応じて＋１／２1/2若しくは−１／２1/2
を、偶シンボルタイミングでは、０をフィルタ入力と
し、偶シンボル用デジタルフィルタ手段と相似形で振幅
が異なる応答波形を記憶する２個の奇シンボル用記憶手
段と、前記各記憶手段からの出力信号を加算若しくは減
算する演算手段と、各演算手段からの出力信号をアナロ
グ信号に変換するデジタル／アナログ変換手段とを具備
したので、記憶装置の容量を大幅に低減することが出
来、回路構成の簡素化並びにコストの低減に寄与するこ
とができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】π／４シフトＱＰＳＫ信号における信号点とＩ
相及びＱ相のデータとの関係を示す図である。
相及びＱ相のデータとの関係を示す図である。
【図３】π／４シフトＱＰＳＫ信号における信号点と４
ベクトル座標との関係を示す図である。
ベクトル座標との関係を示す図である。
【図４】本発明の他の実施例における要部回路を示す図
である。
である。
１ 入力端子 ２ シンボルデータ生成器 ３ マッピング回路（ベクトル座標生成手段） ４ 差動符号化回路 ５ タイミング信号発生回路 ６ 座標蓄積器 ７ 座標蓄積器 ８ 座標蓄積器 ９ 座標蓄積器 １０ 第１記憶装置 １１ 第２記憶装置 １２ 第３記憶装置 １３ 第４記憶装置 １４ 減算器 １５ 第１加算器 １６ 第２加算器 １７ 第３加算器 １８ 第１デジタル／アナログ変換器 １９ 第２デジタル／アナログ変換器 ２２ 重み付け処理部 ＤＦ デジタルフィルタ ＯＰ 演算回路
フロントページの続き (72)発明者 飯沼 敏範 守口市京阪本通２丁目18番地 三洋電機 株式会社内 (72)発明者 小坂 明雄 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (56)参考文献 実開 平４−96159（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】 ベースバンド信号が入力される入力端子
と、 該入力端子より入力されたベースバンド信号を直並列変
換することによってシンボルデータを生成するシンボル
データ発生手段と、 該シンボルデータ発生手段の出力するシンボルデータ、
または更に前シンボルデータとの差動符号化を行ったシ
ンボルデータに依存して一意的に決まる２次元ベクトル
座標を偶奇各々のシンボルに対して生成するベクトル座
標生成手段と、前記ベクトル座標生成手段から出力される偶奇シンボル
座標４ビット信号の各ビットを２シンボル期間ごとに直
並列変換して蓄積する座標蓄積手段と、 ベースバンド信号のビットレートよりも高い周波数を有
するクロック信号により駆動され、偶奇２シンボル間に
亘る途中経過時間情報を出力する時間情報出力手段と、 前記座標蓄積手段の 出力する偶シンボル座標における２
ビット信号の夫々１ビットと前記時間情報出力手段の出
力とを入力とし、偶シンボルタイミングでは入力データ
に応じて＋１若しくは−１を、奇シンボルタイミングで
は０をフィルタ入力とした応答波形を記憶する２個の偶
シンボル用記憶手段と、前記座標蓄積手段の 出力する奇シンボル座標における２
ビット信号の夫々１ビットと前記時間情報出力手段の出
力とを入力とし、奇シンボルタイミングでは入力データ
に応じて＋１／２1/2若しくは−１／２1/2を、偶シンボ
ルタイミングでは、０をフィルタ入力とし、偶シンボル
用デジタルフィルタ手段と相似形で振幅が異なる応答波
形を記憶する２個の奇シンボル用記憶手段と、 前記各記憶手段からの出力信号を加算若しくは減算する
演算手段と、 各演算手段からの出力信号をアナログ信号に変換するデ
ジタル／アナログ変換手段とを具備したことを特徴とす
るπ／４シフトＱＰＳＫ直交変調器用ベースバンド信号
生成器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176841A JP2740373B2 (ja) | 1991-07-17 | 1991-07-17 | π／４シフトＱＰＳＫ直交変調器用ベースバンド信号生成器 |
| US07/825,938 US5175514A (en) | 1991-01-29 | 1992-01-27 | Digital modulator and baseband signal generator for digital modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176841A JP2740373B2 (ja) | 1991-07-17 | 1991-07-17 | π／４シフトＱＰＳＫ直交変調器用ベースバンド信号生成器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522355A JPH0522355A (ja) | 1993-01-29 |
| JP2740373B2 true JP2740373B2 (ja) | 1998-04-15 |
Family
ID=16020772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176841A Expired - Fee Related JP2740373B2 (ja) | 1991-01-29 | 1991-07-17 | π／４シフトＱＰＳＫ直交変調器用ベースバンド信号生成器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740373B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3454623B2 (ja) * | 1995-11-28 | 2003-10-06 | 三洋電機株式会社 | π／４シフトＱＰＳＫ直交変調装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496159U (ja) * | 1991-01-18 | 1992-08-20 |
-
1991
- 1991-07-17 JP JP3176841A patent/JP2740373B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522355A (ja) | 1993-01-29 |
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