JPH05199044A - パルス幅変調増幅回路 - Google Patents
パルス幅変調増幅回路Info
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- JPH05199044A JPH05199044A JP4008851A JP885192A JPH05199044A JP H05199044 A JPH05199044 A JP H05199044A JP 4008851 A JP4008851 A JP 4008851A JP 885192 A JP885192 A JP 885192A JP H05199044 A JPH05199044 A JP H05199044A
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Abstract
(57)【要約】 (修正有)
【目的】 電源電圧の低下時に、復調出力信号のレベル
を維持することのできるパルス幅変調増幅回路を提供す
る。 【構成】 被変調波信号101および三角波信号102
を入力して二つのパルス幅変調信号を出力するPWM回
路1と、ブートストラップ回路5の昇圧電圧により稼働
し、パルス幅変調信号を増幅して出力するドライバ3
と、定電圧源により稼働し、もう一つのパルス幅変調信
号を増幅して出力するドライバ4と、ドライバ3および
4の出力105,106をゲートに入力して、出力回路
を形成するNMOSトランジスタ10,11と、出力信
号107の高域周波数成分を除去する低域フィルタ12
を備えている。
を維持することのできるパルス幅変調増幅回路を提供す
る。 【構成】 被変調波信号101および三角波信号102
を入力して二つのパルス幅変調信号を出力するPWM回
路1と、ブートストラップ回路5の昇圧電圧により稼働
し、パルス幅変調信号を増幅して出力するドライバ3
と、定電圧源により稼働し、もう一つのパルス幅変調信
号を増幅して出力するドライバ4と、ドライバ3および
4の出力105,106をゲートに入力して、出力回路
を形成するNMOSトランジスタ10,11と、出力信
号107の高域周波数成分を除去する低域フィルタ12
を備えている。
Description
【0001】
【産業上の利用分野】本発明はパルス幅変調増幅回路に
関する。
関する。
【0002】
【従来の技術】従来の、出力回路としてプッシュプル増
幅器を有するパルス幅変調増幅回路においては、一般的
に、被変調波信号の復調後において出力される復調出力
信号のレベルが過大となってクリップした場合に、その
出力波形が崩れて急激に出力電圧が低下するという問題
点があり、また供給される電源電圧の低下により、同様
に復調出力信号のレベルが低下するという問題点があっ
たが、この内の前者の問題点については解決策が見出さ
れており、その従来例が、図5の回路図に示されてい
る。図5においては、出力回路としてNMOSトランジ
スタによるプッシュプル増幅器が用いられているが、ジ
ャンクションFETが用いられることもある。
幅器を有するパルス幅変調増幅回路においては、一般的
に、被変調波信号の復調後において出力される復調出力
信号のレベルが過大となってクリップした場合に、その
出力波形が崩れて急激に出力電圧が低下するという問題
点があり、また供給される電源電圧の低下により、同様
に復調出力信号のレベルが低下するという問題点があっ
たが、この内の前者の問題点については解決策が見出さ
れており、その従来例が、図5の回路図に示されてい
る。図5においては、出力回路としてNMOSトランジ
スタによるプッシュプル増幅器が用いられているが、ジ
ャンクションFETが用いられることもある。
【0003】図5に示されるように、従来のパルス幅変
調増幅回路は、コンパレータ37を含むパルス幅変調回
路(以下、PWM回路と云う)36と、ダイオード39
〜42、コンデンサ43および44を含むブーストラッ
プ回路38と、ドライバ45および46と、NMOSト
ランジスタ47および48と、低域フィルタ49とを備
えて構成される。
調増幅回路は、コンパレータ37を含むパルス幅変調回
路(以下、PWM回路と云う)36と、ダイオード39
〜42、コンデンサ43および44を含むブーストラッ
プ回路38と、ドライバ45および46と、NMOSト
ランジスタ47および48と、低域フィルタ49とを備
えて構成される。
【0004】図5において、被変調波信号117と三角
波信号118はコンパレータ37に入力されてパルス幅
変調され、その出力信号は、それぞれドライバ45おり
び46に入力される。ドライバ45に対しては、電源電
圧Vccがブートストラップ回路38を介して昇圧されて
供給されており、またドライバ46に対しては、電源電
圧Vccが直接供給されている。ドライバ45および46
の出力信号122および123は、それぞれ出力回路を
形成するNMOSトランジスタ47および48のゲート
に入力され、この出力回路の出力信号124は、端子5
9を介して低域フィルタ49に入力されて高域周波数成
分が除去され、復調出力信号125が、出力端子60を
経由して外部に出力される。
波信号118はコンパレータ37に入力されてパルス幅
変調され、その出力信号は、それぞれドライバ45おり
び46に入力される。ドライバ45に対しては、電源電
圧Vccがブートストラップ回路38を介して昇圧されて
供給されており、またドライバ46に対しては、電源電
圧Vccが直接供給されている。ドライバ45および46
の出力信号122および123は、それぞれ出力回路を
形成するNMOSトランジスタ47および48のゲート
に入力され、この出力回路の出力信号124は、端子5
9を介して低域フィルタ49に入力されて高域周波数成
分が除去され、復調出力信号125が、出力端子60を
経由して外部に出力される。
【0005】図6に示されるのは、図5のブートストラ
ップ回路38に含まれるダイオード39と41の接続点
における電圧レベル121(VB3)と、復調出力信号1
25の電圧レベルVo との関係を示すタイミング図であ
る。図6における期間Tc においては、復調出力信号1
25の電圧レベルVo は、無信号時の直流電圧Vcet よ
りも低レベルの状態にある。ダイオード39が順方向に
導通状態となり、復調出力信号125の電圧レベルVo
が最低レベルとなる時点T1 においては、ダイオード3
9と41の接続点における電圧レベル121(VB3)お
よびコンデンサ43の両端電圧VC43 は次式のように表
わされる。
ップ回路38に含まれるダイオード39と41の接続点
における電圧レベル121(VB3)と、復調出力信号1
25の電圧レベルVo との関係を示すタイミング図であ
る。図6における期間Tc においては、復調出力信号1
25の電圧レベルVo は、無信号時の直流電圧Vcet よ
りも低レベルの状態にある。ダイオード39が順方向に
導通状態となり、復調出力信号125の電圧レベルVo
が最低レベルとなる時点T1 においては、ダイオード3
9と41の接続点における電圧レベル121(VB3)お
よびコンデンサ43の両端電圧VC43 は次式のように表
わされる。
【0006】 VB3(T1 )=Vcc−VD39 …………………………(1) VC43 (T1 )=VB3(T1 )−Vo (T1 )……(2) 上式において、 VD39 :ダイオード39の順方向電圧 VB3(T1 ):時刻T1 における電圧レベル121(V
B3) VC43 (T1 ):時刻T1 におけるコンデンサ43の両
端電圧 Vo (T1 ):時刻T1 における復調出力信号125の
電圧レベル 時刻T1 以後においては、ダイオード39の両端に印加
される電圧が逆方向となり、ダイオード39は非導通状
態となって、ダイオード39と41の接続点における電
圧レベル121(VB3)は、次式に従って上昇する。
B3) VC43 (T1 ):時刻T1 におけるコンデンサ43の両
端電圧 Vo (T1 ):時刻T1 における復調出力信号125の
電圧レベル 時刻T1 以後においては、ダイオード39の両端に印加
される電圧が逆方向となり、ダイオード39は非導通状
態となって、ダイオード39と41の接続点における電
圧レベル121(VB3)は、次式に従って上昇する。
【0007】 VB3(T)=Vc43 (T)+Vo (T)……………(3) 図7には、図6に示される時刻T2 における、電圧レベ
ル119(VB1)、120(VB2))および121(V
B3)と、信号122(VG1)および出力信号124(V
P )と、電源電圧Vccのタイミング図が時間軸方向に拡
大されて示される。期間TL においては、信号122
(VG1)の電圧レベルを“L”レベル、信号123(V
G2)の電圧レベルを“H”レベルにすることにより、N
MOSトランジスタ47は非導通状態、NMOSトラン
ジスタ48は導通状態となり、これにより、出力信号1
24(VP )のレベルは“L”レベルとなる。この時点
においては、ダイオード40は順方向に導通状態となっ
ており、電圧レベル120(VB2)およびコンデンサ4
4の両端電圧VC44 は、次式により示される。
ル119(VB1)、120(VB2))および121(V
B3)と、信号122(VG1)および出力信号124(V
P )と、電源電圧Vccのタイミング図が時間軸方向に拡
大されて示される。期間TL においては、信号122
(VG1)の電圧レベルを“L”レベル、信号123(V
G2)の電圧レベルを“H”レベルにすることにより、N
MOSトランジスタ47は非導通状態、NMOSトラン
ジスタ48は導通状態となり、これにより、出力信号1
24(VP )のレベルは“L”レベルとなる。この時点
においては、ダイオード40は順方向に導通状態となっ
ており、電圧レベル120(VB2)およびコンデンサ4
4の両端電圧VC44 は、次式により示される。
【0008】 VB2(TL )=Vcc−VD40 ………………………(4) VC44 (TL )=VB2(TL )−VP (TL )……(5) 上式において、 VB2(TL ):期間TL における電圧レベル120(V
B2) VD40 :ダイオード40の順方向電圧 VC44 (T1 ):時刻T1 におけるコンデンサ44の両
端電圧 VP (T1 ):期間TL における出力信号124
(VP ) また、電圧レベル119(VB1)は、期間TL において
はVB3>VB2となるため、ダイオード41が導通状態、
ダイオード42が非導通状態となり、次式にて示される
電圧レベルとなる。
B2) VD40 :ダイオード40の順方向電圧 VC44 (T1 ):時刻T1 におけるコンデンサ44の両
端電圧 VP (T1 ):期間TL における出力信号124
(VP ) また、電圧レベル119(VB1)は、期間TL において
はVB3>VB2となるため、ダイオード41が導通状態、
ダイオード42が非導通状態となり、次式にて示される
電圧レベルとなる。
【0009】 VB1=VB3(TL )−VD41 …………………………(6) 上式において、 VB3(TL ):期間TL における電圧レベル121(V
B3) VD41 :ダオード41の順方向電圧 次に、期間TH においては、信号122(VG1)の電圧
レベルを“H”レベル、信号123(VG2)の電圧レベ
ルを“L”レベルにすることにより、NMOSトランジ
スタ47は導通状態、NMOSトランジスタ48は非導
通状態となり、これにより、出力信号124(VP )の
レベルは“H”レベルとなる。また期間TL において
は、コンデンサ44は上記の(5)式にて示される電圧
に充電されているため、期間TH における電圧レベル1
20(VB2)は、次式によって示される。
B3) VD41 :ダオード41の順方向電圧 次に、期間TH においては、信号122(VG1)の電圧
レベルを“H”レベル、信号123(VG2)の電圧レベ
ルを“L”レベルにすることにより、NMOSトランジ
スタ47は導通状態、NMOSトランジスタ48は非導
通状態となり、これにより、出力信号124(VP )の
レベルは“H”レベルとなる。また期間TL において
は、コンデンサ44は上記の(5)式にて示される電圧
に充電されているため、期間TH における電圧レベル1
20(VB2)は、次式によって示される。
【0010】 VB2(TH )=VP (TH )+VC44 (TL )……(7) 上式において、 VB2(TH ):期間TH における電圧レベル120(V
B2) VC44 (TL ):時刻TL におけるコンデンサ44の両
端電圧 VP (TH ):期間TH における出力信号124
(VP ) また、電圧レベル119(VB1)は、期間TH において
はVB2>VB3であるため、ダイオード42が導通状態、
ダイオード41が非導通状態となり、これにより電圧レ
ベル119(VB1)は次式によって示される。
B2) VC44 (TL ):時刻TL におけるコンデンサ44の両
端電圧 VP (TH ):期間TH における出力信号124
(VP ) また、電圧レベル119(VB1)は、期間TH において
はVB2>VB3であるため、ダイオード42が導通状態、
ダイオード41が非導通状態となり、これにより電圧レ
ベル119(VB1)は次式によって示される。
【0011】 VB1=VB2(TH )−VD42 …………………………(8) 上式において、 VB2(TH ):期間TH における電圧レベル120(V
B2) VD42 :ダイオード42の順方向電圧 次に、図8(a)、(b)、(c)、(d)、(e)お
よび(f)を参照して、復調出力信号125が、電源電
圧Vccのレベレまで振幅がアップして、クリップされて
出力される場合の動作について説明する。なお、図8
(a)、(b)、(c)、(d)、(e)および(f)
においては、それぞれ被変調波信号117および三角波
信号118と、電圧レベル119(VB1)および121
(VB3)と、信号122(VG1)と、出力信号124
(VP )と、信号122(VG1)の電圧レベルと出力信
号124(VP )の電圧レベルとの差電圧(VG1−
VP )と、復調出力信号125(Vo )とを含むタイミ
ング図が時間軸方向に拡大されて示されている。また、
図7において、TSWとして示されるのは、非変調波信号
117の振幅が三角波信号118の振幅よりも小さく、
且つ回路各部が図7に示される動作状態にある期間を示
し、TSTとして示されるのは、非変調波信号117の振
幅が三角波信号118の振幅を越えており、且つ図5に
おけるNMOSトランジスタ47の導通状態を継続して
維持させようとする期間を示している。
B2) VD42 :ダイオード42の順方向電圧 次に、図8(a)、(b)、(c)、(d)、(e)お
よび(f)を参照して、復調出力信号125が、電源電
圧Vccのレベレまで振幅がアップして、クリップされて
出力される場合の動作について説明する。なお、図8
(a)、(b)、(c)、(d)、(e)および(f)
においては、それぞれ被変調波信号117および三角波
信号118と、電圧レベル119(VB1)および121
(VB3)と、信号122(VG1)と、出力信号124
(VP )と、信号122(VG1)の電圧レベルと出力信
号124(VP )の電圧レベルとの差電圧(VG1−
VP )と、復調出力信号125(Vo )とを含むタイミ
ング図が時間軸方向に拡大されて示されている。また、
図7において、TSWとして示されるのは、非変調波信号
117の振幅が三角波信号118の振幅よりも小さく、
且つ回路各部が図7に示される動作状態にある期間を示
し、TSTとして示されるのは、非変調波信号117の振
幅が三角波信号118の振幅を越えており、且つ図5に
おけるNMOSトランジスタ47の導通状態を継続して
維持させようとする期間を示している。
【0012】上記の期間TSWにおいては、各電圧、即ち
電圧レベル119(VB1)、120(VB2)、121
(VB3)、信号122(VG1)、出力信号124
(VP )および電源電圧Vcc等は、図7に示される状態
にある。
電圧レベル119(VB1)、120(VB2)、121
(VB3)、信号122(VG1)、出力信号124
(VP )および電源電圧Vcc等は、図7に示される状態
にある。
【0013】時刻T1 において、期間TSWに次いで期間
TSTとなり、この期間TSTにおいては、出力信号124
が連続して“H”レベルとなる。そして、ドライバ45
においてコンデンサ44に蓄積されていた電荷が消費さ
れ、次いで時刻T2 においては、電圧レベル119(V
B1)はコンデンサ43よりの供給を受けて、電位が保持
され、電圧レベル121(VB3)のレベルに従う状態と
なる。ここで、コンデンサ43の容量値は、非変調波信
号117の最低周波数成分と、ドライバ45の電源に流
入する電流値とを考慮して充分に大きい値に選定してお
くことにより、電圧レベル121(VB3)は緩やかに低
下してゆき、従って、電圧レベル119(VB1)も時刻
T2 以降において緩やかに低下する状態となる(図8
(b)参照)。従って、図8(c)に示されるように、
TSTの期間においては、信号122(VG1)のレベルは
十分に高いレベルに維持されており、また、図8(e)
に示されるように、出力信号122(VG1)と出力信号
124(VP )の差電圧のレベルも、NMOSトランジ
スタ47が非導通状態になる電圧VT よりも高いレベル
に維持されている。
TSTとなり、この期間TSTにおいては、出力信号124
が連続して“H”レベルとなる。そして、ドライバ45
においてコンデンサ44に蓄積されていた電荷が消費さ
れ、次いで時刻T2 においては、電圧レベル119(V
B1)はコンデンサ43よりの供給を受けて、電位が保持
され、電圧レベル121(VB3)のレベルに従う状態と
なる。ここで、コンデンサ43の容量値は、非変調波信
号117の最低周波数成分と、ドライバ45の電源に流
入する電流値とを考慮して充分に大きい値に選定してお
くことにより、電圧レベル121(VB3)は緩やかに低
下してゆき、従って、電圧レベル119(VB1)も時刻
T2 以降において緩やかに低下する状態となる(図8
(b)参照)。従って、図8(c)に示されるように、
TSTの期間においては、信号122(VG1)のレベルは
十分に高いレベルに維持されており、また、図8(e)
に示されるように、出力信号122(VG1)と出力信号
124(VP )の差電圧のレベルも、NMOSトランジ
スタ47が非導通状態になる電圧VT よりも高いレベル
に維持されている。
【0014】従って、期間TSTにおいては、NMOSト
ランジスタ47は導通状態が維持されている。このため
に、図8(d)に示されるように、出力信号124(V
P )のレベルは“H”レベルに保持されている。また、
図8(f)に示されるように、復調出力信号125(V
o )においても、期間TSTにおいては、出力信号124
(VP )が“H”レベルに保持されているため、同様に
“H”レベルの状態に保持されている。
ランジスタ47は導通状態が維持されている。このため
に、図8(d)に示されるように、出力信号124(V
P )のレベルは“H”レベルに保持されている。また、
図8(f)に示されるように、復調出力信号125(V
o )においても、期間TSTにおいては、出力信号124
(VP )が“H”レベルに保持されているため、同様に
“H”レベルの状態に保持されている。
【0015】次に、図5のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について、
図9(a)、(b)、(c)、(d)、(e)および
(f)を参照して説明する。なお、図9(a)、
(b)、(c)、(d)、(e)および(f)は、電源
電圧のレベルが低下した場合における、被変調波信号1
17および三角波信号118と、電圧レベル119(V
B1)および121(VB3)と、信号122(VG1)と、
出力信号124(VP )と、信号122(VG1)の電圧
レベルと出力信号124(VP )の電圧レベルとの差電
圧(VG1−VP )と、復調出力信号125(Vo )とを
含むタイミング図であり、時間軸方向に拡大されて示さ
れている。また、図8において、TSWとして示されるの
は、非変調波信号117の振幅が三角波信号118の振
幅よりも小さく、且つ回路各部が図7に示される動作状
態にある期間を示し、TSTとして示されるのは、非変調
波信号117の振幅が三角波信号118の振幅を越えて
おり、且つ図5におけるNMOSトランジスタ39の導
通状態を継続して維持させようとする期間を示してい
る。
て、電源電圧のレベルが低下した場合の動作について、
図9(a)、(b)、(c)、(d)、(e)および
(f)を参照して説明する。なお、図9(a)、
(b)、(c)、(d)、(e)および(f)は、電源
電圧のレベルが低下した場合における、被変調波信号1
17および三角波信号118と、電圧レベル119(V
B1)および121(VB3)と、信号122(VG1)と、
出力信号124(VP )と、信号122(VG1)の電圧
レベルと出力信号124(VP )の電圧レベルとの差電
圧(VG1−VP )と、復調出力信号125(Vo )とを
含むタイミング図であり、時間軸方向に拡大されて示さ
れている。また、図8において、TSWとして示されるの
は、非変調波信号117の振幅が三角波信号118の振
幅よりも小さく、且つ回路各部が図7に示される動作状
態にある期間を示し、TSTとして示されるのは、非変調
波信号117の振幅が三角波信号118の振幅を越えて
おり、且つ図5におけるNMOSトランジスタ39の導
通状態を継続して維持させようとする期間を示してい
る。
【0016】時刻T3 において、期間TSTとして示され
る期間となり、出力信号124のレベルが“H”レベル
に維持される状態となって、図9(b)に示されるよう
に、電圧レベル121(VB3)のレベル低下に伴ない電
圧レベル119(VB1)も低下し、図9(c)および
(e)に示されるように、信号122(VG1)および信
号122(VG1)のレベルと出力信号124(VP )の
レベルとの差電圧(VG1−VP )のレベルも低下する。
そして、時刻T4 において、差電圧(VG1−VP )のレ
ベルが、NMOSトランジスタ47が非導通状態となる
電圧VT まで低下すると、NMOSトランジスタ47は
非導通状態となる。即ち、この場合においては、電源電
圧Vccが低レベルの状態にあるため、時刻TSTにおける
電圧レベル121(VB3)が相対的に低レベルとなり、
電圧レベル119(VB1)が、当該電圧レベル121
(VB3)に依存しているために、差電圧(VG1−VP )
も上記の電圧VT にまで低下してしまう状態となる。こ
の現象は、コンデンサ43の容量値を大きくしても回避
不可能である。これにより、図9(d)に示されるよう
に、時刻T4 において出力信号124(VP )のレベル
は低下し、図9(f)に示されるように、復調出力信号
125(Vo )のレベルも、時刻T4 において低下する
状態となる。
る期間となり、出力信号124のレベルが“H”レベル
に維持される状態となって、図9(b)に示されるよう
に、電圧レベル121(VB3)のレベル低下に伴ない電
圧レベル119(VB1)も低下し、図9(c)および
(e)に示されるように、信号122(VG1)および信
号122(VG1)のレベルと出力信号124(VP )の
レベルとの差電圧(VG1−VP )のレベルも低下する。
そして、時刻T4 において、差電圧(VG1−VP )のレ
ベルが、NMOSトランジスタ47が非導通状態となる
電圧VT まで低下すると、NMOSトランジスタ47は
非導通状態となる。即ち、この場合においては、電源電
圧Vccが低レベルの状態にあるため、時刻TSTにおける
電圧レベル121(VB3)が相対的に低レベルとなり、
電圧レベル119(VB1)が、当該電圧レベル121
(VB3)に依存しているために、差電圧(VG1−VP )
も上記の電圧VT にまで低下してしまう状態となる。こ
の現象は、コンデンサ43の容量値を大きくしても回避
不可能である。これにより、図9(d)に示されるよう
に、時刻T4 において出力信号124(VP )のレベル
は低下し、図9(f)に示されるように、復調出力信号
125(Vo )のレベルも、時刻T4 において低下する
状態となる。
【0017】
【発明が解決しようとする課題】上述した従来のパルス
幅変調増幅回路においては、既に前述したように、復調
出力信号が、レベル・アップして、クリップされて出力
される場合における問題点は解決されているが、電源電
圧Vccのレベルが正常値より低下した場合には、復調出
力信号のレベルが異常に低下してしまうという欠点があ
る。
幅変調増幅回路においては、既に前述したように、復調
出力信号が、レベル・アップして、クリップされて出力
される場合における問題点は解決されているが、電源電
圧Vccのレベルが正常値より低下した場合には、復調出
力信号のレベルが異常に低下してしまうという欠点があ
る。
【0018】
【課題を解決するための手段】第1の発明のパルス幅変
調増幅回路は、被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第1
および第2のパルス幅変調信号を出力するPWM回路
と、所定の昇圧電源電圧を供給されて稼働し、前記第1
のパルス幅変調信号を入力して増幅して出力する第1の
ドライバと、正規の電圧源による定電圧を供給されて稼
働し、前記第2のパルス幅変調信号を入力して増幅して
出力する第2のドライバと、前記第1および第2のドラ
イバの出力信号を、それぞれのゲートに入力して、プッ
シュプル回路構成による出力回路を形成する第1および
第2のMOSトランジスタと、入力側が前記出力回路の
出力端に接続され、出力側が所定の出力端子に接続され
て、前記出力回路の出力信号の高域周波数成分を除去す
るように作用する低域フィルタと、前記第1のドライバ
に対して前記昇圧電源電圧を供給するブートストラップ
回路とを備え、前記ブートストラップ回路が、陽極側が
前記電圧源に接続される第1のダイオードと、陽極側が
前記第1のダイオードの陰極側に接続され、陰極側が前
記第1のドライバに接続される第2のダイオードと、前
記第1および第2のダイオードの接続点と前記出力回路
の出力端との間において、両端が接続される第1のコン
デンサと、前記第2のダイオードの陰極側と接地点との
間において、両端が接続される第2のコンデンサとを備
えて構成される。
調増幅回路は、被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第1
および第2のパルス幅変調信号を出力するPWM回路
と、所定の昇圧電源電圧を供給されて稼働し、前記第1
のパルス幅変調信号を入力して増幅して出力する第1の
ドライバと、正規の電圧源による定電圧を供給されて稼
働し、前記第2のパルス幅変調信号を入力して増幅して
出力する第2のドライバと、前記第1および第2のドラ
イバの出力信号を、それぞれのゲートに入力して、プッ
シュプル回路構成による出力回路を形成する第1および
第2のMOSトランジスタと、入力側が前記出力回路の
出力端に接続され、出力側が所定の出力端子に接続され
て、前記出力回路の出力信号の高域周波数成分を除去す
るように作用する低域フィルタと、前記第1のドライバ
に対して前記昇圧電源電圧を供給するブートストラップ
回路とを備え、前記ブートストラップ回路が、陽極側が
前記電圧源に接続される第1のダイオードと、陽極側が
前記第1のダイオードの陰極側に接続され、陰極側が前
記第1のドライバに接続される第2のダイオードと、前
記第1および第2のダイオードの接続点と前記出力回路
の出力端との間において、両端が接続される第1のコン
デンサと、前記第2のダイオードの陰極側と接地点との
間において、両端が接続される第2のコンデンサとを備
えて構成される。
【0019】また、第2の発明のパルス幅変調増幅回路
は、被変調波信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第1および第2
のパルス幅変調信号を出力する第1のPWM回路と、所
定の昇圧電源電圧を供給されて稼働し、前記第1のパル
ス幅変調信号を入力して増幅して出力する第1のドライ
バと、正規の電圧源による定電圧を供給されて稼働し、
前記第2のパルス幅変調信号を入力して増幅して出力す
る第2のドライバと、前記第1および第2のドライバの
出力信号を、それぞれのゲートに入力して、プッシュプ
ル回路構成による第1の出力回路を形成する第1および
第2のMOSトランジスタと、入力側が前記第1の出力
回路の出力端に接続され、出力側が第1の出力端子に接
続されて、前記第1の出力回路の出力信号の高域周波数
成分を除去するように作用する第1の低域フィルタとを
備える第1のパルス幅変調増幅器と、前記被変調波信号
のレベル反転信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第3および第4
のパルス幅変調信号を出力する第2のPWM回路と、前
記昇圧電源電圧を供給されて稼働し、前記第3のパルス
幅変調信号を入力して増幅して出力する第3のドライバ
と、正規の電圧源による定電圧を供給されて稼働し、前
記第4のパルス幅変調信号を入力して増幅して出力する
第4のドライバと、前記第3および第4のドライバの出
力信号を、それぞれのゲートに入力して、プッシュプル
回路構成による第2の出力回路を形成する第3および第
4のMOSトランジスタと、入力側が前記第2の出力回
路の出力端に接続され、出力側が第2の出力端子に接続
されて、前記第2の出力回路の出力信号の高域周波数成
分を除去するように作用する第2の低域フィルタとを備
える第2のパルス幅変調増幅器と、前記第1および第3
のドライバに対して前記昇圧電源電圧を供給するブート
ストラップ回路とを備え、前記ブートストラップ回路
が、陽極側が前記電圧源に接続される第1のダイオード
と、陽極側が前記第1のダイオードの陰極側に接続さ
れ、陰極側が前記第1および第3のドライバに接続され
る第2のダイオードと、前記第1および第2のダイオー
ドの接続点と前記第1の出力回路の出力端との間におい
て、両端が接続される第1のコンデンサと、前記第2の
ダイオードの陰極側と接地点との間において、両端が接
続される第2のコンデンサとを備えて構成される。
は、被変調波信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第1および第2
のパルス幅変調信号を出力する第1のPWM回路と、所
定の昇圧電源電圧を供給されて稼働し、前記第1のパル
ス幅変調信号を入力して増幅して出力する第1のドライ
バと、正規の電圧源による定電圧を供給されて稼働し、
前記第2のパルス幅変調信号を入力して増幅して出力す
る第2のドライバと、前記第1および第2のドライバの
出力信号を、それぞれのゲートに入力して、プッシュプ
ル回路構成による第1の出力回路を形成する第1および
第2のMOSトランジスタと、入力側が前記第1の出力
回路の出力端に接続され、出力側が第1の出力端子に接
続されて、前記第1の出力回路の出力信号の高域周波数
成分を除去するように作用する第1の低域フィルタとを
備える第1のパルス幅変調増幅器と、前記被変調波信号
のレベル反転信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第3および第4
のパルス幅変調信号を出力する第2のPWM回路と、前
記昇圧電源電圧を供給されて稼働し、前記第3のパルス
幅変調信号を入力して増幅して出力する第3のドライバ
と、正規の電圧源による定電圧を供給されて稼働し、前
記第4のパルス幅変調信号を入力して増幅して出力する
第4のドライバと、前記第3および第4のドライバの出
力信号を、それぞれのゲートに入力して、プッシュプル
回路構成による第2の出力回路を形成する第3および第
4のMOSトランジスタと、入力側が前記第2の出力回
路の出力端に接続され、出力側が第2の出力端子に接続
されて、前記第2の出力回路の出力信号の高域周波数成
分を除去するように作用する第2の低域フィルタとを備
える第2のパルス幅変調増幅器と、前記第1および第3
のドライバに対して前記昇圧電源電圧を供給するブート
ストラップ回路とを備え、前記ブートストラップ回路
が、陽極側が前記電圧源に接続される第1のダイオード
と、陽極側が前記第1のダイオードの陰極側に接続さ
れ、陰極側が前記第1および第3のドライバに接続され
る第2のダイオードと、前記第1および第2のダイオー
ドの接続点と前記第1の出力回路の出力端との間におい
て、両端が接続される第1のコンデンサと、前記第2の
ダイオードの陰極側と接地点との間において、両端が接
続される第2のコンデンサとを備えて構成される。
【0020】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0021】図1は本発明の第1の実施例を示す回路図
である。図1に示されるように、本実施例は、コンパレ
ータ2を含むPWM回路1と、ドライバ3および4と、
ダイオード6および7、コンデンサ8および9を含むブ
ートストラップ回路5と、NMOSトランジスタ10お
よび11と、低域フィルタ12とを備えて構成される。
図1において、被変調波信号101と三角波信号10
2はコンパレータ2に入力されてパルス幅変調され、そ
の出力信号は、それぞれドライバ3および4に入力され
る。ドライバ3に対しては、電源電圧Vccがブートスト
ラップ回路5を介して昇圧されて供給されており、また
ドライバ4に対しては、電源電圧Vccが直接供給されて
いる。ドライバ3および4の出力信号105および10
6は、それぞれ出力回路を形成するNMOSトランジス
タ10および11のゲートに入力され、この出力回路の
出力信号107は、端子51を介して低域フィルタ12
に入力されて高域周波数成分が除去され、復調信号10
8が、出力端子52を経由して外部に出力される。
である。図1に示されるように、本実施例は、コンパレ
ータ2を含むPWM回路1と、ドライバ3および4と、
ダイオード6および7、コンデンサ8および9を含むブ
ートストラップ回路5と、NMOSトランジスタ10お
よび11と、低域フィルタ12とを備えて構成される。
図1において、被変調波信号101と三角波信号10
2はコンパレータ2に入力されてパルス幅変調され、そ
の出力信号は、それぞれドライバ3および4に入力され
る。ドライバ3に対しては、電源電圧Vccがブートスト
ラップ回路5を介して昇圧されて供給されており、また
ドライバ4に対しては、電源電圧Vccが直接供給されて
いる。ドライバ3および4の出力信号105および10
6は、それぞれ出力回路を形成するNMOSトランジス
タ10および11のゲートに入力され、この出力回路の
出力信号107は、端子51を介して低域フィルタ12
に入力されて高域周波数成分が除去され、復調信号10
8が、出力端子52を経由して外部に出力される。
【0022】図2に示されるのは、復調出力信号108
の出力レベルが小さく、クリップされない場合におけ
る、電圧レベル103(VB1)および104(VB2)、
信号105(VG1)、出力信号107(Vo )および電
源電圧Vccの相互関係を示すタイミング図であり、電源
電圧Vccが印加されて、電圧レベル103(VB1)がブ
ートストラップ回路5により昇圧されて定常状態に到達
した状態を示している。図2における期間TL において
は、出力信号107の電圧レベルVo は、“L”レベル
の状態にあり、この時には、ダイオード6は順方向に導
通状態のなっており、コンデンサ8には次式にて与えら
れる電圧が充電される。
の出力レベルが小さく、クリップされない場合におけ
る、電圧レベル103(VB1)および104(VB2)、
信号105(VG1)、出力信号107(Vo )および電
源電圧Vccの相互関係を示すタイミング図であり、電源
電圧Vccが印加されて、電圧レベル103(VB1)がブ
ートストラップ回路5により昇圧されて定常状態に到達
した状態を示している。図2における期間TL において
は、出力信号107の電圧レベルVo は、“L”レベル
の状態にあり、この時には、ダイオード6は順方向に導
通状態のなっており、コンデンサ8には次式にて与えら
れる電圧が充電される。
【0023】 VB2(TL )=Vcc−VD6 …………………………(9) VC8(TL )=VB2(TL )−VP (TL )……(10) 上式において、 VB2(TL ):期間TL における電圧レベル104(V
B2) VD6:ダイオード6の順方向電圧 VC8(TL ):期間TL におけるコンデンサ8の両端電
圧 VP (TL ):期間TL における出力信号107の電圧
レベル 次いで、期間TL より期間TH に移行し、出力信号10
7(VP )が“H”レベルに変わる際に、コンデンサ8
の低電圧側が出力側の端子51に接続されているため
に、電圧レベル104(VB2)は、出力信号107(V
P )とともにレベルが上昇し、ダイオード7を通してコ
ンデンサ9を充電する状態となる。そして再度期間TL
に移行して、電圧レベル104(VB2)が上記の(9)
式に示される状態となっても、ダイオード7においては
逆方向の電圧となるために、コンデンサ9においては放
電が行われない。従って、電圧レベル103(VB1)と
しては、次式により示されるような、ダイオード7とコ
ンデンサ9により平滑された電圧が得られる。 VB1=Vc8(TL )+VP (TH )−VD7 ………(11) 上式において、 VC8(TL ):期間TL におけるコンデンサ8の両端電
圧 VP (TH ):期間TH における出力信号107の電圧
レベル VD7:ダイオード7の順方向電圧 次に、図3(a)、(b)、(c)、(d)および
(e)を参照して、図1のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について説
明する。なお、図3(a)、(b)、(c)、(d)お
よび(e)は、電源電圧のレベルが低下した場合におけ
る、被変調波信号101および三角波信号102と、電
圧レベル103(VB1)と、信号105(VG1)と、出
力信号107(VP )と、信号105(VG1)の電圧レ
ベルと出力信号105(VP )の電圧レベルとの差電圧
(VG1−VP )と、復調出力信号108(Vo )とを含
むタイミング図であり、時間軸方向に拡大されて示され
ている。また、図3において、TSWとして示されるの
は、前述の場合と同様に、被変調波信号101の振幅が
三角波信号102の振幅よりも小さく、且つ回路各部が
図2に示される動作状態にある期間を示し、TSTとして
示されるのは、被変調波信号101の振幅が三角波信号
102の振幅を越えており、且つ図1におけるNMOS
トランジスタ10の導通状態を継続して維持させようと
する期間を示している。
B2) VD6:ダイオード6の順方向電圧 VC8(TL ):期間TL におけるコンデンサ8の両端電
圧 VP (TL ):期間TL における出力信号107の電圧
レベル 次いで、期間TL より期間TH に移行し、出力信号10
7(VP )が“H”レベルに変わる際に、コンデンサ8
の低電圧側が出力側の端子51に接続されているため
に、電圧レベル104(VB2)は、出力信号107(V
P )とともにレベルが上昇し、ダイオード7を通してコ
ンデンサ9を充電する状態となる。そして再度期間TL
に移行して、電圧レベル104(VB2)が上記の(9)
式に示される状態となっても、ダイオード7においては
逆方向の電圧となるために、コンデンサ9においては放
電が行われない。従って、電圧レベル103(VB1)と
しては、次式により示されるような、ダイオード7とコ
ンデンサ9により平滑された電圧が得られる。 VB1=Vc8(TL )+VP (TH )−VD7 ………(11) 上式において、 VC8(TL ):期間TL におけるコンデンサ8の両端電
圧 VP (TH ):期間TH における出力信号107の電圧
レベル VD7:ダイオード7の順方向電圧 次に、図3(a)、(b)、(c)、(d)および
(e)を参照して、図1のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について説
明する。なお、図3(a)、(b)、(c)、(d)お
よび(e)は、電源電圧のレベルが低下した場合におけ
る、被変調波信号101および三角波信号102と、電
圧レベル103(VB1)と、信号105(VG1)と、出
力信号107(VP )と、信号105(VG1)の電圧レ
ベルと出力信号105(VP )の電圧レベルとの差電圧
(VG1−VP )と、復調出力信号108(Vo )とを含
むタイミング図であり、時間軸方向に拡大されて示され
ている。また、図3において、TSWとして示されるの
は、前述の場合と同様に、被変調波信号101の振幅が
三角波信号102の振幅よりも小さく、且つ回路各部が
図2に示される動作状態にある期間を示し、TSTとして
示されるのは、被変調波信号101の振幅が三角波信号
102の振幅を越えており、且つ図1におけるNMOS
トランジスタ10の導通状態を継続して維持させようと
する期間を示している。
【0024】期間TSWにおいては、図3(b)に示され
るように電圧レベル103(VB1)は上記の(11)式
の状態にあり、また期間TSTにおいては、図3(c)に
示されるように出力信号107(VP )は“H”レベル
に固定された状態となっており、コンデンサ8によるコ
ンデンサ9に対する充電作用は行われない。このため
に、コンデンサ9に蓄積されている電荷はドライバ3に
おいて消費され、電圧レベル103(VB1)は徐々に低
下する。この場合における動作に対応して、被変調波信
号101の最低周波数と、ドライバ3において消費され
る電流とを考慮して、図3(d)に示されるNMOSト
ランジスタ10のゲート・ソース間電圧(VG1−VP )
のレベルにより、期間TSTにおいてNMOSトランジス
タ10が導通状態に保持されるように、コンデンサ9の
容量値が設定される。これにより、期間TSTにおいて
は、出力信号107(VP )のレベルが“H”レベルに
保持され、従って図3(e)に示されるように、復調出
力信号108(Vo )の出力レベルも低下することがな
い。
るように電圧レベル103(VB1)は上記の(11)式
の状態にあり、また期間TSTにおいては、図3(c)に
示されるように出力信号107(VP )は“H”レベル
に固定された状態となっており、コンデンサ8によるコ
ンデンサ9に対する充電作用は行われない。このため
に、コンデンサ9に蓄積されている電荷はドライバ3に
おいて消費され、電圧レベル103(VB1)は徐々に低
下する。この場合における動作に対応して、被変調波信
号101の最低周波数と、ドライバ3において消費され
る電流とを考慮して、図3(d)に示されるNMOSト
ランジスタ10のゲート・ソース間電圧(VG1−VP )
のレベルにより、期間TSTにおいてNMOSトランジス
タ10が導通状態に保持されるように、コンデンサ9の
容量値が設定される。これにより、期間TSTにおいて
は、出力信号107(VP )のレベルが“H”レベルに
保持され、従って図3(e)に示されるように、復調出
力信号108(Vo )の出力レベルも低下することがな
い。
【0025】次に、図4に示されるは、本発明の第2の
実施例を示す回路図であり、BTL(BRIDGE T
IED LOAD)構成によるパルス幅変調増幅回路に
対する適用例である。図4に示されるように、本実施例
は、負荷27に対応して、コンパレータ14を含むPW
M回路13、ドライバ15および16、NMOSトラン
ジスタ22および23、および低域フィルタ24により
形成されるパルス幅変調増幅器25と、コンパレータ2
9を含むPWM回路28、ドライバ30および31、N
MOSトランジスタ32および33、および低域フィル
タ34により形成されるパルス幅変調増幅器35と、ダ
イオード18、19、コンデンサ20および21を含む
ブートストラップ回路17と、インバータ26とを備え
て構成されている。
実施例を示す回路図であり、BTL(BRIDGE T
IED LOAD)構成によるパルス幅変調増幅回路に
対する適用例である。図4に示されるように、本実施例
は、負荷27に対応して、コンパレータ14を含むPW
M回路13、ドライバ15および16、NMOSトラン
ジスタ22および23、および低域フィルタ24により
形成されるパルス幅変調増幅器25と、コンパレータ2
9を含むPWM回路28、ドライバ30および31、N
MOSトランジスタ32および33、および低域フィル
タ34により形成されるパルス幅変調増幅器35と、ダ
イオード18、19、コンデンサ20および21を含む
ブートストラップ回路17と、インバータ26とを備え
て構成されている。
【0026】図3において、パルス幅変調増幅器25お
よび35の構成は、図1の第1の実施例の場合と同様で
ある。またブートストラップ回路17の構成も第1の実
施例の場合と同様であり、パルス幅変調増幅器25およ
び35の双方に対して共用される構成となっている。ま
たインバータ26を介して、被変調波信号109が反転
されて対応するPWM回路28に入力されており、それ
ぞれのパルス幅変調増幅器25および35の復調出力信
号114および116は、プッシュプル形式にて負荷2
7に供給される。この場合においては、二つのパルス幅
変調増幅器25および35に対して、ブーストラップ回
路17が1個でカバーされているが、ブーストラップ回
路17における電圧レベル112(VB1)は、パルス幅
変調増幅器25および35にそれぞれ含まれているドラ
イバが、図4に示されるように複数の場合においても、
直流に平滑された電圧として正常に得られるため、この
場合においても各パルス幅変調増幅器25および35の
動作は、第1の実施例の場合と同様であり、復調出力信
号が過大レベルでクリップされる状態においても、また
供給される電源電圧が低下する状態においても、復調出
力信号のレベル低下は防止される。
よび35の構成は、図1の第1の実施例の場合と同様で
ある。またブートストラップ回路17の構成も第1の実
施例の場合と同様であり、パルス幅変調増幅器25およ
び35の双方に対して共用される構成となっている。ま
たインバータ26を介して、被変調波信号109が反転
されて対応するPWM回路28に入力されており、それ
ぞれのパルス幅変調増幅器25および35の復調出力信
号114および116は、プッシュプル形式にて負荷2
7に供給される。この場合においては、二つのパルス幅
変調増幅器25および35に対して、ブーストラップ回
路17が1個でカバーされているが、ブーストラップ回
路17における電圧レベル112(VB1)は、パルス幅
変調増幅器25および35にそれぞれ含まれているドラ
イバが、図4に示されるように複数の場合においても、
直流に平滑された電圧として正常に得られるため、この
場合においても各パルス幅変調増幅器25および35の
動作は、第1の実施例の場合と同様であり、復調出力信
号が過大レベルでクリップされる状態においても、また
供給される電源電圧が低下する状態においても、復調出
力信号のレベル低下は防止される。
【0027】
【発明の効果】以上説明したように、本発明は、プッシ
ュプル構成の出力回路を駆動するドライバの一方のドラ
イバに対して昇圧電圧を供給するブートストラップ回路
として、縦続接続される二つのダイオードを有し、その
一方のダイオードの陽極側を定電圧源に接続し、他方の
ダイオードの陰極側を前記ドライバに接続して、これら
の二つのダイオードの接続点と出力回路の出力端との間
に両端が接続されるコンデンサと、前記二つのダイオー
ドの縦続接続回路の陰極側と接地点と間に両端が接続さ
れるコンデンサとを備えて構成することにより、前記定
電圧源の電圧低下時においても、復調出力信号のレベル
を正常レベルに維持することができるという効果があ
る。
ュプル構成の出力回路を駆動するドライバの一方のドラ
イバに対して昇圧電圧を供給するブートストラップ回路
として、縦続接続される二つのダイオードを有し、その
一方のダイオードの陽極側を定電圧源に接続し、他方の
ダイオードの陰極側を前記ドライバに接続して、これら
の二つのダイオードの接続点と出力回路の出力端との間
に両端が接続されるコンデンサと、前記二つのダイオー
ドの縦続接続回路の陰極側と接地点と間に両端が接続さ
れるコンデンサとを備えて構成することにより、前記定
電圧源の電圧低下時においても、復調出力信号のレベル
を正常レベルに維持することができるという効果があ
る。
【図1】本発明の第1の実施例を示す回路図である。
【図2】第1の実施例における動作の一例を示す第1の
タイミング図である。
タイミング図である。
【図3】第1の実施例における動作の一例を示す第2の
タイミング図である。
タイミング図である。
【図4】本発明の第2の実施例を示す回路図である。
【図5】従来例を示す回路図である。
【図6】従来例における動作の一例を示す第1のタイミ
ング図である。
ング図である。
【図7】従来例における動作の一例を示す第2のタイミ
ング図である。
ング図である。
【図8】従来例における動作の一例を示す第3のタイミ
ング図である。
ング図である。
【図9】従来例における動作の一例を示す第4のタイミ
ング図である。
ング図である。
1、13、28、36 PWM回路 2、14、29、37 コンパレータ 3、4、15、16、30、31、45、46 ドラ
イバ 5、17、38 ブートストラップ回路 6、7、18、19、39〜42 ダイオード 8、9、20、21、43、44 コンデンサ 10、11、22、23、32、33、47、78
NMOSトランジスタ 12、24、34、49 低域フィルタ 25、35 パルス幅変調増幅器 26 インバータ 27 負荷
イバ 5、17、38 ブートストラップ回路 6、7、18、19、39〜42 ダイオード 8、9、20、21、43、44 コンデンサ 10、11、22、23、32、33、47、78
NMOSトランジスタ 12、24、34、49 低域フィルタ 25、35 パルス幅変調増幅器 26 インバータ 27 負荷
Claims (2)
- 【請求項1】 被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第1
および第2のパルス幅変調信号を出力するパルス幅変調
回路と、 所定の昇圧電源電圧を供給されて稼働し、前記第1のパ
ルス幅変調信号を入力し増幅して出力する第1のドライ
バと、 正規の電圧源による定電圧を供給されて稼働し、前記第
2のパルス幅変調信号を入力して増幅して出力する第2
のドライバと、 前記第1および第2のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による出力
回路を形成する第1および第2のMOSトランジスタ
と、 入力側が前記出力回路の出力端に接続され、出力側が所
定の出力端子に接続されて、前記出力回路の出力信号の
高域周波数成分を除去するように作用する低域フィルタ
と、 前記第1のドライバに対して前記昇圧電源電圧を供給す
るブートストラップ回路と、 を備え、前記ブートストラップ回路が、 陽極側が前記電圧源に接続される第1のダイオードと、 陽極側が前記第1のダイオードの陰極側に接続され、陰
極側が前記第1のドライバに接続される第2のダイオー
ドと、 前記第1および第2のダイオードの接続点と前記出力回
路の出力端との間において、両端が接続される第1のコ
ンデンサと、 前記第2のダイオードの陰極側と接地点との間におい
て、両端が接続される第2のコンデンサと、 を備えて構成されることを特徴とするパルス幅変調増幅
回路。 - 【請求項2】 被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第1
および第2のパルス幅変調信号を出力する第1のパルス
幅変調回路と、 所定の昇圧電源電圧を供給されて稼働し、前記第1のパ
ルス幅変調信号を入力して増幅して出力する第1のドラ
イバと、 正規の電圧源による定電圧を供給されて稼働し、前記第
2のパルス幅変調信号を入力して増幅して出力する第2
のドライバと、 前記第1および第2のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による第1
の出力回路を形成する第1および第2のMOSトランジ
スタと、 入力側が前記第1の出力回路の出力端に接続され、出力
側が第1の出力端子に接続されて、前記第1の出力回路
の出力信号の高域周波数成分を除去するように作用する
第1の低域フィルタと、 を備える第1のパルス幅変調増幅器と、 前記被変調波信号のレベル反転信号の入力を受けて、前
記被変調波信号の電圧レベルに対応したパルス幅を有す
る第3および第4のパルス幅変調信号を出力する第2の
パルス幅変調回路と、 前記昇圧電源電圧を供給されて稼働し、前記第3のパル
ス幅変調信号を入力して増幅して出力する第3のドライ
バと、 正規の電圧源による定電圧を供給されて稼働し、前記第
4のパルス幅変調信号を入力して増幅して出力する第4
のドライバと、 前記第3および第4のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による第2
の出力回路を形成する第3および第4のMOSトランジ
スタと、 入力側が前記第2の出力回路の出力端に接続され、出力
側が第2の出力端子に接続されて、前記第2の出力回路
の出力信号の高域周波数成分を除去するように作用する
第2の低域フィルタと、 を備える第2のパルス幅変調増幅器と、 前記第1および第3のドライバに対して前記昇圧電源電
圧を供給するブートストラップ回路と、 を備え、前記ブートストラップ回路が、 陽極側が前記電圧源に接続される第1のダイオードと、 陽極側が前記第1のダイオードの陰極側に接続され、陰
極側が前記第1および第3のドライバに接続される第2
のダイオードと、 前記第1および第2のダイオードの接続点と前記第1の
出力回路の出力端との間において、両端が接続される第
1のコンデンサと、 前記第2のダイオードの陰極側と接地点との間におい
て、両端が接続される第2のコンデンサと、 を備えて構成されることを特徴とするパルス幅変調増幅
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008851A JPH05199044A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008851A JPH05199044A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05199044A true JPH05199044A (ja) | 1993-08-06 |
Family
ID=11704245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4008851A Withdrawn JPH05199044A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05199044A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1992-01-22 JP JP4008851A patent/JPH05199044A/ja not_active Withdrawn
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