JPH05199044A - パルス幅変調増幅回路 - Google Patents
パルス幅変調増幅回路Info
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- JPH05199044A JPH05199044A JP4008851A JP885192A JPH05199044A JP H05199044 A JPH05199044 A JP H05199044A JP 4008851 A JP4008851 A JP 4008851A JP 885192 A JP885192 A JP 885192A JP H05199044 A JPH05199044 A JP H05199044A
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Abstract
(57)【要約】 （修正有）
【目的】 電源電圧の低下時に、復調出力信号のレベル
を維持することのできるパルス幅変調増幅回路を提供す
る。 【構成】 被変調波信号１０１および三角波信号１０２
を入力して二つのパルス幅変調信号を出力するＰＷＭ回
路１と、ブートストラップ回路５の昇圧電圧により稼働
し、パルス幅変調信号を増幅して出力するドライバ３
と、定電圧源により稼働し、もう一つのパルス幅変調信
号を増幅して出力するドライバ４と、ドライバ３および
４の出力１０５，１０６をゲートに入力して、出力回路
を形成するＮＭＯＳトランジスタ１０，１１と、出力信
号１０７の高域周波数成分を除去する低域フィルタ１２
を備えている。
を維持することのできるパルス幅変調増幅回路を提供す
る。 【構成】 被変調波信号１０１および三角波信号１０２
を入力して二つのパルス幅変調信号を出力するＰＷＭ回
路１と、ブートストラップ回路５の昇圧電圧により稼働
し、パルス幅変調信号を増幅して出力するドライバ３
と、定電圧源により稼働し、もう一つのパルス幅変調信
号を増幅して出力するドライバ４と、ドライバ３および
４の出力１０５，１０６をゲートに入力して、出力回路
を形成するＮＭＯＳトランジスタ１０，１１と、出力信
号１０７の高域周波数成分を除去する低域フィルタ１２
を備えている。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅変調増幅回路に
関する。
関する。
【０００２】
【従来の技術】従来の、出力回路としてプッシュプル増
幅器を有するパルス幅変調増幅回路においては、一般的
に、被変調波信号の復調後において出力される復調出力
信号のレベルが過大となってクリップした場合に、その
出力波形が崩れて急激に出力電圧が低下するという問題
点があり、また供給される電源電圧の低下により、同様
に復調出力信号のレベルが低下するという問題点があっ
たが、この内の前者の問題点については解決策が見出さ
れており、その従来例が、図５の回路図に示されてい
る。図５においては、出力回路としてＮＭＯＳトランジ
スタによるプッシュプル増幅器が用いられているが、ジ
ャンクションＦＥＴが用いられることもある。
幅器を有するパルス幅変調増幅回路においては、一般的
に、被変調波信号の復調後において出力される復調出力
信号のレベルが過大となってクリップした場合に、その
出力波形が崩れて急激に出力電圧が低下するという問題
点があり、また供給される電源電圧の低下により、同様
に復調出力信号のレベルが低下するという問題点があっ
たが、この内の前者の問題点については解決策が見出さ
れており、その従来例が、図５の回路図に示されてい
る。図５においては、出力回路としてＮＭＯＳトランジ
スタによるプッシュプル増幅器が用いられているが、ジ
ャンクションＦＥＴが用いられることもある。
【０００３】図５に示されるように、従来のパルス幅変
調増幅回路は、コンパレータ３７を含むパルス幅変調回
路（以下、ＰＷＭ回路と云う）３６と、ダイオード３９
〜４２、コンデンサ４３および４４を含むブーストラッ
プ回路３８と、ドライバ４５および４６と、ＮＭＯＳト
ランジスタ４７および４８と、低域フィルタ４９とを備
えて構成される。
調増幅回路は、コンパレータ３７を含むパルス幅変調回
路（以下、ＰＷＭ回路と云う）３６と、ダイオード３９
〜４２、コンデンサ４３および４４を含むブーストラッ
プ回路３８と、ドライバ４５および４６と、ＮＭＯＳト
ランジスタ４７および４８と、低域フィルタ４９とを備
えて構成される。
【０００４】図５において、被変調波信号１１７と三角
波信号１１８はコンパレータ３７に入力されてパルス幅
変調され、その出力信号は、それぞれドライバ４５おり
び４６に入力される。ドライバ４５に対しては、電源電
圧Ｖccがブートストラップ回路３８を介して昇圧されて
供給されており、またドライバ４６に対しては、電源電
圧Ｖccが直接供給されている。ドライバ４５および４６
の出力信号１２２および１２３は、それぞれ出力回路を
形成するＮＭＯＳトランジスタ４７および４８のゲート
に入力され、この出力回路の出力信号１２４は、端子５
９を介して低域フィルタ４９に入力されて高域周波数成
分が除去され、復調出力信号１２５が、出力端子６０を
経由して外部に出力される。
波信号１１８はコンパレータ３７に入力されてパルス幅
変調され、その出力信号は、それぞれドライバ４５おり
び４６に入力される。ドライバ４５に対しては、電源電
圧Ｖccがブートストラップ回路３８を介して昇圧されて
供給されており、またドライバ４６に対しては、電源電
圧Ｖccが直接供給されている。ドライバ４５および４６
の出力信号１２２および１２３は、それぞれ出力回路を
形成するＮＭＯＳトランジスタ４７および４８のゲート
に入力され、この出力回路の出力信号１２４は、端子５
９を介して低域フィルタ４９に入力されて高域周波数成
分が除去され、復調出力信号１２５が、出力端子６０を
経由して外部に出力される。
【０００５】図６に示されるのは、図５のブートストラ
ップ回路３８に含まれるダイオード３９と４１の接続点
における電圧レベル１２１（ＶB3）と、復調出力信号１
２５の電圧レベルＶo との関係を示すタイミング図であ
る。図６における期間Ｔc においては、復調出力信号１
２５の電圧レベルＶo は、無信号時の直流電圧Ｖcet よ
りも低レベルの状態にある。ダイオード３９が順方向に
導通状態となり、復調出力信号１２５の電圧レベルＶo
が最低レベルとなる時点Ｔ1 においては、ダイオード３
９と４１の接続点における電圧レベル１２１（ＶB3）お
よびコンデンサ４３の両端電圧ＶC43 は次式のように表
わされる。
ップ回路３８に含まれるダイオード３９と４１の接続点
における電圧レベル１２１（ＶB3）と、復調出力信号１
２５の電圧レベルＶo との関係を示すタイミング図であ
る。図６における期間Ｔc においては、復調出力信号１
２５の電圧レベルＶo は、無信号時の直流電圧Ｖcet よ
りも低レベルの状態にある。ダイオード３９が順方向に
導通状態となり、復調出力信号１２５の電圧レベルＶo
が最低レベルとなる時点Ｔ1 においては、ダイオード３
９と４１の接続点における電圧レベル１２１（ＶB3）お
よびコンデンサ４３の両端電圧ＶC43 は次式のように表
わされる。
【０００６】 ＶB3（Ｔ1 ）＝Ｖcc−ＶD39 …………………………（１） ＶC43 （Ｔ1 ）＝ＶB3（Ｔ1 ）−Ｖo （Ｔ1 ）……（２） 上式において、 ＶD39 ：ダイオード３９の順方向電圧 ＶB3（Ｔ1 ）：時刻Ｔ1 における電圧レベル１２１（Ｖ
B3） ＶC43 （Ｔ1 ）：時刻Ｔ1 におけるコンデンサ４３の両
端電圧 Ｖo （Ｔ1 ）：時刻Ｔ1 における復調出力信号１２５の
電圧レベル 時刻Ｔ1 以後においては、ダイオード３９の両端に印加
される電圧が逆方向となり、ダイオード３９は非導通状
態となって、ダイオード３９と４１の接続点における電
圧レベル１２１（ＶB3）は、次式に従って上昇する。
B3） ＶC43 （Ｔ1 ）：時刻Ｔ1 におけるコンデンサ４３の両
端電圧 Ｖo （Ｔ1 ）：時刻Ｔ1 における復調出力信号１２５の
電圧レベル 時刻Ｔ1 以後においては、ダイオード３９の両端に印加
される電圧が逆方向となり、ダイオード３９は非導通状
態となって、ダイオード３９と４１の接続点における電
圧レベル１２１（ＶB3）は、次式に従って上昇する。
【０００７】 ＶB3（Ｔ）＝Ｖc43 （Ｔ）＋Ｖo （Ｔ）……………（３） 図７には、図６に示される時刻Ｔ2 における、電圧レベ
ル１１９（ＶB1）、１２０（ＶB2））および１２１（Ｖ
B3）と、信号１２２（ＶG1）および出力信号１２４（Ｖ
P ）と、電源電圧Ｖccのタイミング図が時間軸方向に拡
大されて示される。期間ＴL においては、信号１２２
（ＶG1）の電圧レベルを“Ｌ”レベル、信号１２３（Ｖ
G2）の電圧レベルを“Ｈ”レベルにすることにより、Ｎ
ＭＯＳトランジスタ４７は非導通状態、ＮＭＯＳトラン
ジスタ４８は導通状態となり、これにより、出力信号１
２４（ＶP ）のレベルは“Ｌ”レベルとなる。この時点
においては、ダイオード４０は順方向に導通状態となっ
ており、電圧レベル１２０（ＶB2）およびコンデンサ４
４の両端電圧ＶC44 は、次式により示される。
ル１１９（ＶB1）、１２０（ＶB2））および１２１（Ｖ
B3）と、信号１２２（ＶG1）および出力信号１２４（Ｖ
P ）と、電源電圧Ｖccのタイミング図が時間軸方向に拡
大されて示される。期間ＴL においては、信号１２２
（ＶG1）の電圧レベルを“Ｌ”レベル、信号１２３（Ｖ
G2）の電圧レベルを“Ｈ”レベルにすることにより、Ｎ
ＭＯＳトランジスタ４７は非導通状態、ＮＭＯＳトラン
ジスタ４８は導通状態となり、これにより、出力信号１
２４（ＶP ）のレベルは“Ｌ”レベルとなる。この時点
においては、ダイオード４０は順方向に導通状態となっ
ており、電圧レベル１２０（ＶB2）およびコンデンサ４
４の両端電圧ＶC44 は、次式により示される。
【０００８】 ＶB2（ＴL ）＝Ｖcc−ＶD40 ………………………（４） ＶC44 （ＴL ）＝ＶB2（ＴL ）−ＶP （ＴL ）……（５） 上式において、 ＶB2（ＴL ）：期間ＴL における電圧レベル１２０（Ｖ
B2） ＶD40 ：ダイオード４０の順方向電圧 ＶC44 （Ｔ1 ）：時刻Ｔ1 におけるコンデンサ４４の両
端電圧 ＶP （Ｔ1 ）：期間ＴL における出力信号１２４
（ＶP ） また、電圧レベル１１９（ＶB1）は、期間ＴL において
はＶB3＞ＶB2となるため、ダイオード４１が導通状態、
ダイオード４２が非導通状態となり、次式にて示される
電圧レベルとなる。
B2） ＶD40 ：ダイオード４０の順方向電圧 ＶC44 （Ｔ1 ）：時刻Ｔ1 におけるコンデンサ４４の両
端電圧 ＶP （Ｔ1 ）：期間ＴL における出力信号１２４
（ＶP ） また、電圧レベル１１９（ＶB1）は、期間ＴL において
はＶB3＞ＶB2となるため、ダイオード４１が導通状態、
ダイオード４２が非導通状態となり、次式にて示される
電圧レベルとなる。
【０００９】 ＶB1＝ＶB3（ＴL ）−ＶD41 …………………………（６） 上式において、 ＶB3（ＴL ）：期間ＴL における電圧レベル１２１（Ｖ
B3） ＶD41 ：ダオード４１の順方向電圧 次に、期間ＴH においては、信号１２２（ＶG1）の電圧
レベルを“Ｈ”レベル、信号１２３（ＶG2）の電圧レベ
ルを“Ｌ”レベルにすることにより、ＮＭＯＳトランジ
スタ４７は導通状態、ＮＭＯＳトランジスタ４８は非導
通状態となり、これにより、出力信号１２４（ＶP ）の
レベルは“Ｈ”レベルとなる。また期間ＴL において
は、コンデンサ４４は上記の（５）式にて示される電圧
に充電されているため、期間ＴH における電圧レベル１
２０（ＶB2）は、次式によって示される。
B3） ＶD41 ：ダオード４１の順方向電圧 次に、期間ＴH においては、信号１２２（ＶG1）の電圧
レベルを“Ｈ”レベル、信号１２３（ＶG2）の電圧レベ
ルを“Ｌ”レベルにすることにより、ＮＭＯＳトランジ
スタ４７は導通状態、ＮＭＯＳトランジスタ４８は非導
通状態となり、これにより、出力信号１２４（ＶP ）の
レベルは“Ｈ”レベルとなる。また期間ＴL において
は、コンデンサ４４は上記の（５）式にて示される電圧
に充電されているため、期間ＴH における電圧レベル１
２０（ＶB2）は、次式によって示される。
【００１０】 ＶB2（ＴH ）＝ＶP （ＴH ）＋ＶC44 （ＴL ）……（７） 上式において、 ＶB2（ＴH ）：期間ＴH における電圧レベル１２０（Ｖ
B2） ＶC44 （ＴL ）：時刻ＴL におけるコンデンサ４４の両
端電圧 ＶP （ＴH ）：期間ＴH における出力信号１２４
（ＶP ） また、電圧レベル１１９（ＶB1）は、期間ＴH において
はＶB2＞ＶB3であるため、ダイオード４２が導通状態、
ダイオード４１が非導通状態となり、これにより電圧レ
ベル１１９（ＶB1）は次式によって示される。
B2） ＶC44 （ＴL ）：時刻ＴL におけるコンデンサ４４の両
端電圧 ＶP （ＴH ）：期間ＴH における出力信号１２４
（ＶP ） また、電圧レベル１１９（ＶB1）は、期間ＴH において
はＶB2＞ＶB3であるため、ダイオード４２が導通状態、
ダイオード４１が非導通状態となり、これにより電圧レ
ベル１１９（ＶB1）は次式によって示される。
【００１１】 ＶB1＝ＶB2（ＴH ）−ＶD42 …………………………（８） 上式において、 ＶB2（ＴH ）：期間ＴH における電圧レベル１２０（Ｖ
B2） ＶD42 ：ダイオード４２の順方向電圧 次に、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）お
よび（ｆ）を参照して、復調出力信号１２５が、電源電
圧Ｖccのレベレまで振幅がアップして、クリップされて
出力される場合の動作について説明する。なお、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
においては、それぞれ被変調波信号１１７および三角波
信号１１８と、電圧レベル１１９（ＶB1）および１２１
（ＶB3）と、信号１２２（ＶG1）と、出力信号１２４
（ＶP ）と、信号１２２（ＶG1）の電圧レベルと出力信
号１２４（ＶP ）の電圧レベルとの差電圧（ＶG1−
ＶP ）と、復調出力信号１２５（Ｖo ）とを含むタイミ
ング図が時間軸方向に拡大されて示されている。また、
図７において、ＴSWとして示されるのは、非変調波信号
１１７の振幅が三角波信号１１８の振幅よりも小さく、
且つ回路各部が図７に示される動作状態にある期間を示
し、ＴSTとして示されるのは、非変調波信号１１７の振
幅が三角波信号１１８の振幅を越えており、且つ図５に
おけるＮＭＯＳトランジスタ４７の導通状態を継続して
維持させようとする期間を示している。
B2） ＶD42 ：ダイオード４２の順方向電圧 次に、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）お
よび（ｆ）を参照して、復調出力信号１２５が、電源電
圧Ｖccのレベレまで振幅がアップして、クリップされて
出力される場合の動作について説明する。なお、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
においては、それぞれ被変調波信号１１７および三角波
信号１１８と、電圧レベル１１９（ＶB1）および１２１
（ＶB3）と、信号１２２（ＶG1）と、出力信号１２４
（ＶP ）と、信号１２２（ＶG1）の電圧レベルと出力信
号１２４（ＶP ）の電圧レベルとの差電圧（ＶG1−
ＶP ）と、復調出力信号１２５（Ｖo ）とを含むタイミ
ング図が時間軸方向に拡大されて示されている。また、
図７において、ＴSWとして示されるのは、非変調波信号
１１７の振幅が三角波信号１１８の振幅よりも小さく、
且つ回路各部が図７に示される動作状態にある期間を示
し、ＴSTとして示されるのは、非変調波信号１１７の振
幅が三角波信号１１８の振幅を越えており、且つ図５に
おけるＮＭＯＳトランジスタ４７の導通状態を継続して
維持させようとする期間を示している。
【００１２】上記の期間ＴSWにおいては、各電圧、即ち
電圧レベル１１９（ＶB1）、１２０（ＶB2）、１２１
（ＶB3）、信号１２２（ＶG1）、出力信号１２４
（ＶP ）および電源電圧Ｖcc等は、図７に示される状態
にある。
電圧レベル１１９（ＶB1）、１２０（ＶB2）、１２１
（ＶB3）、信号１２２（ＶG1）、出力信号１２４
（ＶP ）および電源電圧Ｖcc等は、図７に示される状態
にある。
【００１３】時刻Ｔ1 において、期間ＴSWに次いで期間
ＴSTとなり、この期間ＴSTにおいては、出力信号１２４
が連続して“Ｈ”レベルとなる。そして、ドライバ４５
においてコンデンサ４４に蓄積されていた電荷が消費さ
れ、次いで時刻Ｔ2 においては、電圧レベル１１９（Ｖ
B1）はコンデンサ４３よりの供給を受けて、電位が保持
され、電圧レベル１２１（ＶB3）のレベルに従う状態と
なる。ここで、コンデンサ４３の容量値は、非変調波信
号１１７の最低周波数成分と、ドライバ４５の電源に流
入する電流値とを考慮して充分に大きい値に選定してお
くことにより、電圧レベル１２１（ＶB3）は緩やかに低
下してゆき、従って、電圧レベル１１９（ＶB1）も時刻
Ｔ2 以降において緩やかに低下する状態となる（図８
（ｂ）参照）。従って、図８（ｃ）に示されるように、
ＴSTの期間においては、信号１２２（ＶG1）のレベルは
十分に高いレベルに維持されており、また、図８（ｅ）
に示されるように、出力信号１２２（ＶG1）と出力信号
１２４（ＶP ）の差電圧のレベルも、ＮＭＯＳトランジ
スタ４７が非導通状態になる電圧ＶT よりも高いレベル
に維持されている。
ＴSTとなり、この期間ＴSTにおいては、出力信号１２４
が連続して“Ｈ”レベルとなる。そして、ドライバ４５
においてコンデンサ４４に蓄積されていた電荷が消費さ
れ、次いで時刻Ｔ2 においては、電圧レベル１１９（Ｖ
B1）はコンデンサ４３よりの供給を受けて、電位が保持
され、電圧レベル１２１（ＶB3）のレベルに従う状態と
なる。ここで、コンデンサ４３の容量値は、非変調波信
号１１７の最低周波数成分と、ドライバ４５の電源に流
入する電流値とを考慮して充分に大きい値に選定してお
くことにより、電圧レベル１２１（ＶB3）は緩やかに低
下してゆき、従って、電圧レベル１１９（ＶB1）も時刻
Ｔ2 以降において緩やかに低下する状態となる（図８
（ｂ）参照）。従って、図８（ｃ）に示されるように、
ＴSTの期間においては、信号１２２（ＶG1）のレベルは
十分に高いレベルに維持されており、また、図８（ｅ）
に示されるように、出力信号１２２（ＶG1）と出力信号
１２４（ＶP ）の差電圧のレベルも、ＮＭＯＳトランジ
スタ４７が非導通状態になる電圧ＶT よりも高いレベル
に維持されている。
【００１４】従って、期間ＴSTにおいては、ＮＭＯＳト
ランジスタ４７は導通状態が維持されている。このため
に、図８（ｄ）に示されるように、出力信号１２４（Ｖ
P ）のレベルは“Ｈ”レベルに保持されている。また、
図８（ｆ）に示されるように、復調出力信号１２５（Ｖ
o ）においても、期間ＴSTにおいては、出力信号１２４
（ＶP ）が“Ｈ”レベルに保持されているため、同様に
“Ｈ”レベルの状態に保持されている。
ランジスタ４７は導通状態が維持されている。このため
に、図８（ｄ）に示されるように、出力信号１２４（Ｖ
P ）のレベルは“Ｈ”レベルに保持されている。また、
図８（ｆ）に示されるように、復調出力信号１２５（Ｖ
o ）においても、期間ＴSTにおいては、出力信号１２４
（ＶP ）が“Ｈ”レベルに保持されているため、同様に
“Ｈ”レベルの状態に保持されている。
【００１５】次に、図５のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について、
図９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）を参照して説明する。なお、図９（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）は、電源
電圧のレベルが低下した場合における、被変調波信号１
１７および三角波信号１１８と、電圧レベル１１９（Ｖ
B1）および１２１（ＶB3）と、信号１２２（ＶG1）と、
出力信号１２４（ＶP ）と、信号１２２（ＶG1）の電圧
レベルと出力信号１２４（ＶP ）の電圧レベルとの差電
圧（ＶG1−ＶP ）と、復調出力信号１２５（Ｖo ）とを
含むタイミング図であり、時間軸方向に拡大されて示さ
れている。また、図８において、ＴSWとして示されるの
は、非変調波信号１１７の振幅が三角波信号１１８の振
幅よりも小さく、且つ回路各部が図７に示される動作状
態にある期間を示し、ＴSTとして示されるのは、非変調
波信号１１７の振幅が三角波信号１１８の振幅を越えて
おり、且つ図５におけるＮＭＯＳトランジスタ３９の導
通状態を継続して維持させようとする期間を示してい
る。
て、電源電圧のレベルが低下した場合の動作について、
図９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）を参照して説明する。なお、図９（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）は、電源
電圧のレベルが低下した場合における、被変調波信号１
１７および三角波信号１１８と、電圧レベル１１９（Ｖ
B1）および１２１（ＶB3）と、信号１２２（ＶG1）と、
出力信号１２４（ＶP ）と、信号１２２（ＶG1）の電圧
レベルと出力信号１２４（ＶP ）の電圧レベルとの差電
圧（ＶG1−ＶP ）と、復調出力信号１２５（Ｖo ）とを
含むタイミング図であり、時間軸方向に拡大されて示さ
れている。また、図８において、ＴSWとして示されるの
は、非変調波信号１１７の振幅が三角波信号１１８の振
幅よりも小さく、且つ回路各部が図７に示される動作状
態にある期間を示し、ＴSTとして示されるのは、非変調
波信号１１７の振幅が三角波信号１１８の振幅を越えて
おり、且つ図５におけるＮＭＯＳトランジスタ３９の導
通状態を継続して維持させようとする期間を示してい
る。
【００１６】時刻Ｔ3 において、期間ＴSTとして示され
る期間となり、出力信号１２４のレベルが“Ｈ”レベル
に維持される状態となって、図９（ｂ）に示されるよう
に、電圧レベル１２１（ＶB3）のレベル低下に伴ない電
圧レベル１１９（ＶB1）も低下し、図９（ｃ）および
（ｅ）に示されるように、信号１２２（ＶG1）および信
号１２２（ＶG1）のレベルと出力信号１２４（ＶP ）の
レベルとの差電圧（ＶG1−ＶP ）のレベルも低下する。
そして、時刻Ｔ4 において、差電圧（ＶG1−ＶP ）のレ
ベルが、ＮＭＯＳトランジスタ４７が非導通状態となる
電圧ＶT まで低下すると、ＮＭＯＳトランジスタ４７は
非導通状態となる。即ち、この場合においては、電源電
圧Ｖccが低レベルの状態にあるため、時刻ＴSTにおける
電圧レベル１２１（ＶB3）が相対的に低レベルとなり、
電圧レベル１１９（ＶB1）が、当該電圧レベル１２１
（ＶB3）に依存しているために、差電圧（ＶG1−ＶP ）
も上記の電圧ＶT にまで低下してしまう状態となる。こ
の現象は、コンデンサ４３の容量値を大きくしても回避
不可能である。これにより、図９（ｄ）に示されるよう
に、時刻Ｔ4 において出力信号１２４（ＶP ）のレベル
は低下し、図９（ｆ）に示されるように、復調出力信号
１２５（Ｖo ）のレベルも、時刻Ｔ4 において低下する
状態となる。
る期間となり、出力信号１２４のレベルが“Ｈ”レベル
に維持される状態となって、図９（ｂ）に示されるよう
に、電圧レベル１２１（ＶB3）のレベル低下に伴ない電
圧レベル１１９（ＶB1）も低下し、図９（ｃ）および
（ｅ）に示されるように、信号１２２（ＶG1）および信
号１２２（ＶG1）のレベルと出力信号１２４（ＶP ）の
レベルとの差電圧（ＶG1−ＶP ）のレベルも低下する。
そして、時刻Ｔ4 において、差電圧（ＶG1−ＶP ）のレ
ベルが、ＮＭＯＳトランジスタ４７が非導通状態となる
電圧ＶT まで低下すると、ＮＭＯＳトランジスタ４７は
非導通状態となる。即ち、この場合においては、電源電
圧Ｖccが低レベルの状態にあるため、時刻ＴSTにおける
電圧レベル１２１（ＶB3）が相対的に低レベルとなり、
電圧レベル１１９（ＶB1）が、当該電圧レベル１２１
（ＶB3）に依存しているために、差電圧（ＶG1−ＶP ）
も上記の電圧ＶT にまで低下してしまう状態となる。こ
の現象は、コンデンサ４３の容量値を大きくしても回避
不可能である。これにより、図９（ｄ）に示されるよう
に、時刻Ｔ4 において出力信号１２４（ＶP ）のレベル
は低下し、図９（ｆ）に示されるように、復調出力信号
１２５（Ｖo ）のレベルも、時刻Ｔ4 において低下する
状態となる。
【００１７】
【発明が解決しようとする課題】上述した従来のパルス
幅変調増幅回路においては、既に前述したように、復調
出力信号が、レベル・アップして、クリップされて出力
される場合における問題点は解決されているが、電源電
圧Ｖccのレベルが正常値より低下した場合には、復調出
力信号のレベルが異常に低下してしまうという欠点があ
る。
幅変調増幅回路においては、既に前述したように、復調
出力信号が、レベル・アップして、クリップされて出力
される場合における問題点は解決されているが、電源電
圧Ｖccのレベルが正常値より低下した場合には、復調出
力信号のレベルが異常に低下してしまうという欠点があ
る。
【００１８】
【課題を解決するための手段】第１の発明のパルス幅変
調増幅回路は、被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するＰＷＭ回路
と、所定の昇圧電源電圧を供給されて稼働し、前記第１
のパルス幅変調信号を入力して増幅して出力する第１の
ドライバと、正規の電圧源による定電圧を供給されて稼
働し、前記第２のパルス幅変調信号を入力して増幅して
出力する第２のドライバと、前記第１および第２のドラ
イバの出力信号を、それぞれのゲートに入力して、プッ
シュプル回路構成による出力回路を形成する第１および
第２のＭＯＳトランジスタと、入力側が前記出力回路の
出力端に接続され、出力側が所定の出力端子に接続され
て、前記出力回路の出力信号の高域周波数成分を除去す
るように作用する低域フィルタと、前記第１のドライバ
に対して前記昇圧電源電圧を供給するブートストラップ
回路とを備え、前記ブートストラップ回路が、陽極側が
前記電圧源に接続される第１のダイオードと、陽極側が
前記第１のダイオードの陰極側に接続され、陰極側が前
記第１のドライバに接続される第２のダイオードと、前
記第１および第２のダイオードの接続点と前記出力回路
の出力端との間において、両端が接続される第１のコン
デンサと、前記第２のダイオードの陰極側と接地点との
間において、両端が接続される第２のコンデンサとを備
えて構成される。
調増幅回路は、被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するＰＷＭ回路
と、所定の昇圧電源電圧を供給されて稼働し、前記第１
のパルス幅変調信号を入力して増幅して出力する第１の
ドライバと、正規の電圧源による定電圧を供給されて稼
働し、前記第２のパルス幅変調信号を入力して増幅して
出力する第２のドライバと、前記第１および第２のドラ
イバの出力信号を、それぞれのゲートに入力して、プッ
シュプル回路構成による出力回路を形成する第１および
第２のＭＯＳトランジスタと、入力側が前記出力回路の
出力端に接続され、出力側が所定の出力端子に接続され
て、前記出力回路の出力信号の高域周波数成分を除去す
るように作用する低域フィルタと、前記第１のドライバ
に対して前記昇圧電源電圧を供給するブートストラップ
回路とを備え、前記ブートストラップ回路が、陽極側が
前記電圧源に接続される第１のダイオードと、陽極側が
前記第１のダイオードの陰極側に接続され、陰極側が前
記第１のドライバに接続される第２のダイオードと、前
記第１および第２のダイオードの接続点と前記出力回路
の出力端との間において、両端が接続される第１のコン
デンサと、前記第２のダイオードの陰極側と接地点との
間において、両端が接続される第２のコンデンサとを備
えて構成される。
【００１９】また、第２の発明のパルス幅変調増幅回路
は、被変調波信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第１および第２
のパルス幅変調信号を出力する第１のＰＷＭ回路と、所
定の昇圧電源電圧を供給されて稼働し、前記第１のパル
ス幅変調信号を入力して増幅して出力する第１のドライ
バと、正規の電圧源による定電圧を供給されて稼働し、
前記第２のパルス幅変調信号を入力して増幅して出力す
る第２のドライバと、前記第１および第２のドライバの
出力信号を、それぞれのゲートに入力して、プッシュプ
ル回路構成による第１の出力回路を形成する第１および
第２のＭＯＳトランジスタと、入力側が前記第１の出力
回路の出力端に接続され、出力側が第１の出力端子に接
続されて、前記第１の出力回路の出力信号の高域周波数
成分を除去するように作用する第１の低域フィルタとを
備える第１のパルス幅変調増幅器と、前記被変調波信号
のレベル反転信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第３および第４
のパルス幅変調信号を出力する第２のＰＷＭ回路と、前
記昇圧電源電圧を供給されて稼働し、前記第３のパルス
幅変調信号を入力して増幅して出力する第３のドライバ
と、正規の電圧源による定電圧を供給されて稼働し、前
記第４のパルス幅変調信号を入力して増幅して出力する
第４のドライバと、前記第３および第４のドライバの出
力信号を、それぞれのゲートに入力して、プッシュプル
回路構成による第２の出力回路を形成する第３および第
４のＭＯＳトランジスタと、入力側が前記第２の出力回
路の出力端に接続され、出力側が第２の出力端子に接続
されて、前記第２の出力回路の出力信号の高域周波数成
分を除去するように作用する第２の低域フィルタとを備
える第２のパルス幅変調増幅器と、前記第１および第３
のドライバに対して前記昇圧電源電圧を供給するブート
ストラップ回路とを備え、前記ブートストラップ回路
が、陽極側が前記電圧源に接続される第１のダイオード
と、陽極側が前記第１のダイオードの陰極側に接続さ
れ、陰極側が前記第１および第３のドライバに接続され
る第２のダイオードと、前記第１および第２のダイオー
ドの接続点と前記第１の出力回路の出力端との間におい
て、両端が接続される第１のコンデンサと、前記第２の
ダイオードの陰極側と接地点との間において、両端が接
続される第２のコンデンサとを備えて構成される。
は、被変調波信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第１および第２
のパルス幅変調信号を出力する第１のＰＷＭ回路と、所
定の昇圧電源電圧を供給されて稼働し、前記第１のパル
ス幅変調信号を入力して増幅して出力する第１のドライ
バと、正規の電圧源による定電圧を供給されて稼働し、
前記第２のパルス幅変調信号を入力して増幅して出力す
る第２のドライバと、前記第１および第２のドライバの
出力信号を、それぞれのゲートに入力して、プッシュプ
ル回路構成による第１の出力回路を形成する第１および
第２のＭＯＳトランジスタと、入力側が前記第１の出力
回路の出力端に接続され、出力側が第１の出力端子に接
続されて、前記第１の出力回路の出力信号の高域周波数
成分を除去するように作用する第１の低域フィルタとを
備える第１のパルス幅変調増幅器と、前記被変調波信号
のレベル反転信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第３および第４
のパルス幅変調信号を出力する第２のＰＷＭ回路と、前
記昇圧電源電圧を供給されて稼働し、前記第３のパルス
幅変調信号を入力して増幅して出力する第３のドライバ
と、正規の電圧源による定電圧を供給されて稼働し、前
記第４のパルス幅変調信号を入力して増幅して出力する
第４のドライバと、前記第３および第４のドライバの出
力信号を、それぞれのゲートに入力して、プッシュプル
回路構成による第２の出力回路を形成する第３および第
４のＭＯＳトランジスタと、入力側が前記第２の出力回
路の出力端に接続され、出力側が第２の出力端子に接続
されて、前記第２の出力回路の出力信号の高域周波数成
分を除去するように作用する第２の低域フィルタとを備
える第２のパルス幅変調増幅器と、前記第１および第３
のドライバに対して前記昇圧電源電圧を供給するブート
ストラップ回路とを備え、前記ブートストラップ回路
が、陽極側が前記電圧源に接続される第１のダイオード
と、陽極側が前記第１のダイオードの陰極側に接続さ
れ、陰極側が前記第１および第３のドライバに接続され
る第２のダイオードと、前記第１および第２のダイオー
ドの接続点と前記第１の出力回路の出力端との間におい
て、両端が接続される第１のコンデンサと、前記第２の
ダイオードの陰極側と接地点との間において、両端が接
続される第２のコンデンサとを備えて構成される。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、コンパレ
ータ２を含むＰＷＭ回路１と、ドライバ３および４と、
ダイオード６および７、コンデンサ８および９を含むブ
ートストラップ回路５と、ＮＭＯＳトランジスタ１０お
よび１１と、低域フィルタ１２とを備えて構成される。
図１において、被変調波信号１０１と三角波信号１０
２はコンパレータ２に入力されてパルス幅変調され、そ
の出力信号は、それぞれドライバ３および４に入力され
る。ドライバ３に対しては、電源電圧Ｖccがブートスト
ラップ回路５を介して昇圧されて供給されており、また
ドライバ４に対しては、電源電圧Ｖccが直接供給されて
いる。ドライバ３および４の出力信号１０５および１０
６は、それぞれ出力回路を形成するＮＭＯＳトランジス
タ１０および１１のゲートに入力され、この出力回路の
出力信号１０７は、端子５１を介して低域フィルタ１２
に入力されて高域周波数成分が除去され、復調信号１０
８が、出力端子５２を経由して外部に出力される。
である。図１に示されるように、本実施例は、コンパレ
ータ２を含むＰＷＭ回路１と、ドライバ３および４と、
ダイオード６および７、コンデンサ８および９を含むブ
ートストラップ回路５と、ＮＭＯＳトランジスタ１０お
よび１１と、低域フィルタ１２とを備えて構成される。
図１において、被変調波信号１０１と三角波信号１０
２はコンパレータ２に入力されてパルス幅変調され、そ
の出力信号は、それぞれドライバ３および４に入力され
る。ドライバ３に対しては、電源電圧Ｖccがブートスト
ラップ回路５を介して昇圧されて供給されており、また
ドライバ４に対しては、電源電圧Ｖccが直接供給されて
いる。ドライバ３および４の出力信号１０５および１０
６は、それぞれ出力回路を形成するＮＭＯＳトランジス
タ１０および１１のゲートに入力され、この出力回路の
出力信号１０７は、端子５１を介して低域フィルタ１２
に入力されて高域周波数成分が除去され、復調信号１０
８が、出力端子５２を経由して外部に出力される。
【００２２】図２に示されるのは、復調出力信号１０８
の出力レベルが小さく、クリップされない場合におけ
る、電圧レベル１０３（ＶB1）および１０４（ＶB2）、
信号１０５（ＶG1）、出力信号１０７（Ｖo ）および電
源電圧Ｖccの相互関係を示すタイミング図であり、電源
電圧Ｖccが印加されて、電圧レベル１０３（ＶB1）がブ
ートストラップ回路５により昇圧されて定常状態に到達
した状態を示している。図２における期間ＴL において
は、出力信号１０７の電圧レベルＶo は、“Ｌ”レベル
の状態にあり、この時には、ダイオード６は順方向に導
通状態のなっており、コンデンサ８には次式にて与えら
れる電圧が充電される。
の出力レベルが小さく、クリップされない場合におけ
る、電圧レベル１０３（ＶB1）および１０４（ＶB2）、
信号１０５（ＶG1）、出力信号１０７（Ｖo ）および電
源電圧Ｖccの相互関係を示すタイミング図であり、電源
電圧Ｖccが印加されて、電圧レベル１０３（ＶB1）がブ
ートストラップ回路５により昇圧されて定常状態に到達
した状態を示している。図２における期間ＴL において
は、出力信号１０７の電圧レベルＶo は、“Ｌ”レベル
の状態にあり、この時には、ダイオード６は順方向に導
通状態のなっており、コンデンサ８には次式にて与えら
れる電圧が充電される。
【００２３】 ＶB2（ＴL ）＝Ｖcc−ＶD6 …………………………（９） ＶC8（ＴL ）＝ＶB2（ＴL ）−ＶP （ＴL ）……（１０） 上式において、 ＶB2（ＴL ）：期間ＴL における電圧レベル１０４（Ｖ
B2） ＶD6：ダイオード６の順方向電圧 ＶC8（ＴL ）：期間ＴL におけるコンデンサ８の両端電
圧 ＶP （ＴL ）：期間ＴL における出力信号１０７の電圧
レベル 次いで、期間ＴL より期間ＴH に移行し、出力信号１０
７（ＶP ）が“Ｈ”レベルに変わる際に、コンデンサ８
の低電圧側が出力側の端子５１に接続されているため
に、電圧レベル１０４（ＶB2）は、出力信号１０７（Ｖ
P ）とともにレベルが上昇し、ダイオード７を通してコ
ンデンサ９を充電する状態となる。そして再度期間ＴL
に移行して、電圧レベル１０４（ＶB2）が上記の（９）
式に示される状態となっても、ダイオード７においては
逆方向の電圧となるために、コンデンサ９においては放
電が行われない。従って、電圧レベル１０３（ＶB1）と
しては、次式により示されるような、ダイオード７とコ
ンデンサ９により平滑された電圧が得られる。 ＶB1＝Ｖc8（ＴL ）＋ＶP （ＴH ）−ＶD7 ………（１１） 上式において、 ＶC8（ＴL ）：期間ＴL におけるコンデンサ８の両端電
圧 ＶP （ＴH ）：期間ＴH における出力信号１０７の電圧
レベル ＶD7：ダイオード７の順方向電圧 次に、図３（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）を参照して、図１のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について説
明する。なお、図３（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび（ｅ）は、電源電圧のレベルが低下した場合におけ
る、被変調波信号１０１および三角波信号１０２と、電
圧レベル１０３（ＶB1）と、信号１０５（ＶG1）と、出
力信号１０７（ＶP ）と、信号１０５（ＶG1）の電圧レ
ベルと出力信号１０５（ＶP ）の電圧レベルとの差電圧
（ＶG1−ＶP ）と、復調出力信号１０８（Ｖo ）とを含
むタイミング図であり、時間軸方向に拡大されて示され
ている。また、図３において、ＴSWとして示されるの
は、前述の場合と同様に、被変調波信号１０１の振幅が
三角波信号１０２の振幅よりも小さく、且つ回路各部が
図２に示される動作状態にある期間を示し、ＴSTとして
示されるのは、被変調波信号１０１の振幅が三角波信号
１０２の振幅を越えており、且つ図１におけるＮＭＯＳ
トランジスタ１０の導通状態を継続して維持させようと
する期間を示している。
B2） ＶD6：ダイオード６の順方向電圧 ＶC8（ＴL ）：期間ＴL におけるコンデンサ８の両端電
圧 ＶP （ＴL ）：期間ＴL における出力信号１０７の電圧
レベル 次いで、期間ＴL より期間ＴH に移行し、出力信号１０
７（ＶP ）が“Ｈ”レベルに変わる際に、コンデンサ８
の低電圧側が出力側の端子５１に接続されているため
に、電圧レベル１０４（ＶB2）は、出力信号１０７（Ｖ
P ）とともにレベルが上昇し、ダイオード７を通してコ
ンデンサ９を充電する状態となる。そして再度期間ＴL
に移行して、電圧レベル１０４（ＶB2）が上記の（９）
式に示される状態となっても、ダイオード７においては
逆方向の電圧となるために、コンデンサ９においては放
電が行われない。従って、電圧レベル１０３（ＶB1）と
しては、次式により示されるような、ダイオード７とコ
ンデンサ９により平滑された電圧が得られる。 ＶB1＝Ｖc8（ＴL ）＋ＶP （ＴH ）−ＶD7 ………（１１） 上式において、 ＶC8（ＴL ）：期間ＴL におけるコンデンサ８の両端電
圧 ＶP （ＴH ）：期間ＴH における出力信号１０７の電圧
レベル ＶD7：ダイオード７の順方向電圧 次に、図３（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）を参照して、図１のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について説
明する。なお、図３（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび（ｅ）は、電源電圧のレベルが低下した場合におけ
る、被変調波信号１０１および三角波信号１０２と、電
圧レベル１０３（ＶB1）と、信号１０５（ＶG1）と、出
力信号１０７（ＶP ）と、信号１０５（ＶG1）の電圧レ
ベルと出力信号１０５（ＶP ）の電圧レベルとの差電圧
（ＶG1−ＶP ）と、復調出力信号１０８（Ｖo ）とを含
むタイミング図であり、時間軸方向に拡大されて示され
ている。また、図３において、ＴSWとして示されるの
は、前述の場合と同様に、被変調波信号１０１の振幅が
三角波信号１０２の振幅よりも小さく、且つ回路各部が
図２に示される動作状態にある期間を示し、ＴSTとして
示されるのは、被変調波信号１０１の振幅が三角波信号
１０２の振幅を越えており、且つ図１におけるＮＭＯＳ
トランジスタ１０の導通状態を継続して維持させようと
する期間を示している。
【００２４】期間ＴSWにおいては、図３（ｂ）に示され
るように電圧レベル１０３（ＶB1）は上記の（１１）式
の状態にあり、また期間ＴSTにおいては、図３（ｃ）に
示されるように出力信号１０７（ＶP ）は“Ｈ”レベル
に固定された状態となっており、コンデンサ８によるコ
ンデンサ９に対する充電作用は行われない。このため
に、コンデンサ９に蓄積されている電荷はドライバ３に
おいて消費され、電圧レベル１０３（ＶB1）は徐々に低
下する。この場合における動作に対応して、被変調波信
号１０１の最低周波数と、ドライバ３において消費され
る電流とを考慮して、図３（ｄ）に示されるＮＭＯＳト
ランジスタ１０のゲート・ソース間電圧（ＶG1−ＶP ）
のレベルにより、期間ＴSTにおいてＮＭＯＳトランジス
タ１０が導通状態に保持されるように、コンデンサ９の
容量値が設定される。これにより、期間ＴSTにおいて
は、出力信号１０７（ＶP ）のレベルが“Ｈ”レベルに
保持され、従って図３（ｅ）に示されるように、復調出
力信号１０８（Ｖo ）の出力レベルも低下することがな
い。
るように電圧レベル１０３（ＶB1）は上記の（１１）式
の状態にあり、また期間ＴSTにおいては、図３（ｃ）に
示されるように出力信号１０７（ＶP ）は“Ｈ”レベル
に固定された状態となっており、コンデンサ８によるコ
ンデンサ９に対する充電作用は行われない。このため
に、コンデンサ９に蓄積されている電荷はドライバ３に
おいて消費され、電圧レベル１０３（ＶB1）は徐々に低
下する。この場合における動作に対応して、被変調波信
号１０１の最低周波数と、ドライバ３において消費され
る電流とを考慮して、図３（ｄ）に示されるＮＭＯＳト
ランジスタ１０のゲート・ソース間電圧（ＶG1−ＶP ）
のレベルにより、期間ＴSTにおいてＮＭＯＳトランジス
タ１０が導通状態に保持されるように、コンデンサ９の
容量値が設定される。これにより、期間ＴSTにおいて
は、出力信号１０７（ＶP ）のレベルが“Ｈ”レベルに
保持され、従って図３（ｅ）に示されるように、復調出
力信号１０８（Ｖo ）の出力レベルも低下することがな
い。
【００２５】次に、図４に示されるは、本発明の第２の
実施例を示す回路図であり、ＢＴＬ（ＢＲＩＤＧＥ Ｔ
ＩＥＤ ＬＯＡＤ）構成によるパルス幅変調増幅回路に
対する適用例である。図４に示されるように、本実施例
は、負荷２７に対応して、コンパレータ１４を含むＰＷ
Ｍ回路１３、ドライバ１５および１６、ＮＭＯＳトラン
ジスタ２２および２３、および低域フィルタ２４により
形成されるパルス幅変調増幅器２５と、コンパレータ２
９を含むＰＷＭ回路２８、ドライバ３０および３１、Ｎ
ＭＯＳトランジスタ３２および３３、および低域フィル
タ３４により形成されるパルス幅変調増幅器３５と、ダ
イオード１８、１９、コンデンサ２０および２１を含む
ブートストラップ回路１７と、インバータ２６とを備え
て構成されている。
実施例を示す回路図であり、ＢＴＬ（ＢＲＩＤＧＥ Ｔ
ＩＥＤ ＬＯＡＤ）構成によるパルス幅変調増幅回路に
対する適用例である。図４に示されるように、本実施例
は、負荷２７に対応して、コンパレータ１４を含むＰＷ
Ｍ回路１３、ドライバ１５および１６、ＮＭＯＳトラン
ジスタ２２および２３、および低域フィルタ２４により
形成されるパルス幅変調増幅器２５と、コンパレータ２
９を含むＰＷＭ回路２８、ドライバ３０および３１、Ｎ
ＭＯＳトランジスタ３２および３３、および低域フィル
タ３４により形成されるパルス幅変調増幅器３５と、ダ
イオード１８、１９、コンデンサ２０および２１を含む
ブートストラップ回路１７と、インバータ２６とを備え
て構成されている。
【００２６】図３において、パルス幅変調増幅器２５お
よび３５の構成は、図１の第１の実施例の場合と同様で
ある。またブートストラップ回路１７の構成も第１の実
施例の場合と同様であり、パルス幅変調増幅器２５およ
び３５の双方に対して共用される構成となっている。ま
たインバータ２６を介して、被変調波信号１０９が反転
されて対応するＰＷＭ回路２８に入力されており、それ
ぞれのパルス幅変調増幅器２５および３５の復調出力信
号１１４および１１６は、プッシュプル形式にて負荷２
７に供給される。この場合においては、二つのパルス幅
変調増幅器２５および３５に対して、ブーストラップ回
路１７が１個でカバーされているが、ブーストラップ回
路１７における電圧レベル１１２（ＶB1）は、パルス幅
変調増幅器２５および３５にそれぞれ含まれているドラ
イバが、図４に示されるように複数の場合においても、
直流に平滑された電圧として正常に得られるため、この
場合においても各パルス幅変調増幅器２５および３５の
動作は、第１の実施例の場合と同様であり、復調出力信
号が過大レベルでクリップされる状態においても、また
供給される電源電圧が低下する状態においても、復調出
力信号のレベル低下は防止される。
よび３５の構成は、図１の第１の実施例の場合と同様で
ある。またブートストラップ回路１７の構成も第１の実
施例の場合と同様であり、パルス幅変調増幅器２５およ
び３５の双方に対して共用される構成となっている。ま
たインバータ２６を介して、被変調波信号１０９が反転
されて対応するＰＷＭ回路２８に入力されており、それ
ぞれのパルス幅変調増幅器２５および３５の復調出力信
号１１４および１１６は、プッシュプル形式にて負荷２
７に供給される。この場合においては、二つのパルス幅
変調増幅器２５および３５に対して、ブーストラップ回
路１７が１個でカバーされているが、ブーストラップ回
路１７における電圧レベル１１２（ＶB1）は、パルス幅
変調増幅器２５および３５にそれぞれ含まれているドラ
イバが、図４に示されるように複数の場合においても、
直流に平滑された電圧として正常に得られるため、この
場合においても各パルス幅変調増幅器２５および３５の
動作は、第１の実施例の場合と同様であり、復調出力信
号が過大レベルでクリップされる状態においても、また
供給される電源電圧が低下する状態においても、復調出
力信号のレベル低下は防止される。
【００２７】
【発明の効果】以上説明したように、本発明は、プッシ
ュプル構成の出力回路を駆動するドライバの一方のドラ
イバに対して昇圧電圧を供給するブートストラップ回路
として、縦続接続される二つのダイオードを有し、その
一方のダイオードの陽極側を定電圧源に接続し、他方の
ダイオードの陰極側を前記ドライバに接続して、これら
の二つのダイオードの接続点と出力回路の出力端との間
に両端が接続されるコンデンサと、前記二つのダイオー
ドの縦続接続回路の陰極側と接地点と間に両端が接続さ
れるコンデンサとを備えて構成することにより、前記定
電圧源の電圧低下時においても、復調出力信号のレベル
を正常レベルに維持することができるという効果があ
る。
ュプル構成の出力回路を駆動するドライバの一方のドラ
イバに対して昇圧電圧を供給するブートストラップ回路
として、縦続接続される二つのダイオードを有し、その
一方のダイオードの陽極側を定電圧源に接続し、他方の
ダイオードの陰極側を前記ドライバに接続して、これら
の二つのダイオードの接続点と出力回路の出力端との間
に両端が接続されるコンデンサと、前記二つのダイオー
ドの縦続接続回路の陰極側と接地点と間に両端が接続さ
れるコンデンサとを備えて構成することにより、前記定
電圧源の電圧低下時においても、復調出力信号のレベル
を正常レベルに維持することができるという効果があ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における動作の一例を示す第１の
タイミング図である。
タイミング図である。
【図３】第１の実施例における動作の一例を示す第２の
タイミング図である。
タイミング図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】従来例を示す回路図である。
【図６】従来例における動作の一例を示す第１のタイミ
ング図である。
ング図である。
【図７】従来例における動作の一例を示す第２のタイミ
ング図である。
ング図である。
【図８】従来例における動作の一例を示す第３のタイミ
ング図である。
ング図である。
【図９】従来例における動作の一例を示す第４のタイミ
ング図である。
ング図である。
１、１３、２８、３６ ＰＷＭ回路 ２、１４、２９、３７ コンパレータ ３、４、１５、１６、３０、３１、４５、４６ ドラ
イバ ５、１７、３８ ブートストラップ回路 ６、７、１８、１９、３９〜４２ ダイオード ８、９、２０、２１、４３、４４ コンデンサ １０、１１、２２、２３、３２、３３、４７、７８
ＮＭＯＳトランジスタ １２、２４、３４、４９ 低域フィルタ ２５、３５ パルス幅変調増幅器 ２６ インバータ ２７ 負荷
イバ ５、１７、３８ ブートストラップ回路 ６、７、１８、１９、３９〜４２ ダイオード ８、９、２０、２１、４３、４４ コンデンサ １０、１１、２２、２３、３２、３３、４７、７８
ＮＭＯＳトランジスタ １２、２４、３４、４９ 低域フィルタ ２５、３５ パルス幅変調増幅器 ２６ インバータ ２７ 負荷
Claims (2)
- 【請求項１】 被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するパルス幅変調
回路と、 所定の昇圧電源電圧を供給されて稼働し、前記第１のパ
ルス幅変調信号を入力し増幅して出力する第１のドライ
バと、 正規の電圧源による定電圧を供給されて稼働し、前記第
２のパルス幅変調信号を入力して増幅して出力する第２
のドライバと、 前記第１および第２のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による出力
回路を形成する第１および第２のＭＯＳトランジスタ
と、 入力側が前記出力回路の出力端に接続され、出力側が所
定の出力端子に接続されて、前記出力回路の出力信号の
高域周波数成分を除去するように作用する低域フィルタ
と、 前記第１のドライバに対して前記昇圧電源電圧を供給す
るブートストラップ回路と、 を備え、前記ブートストラップ回路が、 陽極側が前記電圧源に接続される第１のダイオードと、 陽極側が前記第１のダイオードの陰極側に接続され、陰
極側が前記第１のドライバに接続される第２のダイオー
ドと、 前記第１および第２のダイオードの接続点と前記出力回
路の出力端との間において、両端が接続される第１のコ
ンデンサと、 前記第２のダイオードの陰極側と接地点との間におい
て、両端が接続される第２のコンデンサと、 を備えて構成されることを特徴とするパルス幅変調増幅
回路。 - 【請求項２】 被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力する第１のパルス
幅変調回路と、 所定の昇圧電源電圧を供給されて稼働し、前記第１のパ
ルス幅変調信号を入力して増幅して出力する第１のドラ
イバと、 正規の電圧源による定電圧を供給されて稼働し、前記第
２のパルス幅変調信号を入力して増幅して出力する第２
のドライバと、 前記第１および第２のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による第１
の出力回路を形成する第１および第２のＭＯＳトランジ
スタと、 入力側が前記第１の出力回路の出力端に接続され、出力
側が第１の出力端子に接続されて、前記第１の出力回路
の出力信号の高域周波数成分を除去するように作用する
第１の低域フィルタと、 を備える第１のパルス幅変調増幅器と、 前記被変調波信号のレベル反転信号の入力を受けて、前
記被変調波信号の電圧レベルに対応したパルス幅を有す
る第３および第４のパルス幅変調信号を出力する第２の
パルス幅変調回路と、 前記昇圧電源電圧を供給されて稼働し、前記第３のパル
ス幅変調信号を入力して増幅して出力する第３のドライ
バと、 正規の電圧源による定電圧を供給されて稼働し、前記第
４のパルス幅変調信号を入力して増幅して出力する第４
のドライバと、 前記第３および第４のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による第２
の出力回路を形成する第３および第４のＭＯＳトランジ
スタと、 入力側が前記第２の出力回路の出力端に接続され、出力
側が第２の出力端子に接続されて、前記第２の出力回路
の出力信号の高域周波数成分を除去するように作用する
第２の低域フィルタと、 を備える第２のパルス幅変調増幅器と、 前記第１および第３のドライバに対して前記昇圧電源電
圧を供給するブートストラップ回路と、 を備え、前記ブートストラップ回路が、 陽極側が前記電圧源に接続される第１のダイオードと、 陽極側が前記第１のダイオードの陰極側に接続され、陰
極側が前記第１および第３のドライバに接続される第２
のダイオードと、 前記第１および第２のダイオードの接続点と前記第１の
出力回路の出力端との間において、両端が接続される第
１のコンデンサと、 前記第２のダイオードの陰極側と接地点との間におい
て、両端が接続される第２のコンデンサと、 を備えて構成されることを特徴とするパルス幅変調増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008851A JPH05199044A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008851A JPH05199044A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199044A true JPH05199044A (ja) | 1993-08-06 |
Family
ID=11704245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008851A Withdrawn JPH05199044A (ja) | 1992-01-22 | 1992-01-22 | パルス幅変調増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199044A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307359B1 (en) | 1999-07-14 | 2001-10-23 | Nec Corporation | DC-DC converter powered by doubled output voltage |
| WO2003047078A3 (de) * | 2001-11-22 | 2004-03-04 | Infineon Technologies Ag | Integrierter gleichspannungswandler |
| KR100658922B1 (ko) * | 2000-10-26 | 2006-12-15 | 매그나칩 반도체 유한회사 | 출력임피던스를 개선시킨 캐스코드 스테이지 및 그를사용한 캐스코드 증폭기 |
| US7717530B2 (en) | 2008-01-16 | 2010-05-18 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US7984957B2 (en) | 2006-07-20 | 2011-07-26 | Seiko Epson Corporation | Liquid jet apparatus, printing apparatus, and method of adjusting phase of drive pulse |
| US7984956B2 (en) | 2006-07-24 | 2011-07-26 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8201905B2 (en) | 2006-01-25 | 2012-06-19 | Seiko Epson Corporation | Head drive apparatus of ink jet printer, head driving method, and ink jet printer |
| US8240798B2 (en) | 2006-01-20 | 2012-08-14 | Seiko Epson Corporation | Head drive apparatus of inkjet printer and inkjet printer |
| US8240794B2 (en) | 2006-07-24 | 2012-08-14 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8246133B2 (en) | 2006-07-24 | 2012-08-21 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8287069B2 (en) | 2005-12-22 | 2012-10-16 | Seiko Epson Corporation | Head drive device and drive control method of ink jet printer, and ink jet printer |
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| US8336979B2 (en) | 2007-01-12 | 2012-12-25 | Seiko Epson Corporation | Liquid jetting device |
| US8430466B2 (en) | 2006-01-17 | 2013-04-30 | Seiko Epson Corporation | Head drive device of inkjet printer and ink jet printer |
-
1992
- 1992-01-22 JP JP4008851A patent/JPH05199044A/ja not_active Withdrawn
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| US7984956B2 (en) | 2006-07-24 | 2011-07-26 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8240794B2 (en) | 2006-07-24 | 2012-08-14 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8246133B2 (en) | 2006-07-24 | 2012-08-21 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8262180B2 (en) | 2006-07-24 | 2012-09-11 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8336979B2 (en) | 2007-01-12 | 2012-12-25 | Seiko Epson Corporation | Liquid jetting device |
| US7971948B2 (en) | 2008-01-16 | 2011-07-05 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US7717530B2 (en) | 2008-01-16 | 2010-05-18 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
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|---|---|---|---|
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