JPH05198817A - Structure of semiconductor device and method of manufacturing semiconductor device - Google Patents

Structure of semiconductor device and method of manufacturing semiconductor device

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JPH05198817A
JPH05198817A JP17540792A JP17540792A JPH05198817A JP H05198817 A JPH05198817 A JP H05198817A JP 17540792 A JP17540792 A JP 17540792A JP 17540792 A JP17540792 A JP 17540792A JP H05198817 A JPH05198817 A JP H05198817A
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Abstract

PURPOSE:To realize a superfine and high-speed semiconductor device by a method wherein sidewalls are respectively formed on both side surfaces of a thin film pattern on a substrate, the substrate is etched using the sidewalls as masks to form semiconductor pillars and electrodes are respectively formed in such a way as to encircle the peripheries of the pillars. CONSTITUTION:An SiO2 film pattern 32 and an Si3N4 film 33 are formed on the surface of a P-type silicon substrate 31, the whole surface is etched to form sidewalls 33a consisting of the Si3N4 film on both side surfaces of the pattern 32, the substrate is dipped in a hydrofluoric acid solution and the pattern 32 only is selectively removed. The substrate 31 is etched using the sidewalls 33a as etching masks to form silicon pillars 31a, arsenic ions are implanted in the substrate 31 to form source regions 34, the sidewalls 33a are removed and a gate oxide film 35 is formed. Then, a tungsten layer 36 is deposited, is flattened and an etchback is performed to form gate electrodes 36a leaving the layer 36. Thereby, the semiconductor pillars are completely depleted and a superfine and high-speed semiconductor device can be realized.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、超微細で高速で信頼
性を有する半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device which is ultrafine, has high speed and is reliable.

【０００２】[0002]

【従来の技術】現在、実用に供されているＭＯＳ(金属
酸化物半導体)型集積回路では、半導体基板表面の方向
に対して同方向(水平方向)に電気伝導路を形成した平面
型ＭＯＳ半導体装置が用いられている。集積回路の集積
度を向上させるためには各素子の占有面積を減少させる
必要がある。上記平面型ＭＯＳ半導体装置の一つである
平面型ＭＯＳ電界効果トランジスタ(以下、ＭＯＳＦＥ
Ｔと略称する)において占有面積を減少させるために
は、チャネル長を短くしたりチャネル幅を小さくする必
要がある。ところが、そうすると短チャネル効果やホッ
トキャリアによる劣化あるいは電流駆動能力の低下等の
多くの問題が生ずるため、チャネル長やチャネル幅を小
さくして占有面積を有効に減少させることは困難なので
ある。2. Description of the Related Art A MOS (metal oxide semiconductor) type integrated circuit currently in practical use is a planar type MOS semiconductor in which an electric conduction path is formed in the same direction (horizontal direction) with respect to the direction of the semiconductor substrate surface. The device is being used. In order to improve the degree of integration of the integrated circuit, it is necessary to reduce the area occupied by each element. A planar MOS field effect transistor (hereinafter referred to as a MOSFE) which is one of the planar MOS semiconductor devices described above.
In order to reduce the occupied area in T), it is necessary to shorten the channel length or the channel width. However, this causes many problems such as a short channel effect, deterioration due to hot carriers, and a reduction in current driving capability. Therefore, it is difficult to effectively reduce the occupied area by reducing the channel length and the channel width.

【０００３】一方、ＳＯＩ(絶縁体上半導体薄膜)基板等
に形成したＭＯＳＦＥＴにおいて、半導体薄膜部分を完
全に空乏化することにより動作速度等の素子特性を向上
できることが見いだされており、こうした完全空乏化デ
バイスの研究が最近行われている。また、チャネル領域
を挟む２つのゲート電極を有する２ゲートＭＯＳＦＥＴ
により、ドレイン電流の制御性を向上させる研究も進め
られている。On the other hand, in a MOSFET formed on an SOI (semiconductor thin film on insulator) substrate or the like, it has been found that the device characteristics such as operating speed can be improved by completely depleting the semiconductor thin film portion. Recently, researches on compliant devices have been conducted. Also, a two-gate MOSFET having two gate electrodes sandwiching the channel region
Therefore, research on improving the controllability of the drain current is also underway.

【０００４】上述のような占有面積の小さなデバイスや
完全空乏化デバイスや２ゲートデバイスの実現には様々
な方法が試みられている。上記方法の一つとして、シリ
コン基板表面に対して垂直方向に突出して電気伝導路を
形成する方法がある。Various methods have been attempted to realize the above-mentioned device having a small occupied area, a fully depleted device, and a two-gate device. As one of the above methods, there is a method of forming an electric conduction path by projecting in a direction perpendicular to the surface of the silicon substrate.

【０００５】このように、上記電気伝導路をシリコン基
板表面に対して垂直方向に突出して形成したＭＯＳＦＥ
Ｔとして縦型ＭＯＳＦＥＴがある。この縦型ＭＯＳＦＥ
Ｔにおいては、チャネルをシリコン基板表面に対して垂
直方向に形成することによって、チャネル長を短くした
りチャネル幅を小さくすることなく占有面積を減少でき
るのである。また、上記縦型ＭＯＳＦＥＴにおいては、
垂直方向に形成されたチャネル領域の周囲にゲート電極
を容易に形成することができる。したがって、チャネル
領域が形成される垂直の基板部分を十分薄い柱状にする
ことによって、上記柱状の基板部分を完全に空乏化する
ことができるのである。さらに、上記縦型ＭＯＳＦＥＴ
においては、柱状に形成した上記基板部分の相対する２
つの側壁に沿ってゲート電極を形成することにより、２
ゲート完全空乏化縦型ＭＯＳＦＥＴを容易に実現できる
のである。このように、上記電気伝導路を垂直方向に突
出して形成することによって、微細で高速な半導体装置
を形成できるのである。In this way, the MOSFE formed by projecting the electric conduction path in the direction perpendicular to the surface of the silicon substrate.
There is a vertical MOSFET as T. This vertical MOSFE
At T, by forming the channel in the direction perpendicular to the surface of the silicon substrate, the occupied area can be reduced without shortening the channel length or reducing the channel width. Further, in the above vertical MOSFET,
The gate electrode can be easily formed around the channel region formed in the vertical direction. Therefore, the columnar substrate portion can be completely depleted by making the vertical substrate portion on which the channel region is formed into a column having a sufficiently thin columnar shape. Further, the vertical MOSFET
In the case of the above-mentioned
By forming the gate electrode along one sidewall, 2
A vertical gate depleted vertical MOSFET can be easily realized. Thus, by forming the electric conduction path so as to project in the vertical direction, a fine and high-speed semiconductor device can be formed.

【０００６】従来、縦型ＭＯＳＦＥＴの製造方法として
図１２および図１３に示すような方法がある。以下、図
１２および図１３に従って従来の縦型ＭＯＳＦＥＴの製
造方法について説明する。Conventionally, there is a method as shown in FIGS. 12 and 13 as a method of manufacturing a vertical MOSFET. Hereinafter, a conventional method for manufacturing a vertical MOSFET will be described with reference to FIGS.

【０００７】まず、図１２(a)に示すように、シリコン
基板１の表面に硼素イオンを注入して６μmの深さでｐ
型不純物層２を形成する。そうした後、ホトリソグラフ
ィによってｐ型不純物層２上にエッチングマスク(図示
せず)を形成する。そして、この形成されたエッチング
マスクを用いたＲＩＥ(反応性イオンエッチング)法によ
って部分的にｐ型不純物層２を除去して、図１２(b)に
示すように、１μmの高さで０.５μmの厚さを有するシ
リコン柱４を形成する。First, as shown in FIG. 12 (a), boron ions are implanted into the surface of the silicon substrate 1 and p is formed at a depth of 6 μm.
The type impurity layer 2 is formed. After that, an etching mask (not shown) is formed on the p-type impurity layer 2 by photolithography. Then, the p-type impurity layer 2 is partially removed by RIE (reactive ion etching) method using the formed etching mask, and as shown in FIG. A silicon pillar 4 having a thickness of 5 μm is formed.

【０００８】次に、図１２(c)に示すように、熱酸化に
よって２０nmの厚さのゲート酸化膜５を形成し、図１３
(d)に示すように、０.６μmの厚さで多結晶シリコン層
６を堆積する。そして、サイドウォール(側壁)形成技術
を用いてエッチバックして、図１３(e)に示すように、
水平方向に０.３μmの厚さで多結晶シリコン層６を残し
てゲート電極７,７とする。Next, as shown in FIG. 12C, a gate oxide film 5 having a thickness of 20 nm is formed by thermal oxidation.
As shown in (d), a polycrystalline silicon layer 6 is deposited to a thickness of 0.6 μm. Then, etching back is performed using a sidewall forming technique, and as shown in FIG.
The gate electrodes 7 and 7 are left with the polycrystalline silicon layer 6 having a thickness of 0.3 μm in the horizontal direction.

【０００９】次に、図１３(f)に示すように、上記ゲー
ト電極７をマスクとして砒素イオンを注入し、０.３μm
の深さでドレイン領域８およびソース領域３を形成す
る。こうして、縦型ＭＯＳＦＥＴが形成される。上記構
成の縦型ＭＯＳＦＥＴは、ゲート酸化膜５を挟んでゲー
ト電極７,７に対向するシリコン柱４の両側面にチャネ
ルが形成されるので、この形成されたチャネルはシリコ
ン基板１の表面に対して垂直方向となるのである。尚、
上記ドレイン領域８とソース領域３とは入れ代わっても
よい。Next, as shown in FIG. 13 (f), arsenic ions are implanted using the gate electrode 7 as a mask to give a thickness of 0.3 μm.
The drain region 8 and the source region 3 are formed with a depth of. Thus, the vertical MOSFET is formed. In the vertical MOSFET having the above structure, channels are formed on both side surfaces of the silicon pillar 4 facing the gate electrodes 7 and 7 with the gate oxide film 5 interposed therebetween. Therefore, the formed channels are formed on the surface of the silicon substrate 1. The vertical direction. still,
The drain region 8 and the source region 3 may be replaced with each other.

【００１０】また、シリコン基板表面に対して垂直方向
に突出して電気伝導路を形成した横型ＭＯＳＦＥＴの例
として、図１４〜図１８にその製造方法を示すようなも
のがある。以下、図１４〜図１８に従って、シリコン基
板表面に対して垂直方向に突出して電気伝導路を形成し
た従来の横型ＭＯＳＦＥＴの製造方法について説明す
る。Further, as an example of a lateral MOSFET in which an electric conduction path is formed so as to project in a direction perpendicular to the surface of a silicon substrate, there is a lateral MOSFET whose manufacturing method is shown in FIGS. Hereinafter, a method of manufacturing a conventional lateral MOSFET in which an electric conduction path is formed by projecting in a direction perpendicular to the surface of a silicon substrate will be described with reference to FIGS.

【００１１】先ず、図１４(a)に示すように、シリコン
基板１１を熱酸化してシリコン酸化膜１２を形成し、さ
らにシリコン窒化膜１３を積層する。次に、図１４(b)
に示すように、素子形成領域にホトリソグラフィによっ
てレジストパターン１４を形成する。そして、このレジ
ストパターン１４をマスクにして、シリコン窒化膜１
３,シリコン酸化膜１２およびシリコン基板１１を数１
００nm程度の深さで連続的にエッチングして、図１４
(c)に示すようなシリコン柱１５を形成する。そうした
後、図１４(d)に示すように、上記レジストパターン１
４を除去し、シリコン柱１５の露出している部分の表面
に熱酸化によってシリコン酸化膜１６を形成する。First, as shown in FIG. 14A, the silicon substrate 11 is thermally oxidized to form a silicon oxide film 12, and a silicon nitride film 13 is further laminated. Next, FIG. 14 (b)
As shown in, a resist pattern 14 is formed in the element formation region by photolithography. Then, using the resist pattern 14 as a mask, the silicon nitride film 1
3, silicon oxide film 12 and silicon substrate 11 are number 1
As shown in FIG.
A silicon pillar 15 as shown in (c) is formed. After that, as shown in FIG. 14D, the resist pattern 1
4 is removed, and a silicon oxide film 16 is formed on the surface of the exposed portion of the silicon pillar 15 by thermal oxidation.

【００１２】次に、図１５(e)に示すように、全面にシ
リコン窒化膜１７を積層する。そして、シリコン窒化膜
１７を全面エッチバックすることによって、図１５(f)
に示すようにシリコン柱１５の側面にシリコン窒化膜の
側壁１８を形成する。こうした後、高温の熱酸化を施す
ことによって側壁１８で覆われていないシリコン基板１
１が酸化される。そして、さらに酸化を進めることによ
って、図１５(g)に示すように、シリコン基板１１にお
けるシリコン柱１５下部にも両側からシリコン酸化膜１
９が成長してシリコン柱１５がフローティングされたフ
ローティング構造が形成される。Next, as shown in FIG. 15E, a silicon nitride film 17 is laminated on the entire surface. Then, by etching back the entire surface of the silicon nitride film 17, as shown in FIG.
A side wall 18 of silicon nitride film is formed on the side surface of the silicon pillar 15 as shown in FIG. After that, the silicon substrate 1 not covered with the side wall 18 by performing high temperature thermal oxidation
1 is oxidized. Then, by further promoting the oxidation, as shown in FIG. 15 (g), the silicon oxide film 1 is formed on both sides of the lower part of the silicon pillar 15 in the silicon substrate 11 from both sides.
9 grows to form a floating structure in which the silicon pillar 15 is floated.

【００１３】次に、図１６(h)に示すように、上記シリ
コン窒化膜１３,側壁１８およびシリコン酸化膜１２,１
６を除去する。そして、図１６(i)に示すように、シリ
コン柱１５に熱酸化を施してゲート絶縁膜用のシリコン
酸化膜２０を形成する。次に、ゲート電極用の低抵抗多
結晶シリコン膜２１を積層した後ホトリソグラフィによ
ってレジストのパターニングを施し、パターニングされ
たレジストをマスクとして低抵抗多結晶シリコン膜２１
をエッチングして図１６(j)に示すようなゲート電極を
形成する。そしてさらに、ゲート電極２１をマスクとし
てソース/ドレイン部における拡散層形成用の不純物イ
オン注入２２を行う。Next, as shown in FIG. 16 (h), the silicon nitride film 13, the side wall 18 and the silicon oxide film 12, 1 are formed.
Remove 6. Then, as shown in FIG. 16I, the silicon pillar 15 is thermally oxidized to form a silicon oxide film 20 for a gate insulating film. Next, after stacking the low-resistance polycrystalline silicon film 21 for the gate electrode, the resist is patterned by photolithography, and the patterned low-resistance polycrystalline silicon film 21 is used as a mask.
Is etched to form a gate electrode as shown in FIG. Further, impurity ion implantation 22 for forming a diffusion layer in the source / drain portion is performed using the gate electrode 21 as a mask.

【００１４】そうした後、図１７(k)に示すように、全
面にシリコン酸化膜２３を積層し、エッチバックして表
面凹凸を平滑にする。そして、各電極の取り出し用のコ
ンタクトホール２４を形成する。次に、金属膜を積層
し、ホトエッチングによって図１７(l)に示すような金
属配線層２５を形成する。こうして、図１８に全体像を
示すように、シリコン基板１１表面に対して垂直方向に
突出して電気伝導路としてのシリコン柱１５が形成され
た横型ＭＯＳＦＥＴが形成されるのである。尚、図１８
においてはソース/ドレイン電極は片側のみが記載され
ているが実際には両電極を形成することは言うまでもな
い。After that, as shown in FIG. 17K, a silicon oxide film 23 is laminated on the entire surface and etched back to smooth the surface irregularities. Then, a contact hole 24 for taking out each electrode is formed. Next, a metal film is laminated, and a metal wiring layer 25 as shown in FIG. 17L is formed by photoetching. Thus, as shown in the overall image of FIG. 18, a lateral MOSFET is formed in which the silicon pillar 15 as an electric conduction path is formed so as to project in the direction perpendicular to the surface of the silicon substrate 11. Note that FIG.
In the description, only one side of the source / drain electrode is described, but it goes without saying that both electrodes are actually formed.

【００１５】[0015]

【発明が解決しようとする課題】しかしながら、上記従
来のシリコン基板表面に対して垂直方向に突出して電気
伝導路を形成したＭＯＳＦＥＴにおいては次のような問
題がある。先ず、上記縦型ＭＯＳＦＥＴの製造方法にお
いては、上記シリコン柱４の形成はホトリソグラフィに
よる微細加工で形成されるエッチングマスクに依存する
ため、形成される上記シリコン柱４の厚みは微細加工技
術の限界に伴って０.５μm程度以下にはできない。その
ため、上述のようにして形成された縦型ＭＯＳＦＥＴに
おいては、相対向するゲート電極７,７に電圧が印加さ
れた場合にシリコン柱４の両側に形成された空乏層の間
にｐ型シリコン部が残り、シリコン柱４を完全空乏化で
きないのである。However, there are the following problems in the conventional MOSFET in which the electric conduction path is formed by projecting in the direction perpendicular to the surface of the conventional silicon substrate. First, in the method of manufacturing the vertical MOSFET, the formation of the silicon pillars 4 depends on the etching mask formed by the fine processing by photolithography, and thus the thickness of the silicon pillars 4 formed is limited by the fine processing technique. Therefore, it cannot be reduced to about 0.5 μm or less. Therefore, in the vertical MOSFET formed as described above, when a voltage is applied to the gate electrodes 7, 7 facing each other, the p-type silicon portion is formed between the depletion layers formed on both sides of the silicon pillar 4. However, the silicon pillar 4 cannot be completely depleted.

【００１６】したがって、上記縦型ＭＯＳＦＥＴの製造
方法によっては、シリコン柱４を完全に空乏化した完全
空乏化型ＭＯＳＦＥＴを製造できないのである。つま
り、微細加工によって半導体柱を形成する方法では超微
細で高速な半導体装置は製造できないという問題があ
る。Therefore, according to the method of manufacturing the vertical MOSFET, it is impossible to manufacture a fully depleted MOSFET in which the silicon pillar 4 is completely depleted. That is, there is a problem that an ultra-fine and high-speed semiconductor device cannot be manufactured by the method of forming a semiconductor pillar by fine processing.

【００１７】上記横型ＭＯＳＦＥＴの製造方法において
もシリコン柱１５の形成はホトリソグラフィに因ってい
るので上述の縦型ＭＯＳＦＥＴの場合と同じ問題があ
る。それに加えて、上述のような構造特有の問題が生ず
る。Also in the manufacturing method of the lateral MOSFET, the formation of the silicon pillar 15 is caused by photolithography, and therefore, there is the same problem as in the case of the vertical MOSFET described above. In addition to that, the structure-specific problems described above occur.

【００１８】すなわち、図１６(j),図１８に見られるよ
うに、上記横型ＭＯＳＦＥＴの場合におけるゲート電極
２１は、シリコン基板１１表面から突出したシリコン柱
１５の側面に沿って長く縦方向に延在する部分とそれに
続いてシリコン酸化膜１９表面に沿って水平に延在する
部分とから構成されている。したがって、このような形
状のゲート電極２１を一般的なホトリソグラフィによっ
て形成する場合には、シリコン柱１５上に形成される低
抵抗多結晶シリコン膜やレジストパターンにおける上記
縦方向の部分と水平方向の部分との交差箇所等にくびれ
等が発生し、エッチングによってゲート電極２１を形成
する際に断線等に至ってしまう危険性がある。つまり、
素子特性に悪影響を与えるという問題がある。That is, as shown in FIGS. 16 (j) and 18, the gate electrode 21 in the case of the lateral MOSFET is extended in the longitudinal direction along the side surface of the silicon pillar 15 protruding from the surface of the silicon substrate 11. It is composed of an existing portion and a portion that extends horizontally along the surface of the silicon oxide film 19 subsequent thereto. Therefore, when the gate electrode 21 having such a shape is formed by general photolithography, the low resistance polycrystalline silicon film formed on the silicon pillar 15 and the vertical pattern and the horizontal pattern in the resist pattern are formed. There is a risk that a constriction or the like will occur at the intersection with the portion, etc., leading to disconnection or the like when the gate electrode 21 is formed by etching. That is,
There is a problem that the device characteristics are adversely affected.

【００１９】そこで、この発明の目的は、微細加工の限
界に左右されずに超微細で高速で高信頼性を有する半導
体装置の構造および製造方法を提供することにある。Therefore, an object of the present invention is to provide a structure and a manufacturing method of a semiconductor device which is ultrafine, has high speed, and is highly reliable without being affected by the limit of fine processing.

【００２０】[0020]

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体装置の製造方法は、所定伝導形
の半導体基板上に薄膜パターンを形成し、サイドウォー
ル形成技術によって上記薄膜パターンに側壁を形成した
後に上記薄膜パターンを除去して上記半導体基板上に上
記側壁のみを残す工程と、上記側壁をマスクとしてエッ
チングを行って、上記半導体基板上に半導体柱を形成す
る工程と、上記側壁を除去した後に上記半導体柱の周囲
を取り囲んで電極を形成する工程を備えたことを特徴と
している。In order to achieve the above object, a method of manufacturing a semiconductor device according to a first invention is such that a thin film pattern is formed on a semiconductor substrate of a predetermined conductivity type and the above thin film pattern is formed by a sidewall forming technique. Removing the thin film pattern after forming the side wall on the semiconductor substrate to leave only the side wall on the semiconductor substrate; etching using the side wall as a mask to form a semiconductor pillar on the semiconductor substrate; The method is characterized by including a step of forming electrodes by surrounding the semiconductor pillar after removing the side wall.

【００２１】また、第２の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に薄膜パターンを形成
し、サイドウォール形成技術によって上記薄膜パターン
に第１の側壁を形成した後に上記薄膜パターンを除去し
て上記半導体基板上に上記第１の側壁のみを残す工程
と、上記第１の側壁をマスクとしてエッチングを行っ
て、上記半導体基板上に半導体柱を形成する工程と、サ
イドウォール形成技術によって上記半導体柱の側面に第
２の側壁を形成する工程と、上記半導体柱を覆う第１の
側壁および第２の側壁を保護膜として熱酸化を行って上
記半導体基板の表面に酸化膜を形成し、上記半導体基板
から半導体柱を絶縁する工程と、上記第１の側壁および
第２の側壁を除去した後に上記半導体柱の周囲を取り囲
んで電極を形成する工程を備えたことを特徴としてい
る。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a thin film pattern is formed on a semiconductor substrate of a predetermined conduction type, and a first sidewall is formed on the thin film pattern by a sidewall forming technique, and then the thin film Removing the pattern to leave only the first side wall on the semiconductor substrate; forming a semiconductor pillar on the semiconductor substrate by etching using the first side wall as a mask; and forming a sidewall. A step of forming a second sidewall on the side surface of the semiconductor pillar by a technique, and performing thermal oxidation using the first sidewall and the second sidewall covering the semiconductor pillar as protective films to form an oxide film on the surface of the semiconductor substrate. Forming and insulating the semiconductor pillar from the semiconductor substrate; and removing the first side wall and the second side wall and forming an electrode surrounding the semiconductor pillar. It is characterized by comprising.

【００２２】また、第３の発明の半導体装置の製造方法
は、絶縁層上に島状に形成された所定伝導形の半導体薄
膜上に薄膜パターンを形成し、サイドウォール形成技術
によって上記薄膜パターンに側壁を形成した後に上記薄
膜パターンを除去して上記半導体薄膜上に上記側壁のみ
を残す工程と、上記側壁をマスクとして上記絶縁層に達
するまでエッチングを行って上記絶縁層上に半導体柱を
形成する工程と、上記側壁を除去した後に上記半導体柱
の周囲を取り囲んで電極を形成する工程を備えたことを
特徴としている。In the method for manufacturing a semiconductor device according to the third invention, a thin film pattern is formed on a semiconductor thin film of a predetermined conduction type formed in an island shape on an insulating layer, and the thin film pattern is formed by the sidewall forming technique. After the sidewall is formed, the thin film pattern is removed to leave only the sidewall on the semiconductor thin film, and etching is performed using the sidewall as a mask until the insulating layer is reached to form a semiconductor pillar on the insulating layer. And a step of forming an electrode surrounding the periphery of the semiconductor pillar after removing the side wall.

【００２３】また、第４の発明の半導体装置の製造方法
は、上記第１乃至第３のいずれか一つの発明の半導体装
置の製造方法において、上記電極は上記半導体柱の周囲
の一部を取り囲んで形成されることを特徴としている。A semiconductor device manufacturing method according to a fourth invention is the method of manufacturing a semiconductor device according to any one of the first to third inventions, wherein the electrodes surround a part of the periphery of the semiconductor pillar. It is characterized by being formed by.

【００２４】また、第５の発明の半導体装置の構造は、
所定伝導型を有する半導体基板上にこの半導体基板表面
に形成された絶縁膜を介して突出して形成された板状の
半導体柱と、上記半導体柱における上縁に所定幅であっ
て所定深さの溝を刻んで形成された狭部と、上記半導体
基板表面の絶縁膜をくぐり抜けて上記半導体柱における
上記狭部の側壁に沿ってこの狭部の周囲を取り囲む電極
を備えたことを特徴としている。The structure of the semiconductor device of the fifth invention is as follows.
A plate-shaped semiconductor pillar formed on a semiconductor substrate having a predetermined conductivity type so as to project through an insulating film formed on the surface of the semiconductor substrate; and a semiconductor wafer having a predetermined width and a predetermined depth at an upper edge of the semiconductor pillar. It is characterized by including a narrow portion formed by carving a groove and an electrode that passes through an insulating film on the surface of the semiconductor substrate and surrounds the narrow portion along the sidewall of the narrow portion in the semiconductor pillar.

【００２５】また、第６の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に膜形成技術,サイドウ
ォール形成技術あるいはホトリソグラフィ技術等によっ
て半導体柱を形成する工程と、サイドウォール形成技術
によって上記半導体柱に側壁を形成する工程と、上記半
導体柱を覆う側壁を保護膜として熱酸化を行って上記半
導体基板の表面に酸化膜を形成して上記半導体基板から
半導体柱を絶縁する工程と、上記側壁を除去した後に上
記半導体柱における電極形成箇所を開口したレジストパ
ターンを形成し、このレジストパターンをマスクとして
半導体柱をエッチングして電極形成箇所の高さを他の箇
所よりも低くする工程と、上記半導体基板表面に形成さ
れた上記酸化膜における上記電極形成箇所の周囲および
下部を等方性エッチング条件によるエッチングで掘り下
げて空欠部を形成する工程と、電極用の半導体膜を積層
して上記空欠部を埋め尽くすと共に上記半導体柱におけ
る電極形成箇所を覆った後にパターニングして上記電極
形成箇所を取り囲む電極を形成する工程を備えたことを
特徴としている。The semiconductor device manufacturing method according to the sixth aspect of the present invention includes a step of forming a semiconductor pillar on a semiconductor substrate of a predetermined conductivity type by a film forming technique, a sidewall forming technique, a photolithography technique, or the like, and a sidewall forming process. Forming sidewalls on the semiconductor pillars by a technique, and thermally oxidizing the sidewalls covering the semiconductor pillars as a protective film to form an oxide film on the surface of the semiconductor substrate to insulate the semiconductor pillars from the semiconductor substrate. And forming a resist pattern that opens the electrode formation portion in the semiconductor pillar after removing the side wall, and etches the semiconductor pillar by using this resist pattern as a mask to make the height of the electrode formation portion lower than other portions. And isotropic etching of the periphery and the lower portion of the electrode formation portion in the oxide film formed on the surface of the semiconductor substrate. Forming a void portion by etching under etching conditions, and stacking semiconductor films for electrodes to fill the void portion and cover the electrode formation portion of the semiconductor pillar, and then patterning to form the electrode The method is characterized by including a step of forming an electrode surrounding the location.

【００２６】[0026]

【作用】第５の発明では、電気伝導路としての半導体柱
が、半導体基板上にこの半導体基板表面に形成された絶
縁膜を介して突出して形成されている。そして、上記半
導体柱における上縁に所定幅であって所定深さの溝を刻
んで形成された狭部の側壁に沿って、この狭部の周囲を
上記半導体基板表面に形成された絶縁膜をくぐり抜けて
取り囲むように電極が形成されている。このように、上
記半導体柱における狭部を細く微細に形成すると共に電
極によって取り囲むことによって、バイアス電圧を印加
した際に上記狭部全体に空乏層が広がって高速な完全空
乏化動作が実施される。In the fifth aspect of the present invention, the semiconductor pillar as the electric conduction path is formed on the semiconductor substrate so as to protrude through the insulating film formed on the surface of the semiconductor substrate. Then, along the side wall of the narrow portion formed by carving a groove having a predetermined width and a predetermined depth on the upper edge of the semiconductor pillar, an insulating film formed on the surface of the semiconductor substrate is surrounded by the narrow portion. An electrode is formed so as to pass through and surround it. As described above, by forming the narrow portion in the semiconductor pillar fine and fine and surrounding the narrow portion by the electrode, the depletion layer spreads over the entire narrow portion when a bias voltage is applied, and a high-speed complete depletion operation is performed. ..

【００２７】[0027]

【実施例】以下、この発明を図示の実施例により詳細に
説明する。 ＜第１例＞本例は、ホトリソグラフィによる微細加工に
因らずに半導体基板表面から突出した半導体柱を形成す
る方法に関する。以下本例においては、半導体装置とし
てＭＯＳＦＥＴを例に上げて説明する。 ［第１実施例］図１は本実施例に係る縦型ＭＯＳＦＥＴ
の製造過程における横断面図である。以下、図１に従っ
て縦型ＭＯＳＦＥＴの製造方法を説明する。The present invention will be described in detail below with reference to the embodiments shown in the drawings. <First Example> This example relates to a method of forming a semiconductor pillar protruding from the surface of a semiconductor substrate without depending on a fine processing by photolithography. In this example, a MOSFET will be described as an example of the semiconductor device in the following description. [First Embodiment] FIG. 1 is a vertical MOSFET according to the present embodiment.
FIG. 6 is a cross-sectional view in the manufacturing process of. Hereinafter, a method of manufacturing the vertical MOSFET will be described with reference to FIG.

【００２８】まず、図１(a)に示すように、ｐ型シリコ
ン基板３１の表面に、通常のホトリソグラフィおよびＲ
ＩＥ法によってＳiＯ2(酸化ケイ素)のパターン３２を形
成する。次いで、図１(b)に示すように、Ｓi3Ｎ4(窒化
ケイ素)膜３３を１００nmの厚さに形成する。そうした
後、図１(c)に示すように、ＲＩＥ法によって全面をエ
ッチングしてＳiＯ2パターン３２の両側面にＳi3Ｎ4の
側壁３３aを形成する。この場合に形成される側壁３３a
の水平方向の厚み(以下、単に側壁３３aの厚みと言う)
は５０nmであるが、この側壁３３aの厚みはＳiＯ2パタ
ーン３２の厚さやＳi3Ｎ4膜３３の厚さによって制御で
きる。First, as shown in FIG. 1A, the surface of the p-type silicon substrate 31 is subjected to ordinary photolithography and R
A pattern 32 of SiO 2 (silicon oxide) is formed by the IE method. Then, as shown in FIG. 1B, a Si 3 N 4 (silicon nitride) film 33 is formed to a thickness of 100 nm. After that, as shown in FIG. 1C, the entire surface is etched by the RIE method to form sidewalls 33a of Si 3 N 4 on both side surfaces of the SiO 2 pattern 32. Side wall 33a formed in this case
Horizontal thickness (hereinafter, simply referred to as the thickness of the side wall 33a)
Is 50 nm, but the thickness of the side wall 33a can be controlled by the thickness of the SiO 2 pattern 32 and the thickness of the Si 3 N 4 film 33.

【００２９】次に、フッ酸溶液に付けて、図１(d)に示
すように、ＳiＯ2パターン３２のみを選択的に除去す
る。そうした後、図１(e)に示すように、側壁３３aをエ
ッチングマスクとしてＲＩＥ法によってｐ型シリコン基
板３１を３００nmの深さまでエッチングしてシリコン柱
３１aを形成する。このように、本実施例においては、
ホトリソグラフィによらずに膜形成技術とサイドウォー
ル形成技術とによってエッチングマスクとなる側壁３３
aを形成するので、シリコン柱３１aの厚みは微細加工の
制限に左右されないのである。Next, it is immersed in a hydrofluoric acid solution to selectively remove only the SiO 2 pattern 32 as shown in FIG. 1 (d). After that, as shown in FIG. 1E, the p-type silicon substrate 31 is etched to a depth of 300 nm by the RIE method using the sidewall 33a as an etching mask to form a silicon column 31a. Thus, in this embodiment,
Sidewalls 33 serving as an etching mask by a film forming technique and a sidewall forming technique instead of photolithography.
Since a is formed, the thickness of the silicon pillar 31a is not affected by the limitation of fine processing.

【００３０】次に、図２(f)に示すように、ｐ型シリコ
ン基板３１に砒素イオンを注入してソース領域３４を形
成した後、Ｓi3Ｎ4から成る側壁３３aを燐酸溶液によっ
て除去する。さらに、第２図(g)に示すように、１０nm
の厚みでゲート酸化膜３５を形成する。次に、図２(h)
に示すように、タングステン層３６を堆積して０.１５
μmの厚さに平坦化する。そうした後に、図２(i)に示す
ように、エッチバックを施して０.１μmの高さでタング
ステン層を残してゲート電極３６aを形成する。Next, as shown in FIG. 2 (f), arsenic ions are implanted into the p-type silicon substrate 31 to form the source region 34, and then the side wall 33a made of Si 3 N 4 is removed by a phosphoric acid solution. .. Furthermore, as shown in FIG. 2 (g), 10 nm
To form the gate oxide film 35. Next, FIG. 2 (h)
As shown in FIG.
Flatten to a thickness of μm. After that, as shown in FIG. 2 (i), the gate electrode 36a is formed by etching back to leave a tungsten layer at a height of 0.1 μm.

【００３１】さらに、図２(j)に示すように、シリコン
柱３１aの先端部に砒素イオンを注入して、０.２μmの
深さのドレイン領域３７を形成する。こうして、チャネ
ル長(ドレイン領域３７の深さに依存する)が０.１μmに
調整された縦型ＭＯＳＦＥＴが形成されるのである。
尚、上記ドレイン領域３７とソース領域３４とは入れ代
わってもよい。Further, as shown in FIG. 2 (j), arsenic ions are implanted into the tip of the silicon pillar 31a to form a drain region 37 having a depth of 0.2 μm. Thus, a vertical MOSFET having a channel length (depending on the depth of the drain region 37) adjusted to 0.1 μm is formed.
The drain region 37 and the source region 34 may be replaced with each other.

【００３２】ここで、図２(i)に示すように、平坦化さ
れたタングステン層３６をエッチバックしてゲート電極
３６aを形成する際における形状制御性は良好であり、
ゲート電極３６aの高さは制御された高さに一定してい
る。したがって、次に砒素イオンを注入してドレイン領
域３７を形成する際におけるドレイン領域３７の深さ
が、ゲート電極３６aの高さによって精度良く制御でき
る。こうして、シリコン柱３１aにおける両側面に形成
されるチャネルのチャネル長は容易に精度良く制御され
るのである。Here, as shown in FIG. 2 (i), the shape controllability in forming the gate electrode 36a by etching back the flattened tungsten layer 36 is good,
The height of the gate electrode 36a is constant at a controlled height. Therefore, the depth of the drain region 37 when the arsenic ions are implanted next to form the drain region 37 can be accurately controlled by the height of the gate electrode 36a. In this way, the channel lengths of the channels formed on both side surfaces of the silicon pillar 31a can be easily and accurately controlled.

【００３３】また、上記シリコン柱３１ａの水平方向の
厚みは、図１(ｄ)に示すＳi3Ｎ4の側壁３３aの厚みをサ
イドウォール形成技術に基づいて薄く形成することによ
って、微細加工の限度とは関係なく薄く設定できる。こ
こで、上記側壁３３aの厚みは、上述のようにＳiＯ2パ
ターン３２の厚さやＳi3Ｎ4膜３３の厚さによって制御
できる。したがって、本実施例の縦型ＭＯＳＦＥＴの製
造方法によって形成された縦型ＭＯＳＦＥＴのシリコン
柱３１aは、その厚みを０.５μm以下にすることが可能
なのである。The horizontal thickness of the silicon pillar 31a is the limit of fine processing by forming the side wall 33a of Si 3 N 4 shown in FIG. 1 (d) to be thin based on the side wall forming technique. It can be set thinly regardless of. Here, the thickness of the side wall 33a can be controlled by the thickness of the SiO 2 pattern 32 and the thickness of the Si 3 N 4 film 33 as described above. Therefore, the silicon pillar 31a of the vertical MOSFET formed by the method for manufacturing the vertical MOSFET of this embodiment can have a thickness of 0.5 μm or less.

【００３４】図３は、図２(f)に対応する中間部品の鳥
瞰図である。図３から容易に分かるように、本実施例に
よって形成されるシリコン柱３１aは、図３(a)に示すよ
うな枠状であってもよく、図３(b)に示すような相対向
した２枚の平板状であってもよい。いずれの場合にも、
チャネルはシリコン柱３１aにおける平板状部の相対す
る両側面に形成されることになり、シリコン柱３１aの
厚みが十分薄ければ上記両側面から内側に向かって形成
される両空乏層が中央部で重なり合って、シリコン柱３
１aは２つのチャネルと重なり合った２つの空乏層のみ
となる。こうして、完全空乏化縦型ＭＯＳＦＥＴが製造
されるのである。FIG. 3 is a bird's eye view of the intermediate component corresponding to FIG. 2 (f). As can be easily understood from FIG. 3, the silicon pillars 31a formed according to the present embodiment may have a frame shape as shown in FIG. 3 (a) and face each other as shown in FIG. 3 (b). It may be two flat plates. In either case,
The channels are to be formed on opposite side surfaces of the flat plate-shaped portion of the silicon pillar 31a, and if the silicon pillar 31a is sufficiently thin, both depletion layers formed from the both side surfaces toward the inside are in the central portion. Overlapping, silicon pillar 3
1a has only two depletion layers overlapping two channels. In this way, a fully depleted vertical MOSFET is manufactured.

【００３５】このようにして、本実施例によれば、Ｓi
Ｏ2パターン３２の厚さやＳi3Ｎ4膜３３の厚さでその厚
みが制御される上記側壁３３aを用いて、シリコン柱３
１aを形成するようにしている。したがって、微細加工
の限度とは関係なくシリコン柱３１aの厚みを薄く設定
でき、完全空乏化縦型ＭＯＳＦＥＴを形成できる。つま
り、上記電気伝導路を縦型に形成することによって微細
構造を実現し、微細加工に因らずに厚みの薄いシリコン
柱を形成することによって超微細構造および完全空乏化
を実現して、超微細で高速な半導体装置を製造できるの
である。Thus, according to this embodiment, Si
By using the side wall 33a whose thickness is controlled by the thickness of the O 2 pattern 32 and the thickness of the Si 3 N 4 film 33, the silicon pillar 3
1a is formed. Therefore, the thickness of the silicon pillar 31a can be set to be small regardless of the limit of fine processing, and a fully depleted vertical MOSFET can be formed. That is, a fine structure is realized by forming the electric conduction path vertically, and a superfine structure and complete depletion are realized by forming a thin silicon pillar regardless of the fine processing. A fine and high-speed semiconductor device can be manufactured.

【００３６】［第２実施例］図４は本実施例に係る縦型
ＭＯＳＦＥＴの製造過程における横断面図である。以
下、図４に従って、第１実施例とは異なる縦型ＭＯＳＦ
ＥＴの製造方法について説明する。まず、第１実施例に
おける縦型ＭＯＳＦＥＴの製造方法に従って、図１(e)
に示すようなＳi3Ｎ4の側壁３３aを頂いたシリコン柱３
１aをｐ型シリコン基板３１上に形成する。尚、この場
合に形成されるシリコン柱３１aの高さは５００nmが望
ましい。[Second Embodiment] FIG. 4 is a cross-sectional view in the manufacturing process of a vertical MOSFET according to this embodiment. Hereinafter, according to FIG. 4, a vertical MOSF different from that of the first embodiment.
A method of manufacturing ET will be described. First, according to the method of manufacturing the vertical MOSFET in the first embodiment, as shown in FIG.
Si 3 N 4 side wall 33a as shown in FIG.
1a is formed on the p-type silicon substrate 31. The height of the silicon pillar 31a formed in this case is preferably 500 nm.

【００３７】次に、図４(f)に示すように５０nmの厚さ
でＳi3Ｎ4膜４２を形成した後、ＲＩＥ法によって全面
エッチバックを行って、図４(g)に示すようにＳi3Ｎ4の
側壁４２aを形成する。次に、図４(h)に示すように、熱
酸化を行って酸化膜４３を形成し、この酸化膜４３によ
って、シリコン柱３１aをｐ型シリコン基板３１から絶
縁する。そうした後、図４(i)に示すように、燐酸溶液
で側壁４２a,３３aを除去してシリコン柱３１aを残す。Next, after forming a Si 3 N 4 film 42 with a thickness of 50 nm as shown in FIG. 4 (f), the entire surface is etched back by the RIE method, and as shown in FIG. 4 (g). A side wall 42a of Si 3 N 4 is formed. Next, as shown in FIG. 4H, thermal oxidation is performed to form an oxide film 43, and the silicon pillar 31 a is insulated from the p-type silicon substrate 31 by this oxide film 43. After that, as shown in FIG. 4 (i), the sidewalls 42a and 33a are removed with a phosphoric acid solution to leave the silicon columns 31a.

【００３８】次に、図４(j)に示すように、上記シリコ
ン柱３１aの表面にゲート酸化膜４４を形成した後に、
砒素イオンを注入してシリコン柱３１a下部にソース領
域４５を形成する。続いて、図４(k)に示すように、第
１実施例(図２(h)乃至図２(j)参照)の場合と同様にし
て、ゲート電極４６およびドレイン領域４７を形成す
る。このようにして、チャネル長が調整された縦型ＭＯ
ＳＦＥＴが形成されるのである。尚、上記ドレイン領域
４７とソース領域４５とは入れ代わってもよいことは言
うまでもない。Next, as shown in FIG. 4 (j), after forming the gate oxide film 44 on the surface of the silicon pillar 31a,
Arsenic ions are implanted to form the source region 45 below the silicon pillar 31a. Subsequently, as shown in FIG. 4K, the gate electrode 46 and the drain region 47 are formed in the same manner as in the first embodiment (see FIGS. 2H to 2J). In this way, the vertical MO whose channel length is adjusted
The SFET is formed. It goes without saying that the drain region 47 and the source region 45 may be replaced with each other.

【００３９】上述のように、本実施例によれば、第１実
施例の場合と同様に、チャネル長を精度よく制御できる
と共に、シリコン柱３１aの厚みを微細加工の限度とは
関係なく薄く設定できるので完全空乏化ＭＯＳ半導体装
置を製造できる。それに加えて、本実施例によって形成
された完全空乏化縦型ＭＯＳＦＥＴは、図４(k)に見ら
れるように、上記ＳＯＩ構造と同じ構造を有している。
したがって、各素子間が分離されているために素子間の
寄生容量を低減でき、更に高速化を図ることができるの
である。As described above, according to this embodiment, as in the case of the first embodiment, the channel length can be accurately controlled, and the thickness of the silicon pillar 31a is set to be small regardless of the limit of fine processing. Therefore, a fully depleted MOS semiconductor device can be manufactured. In addition, the fully depleted vertical MOSFET formed according to this embodiment has the same structure as the SOI structure as shown in FIG. 4 (k).
Therefore, since the elements are separated from each other, the parasitic capacitance between the elements can be reduced, and the speed can be further increased.

【００４０】［第３実施例］図５は本実施例に係る横型
ＭＯＳＦＥＴの形成過程における横断面図である。以
下、図５に従って、第１実施例および第２実施例とは異
なる横型ＭＯＳＦＥＴの製造方法について説明する。ま
ず、第２実施例における製造方法に従って、図４(i)に
示すように、ｐ型シリコン基板３１上に、このｐ型シリ
コン基板３１から酸化膜４３によって絶縁されているシ
リコン柱３１aを形成する。[Third Embodiment] FIG. 5 is a cross-sectional view in the process of forming a lateral MOSFET according to this embodiment. Hereinafter, a method of manufacturing a lateral MOSFET different from those of the first and second embodiments will be described with reference to FIG. First, according to the manufacturing method of the second embodiment, as shown in FIG. 4I, a silicon pillar 31a is formed on the p-type silicon substrate 31 and insulated from the p-type silicon substrate 31 by the oxide film 43. ..

【００４１】次に、図５(j)に示すように、シリコン柱
３１aの表面にゲート酸化膜５１を形成する。そして、
図５(k)に示すように、表面をタングステン層で覆った
後パターンニングを実施して、シリコン柱３１aの長手
方向中央部にのみタングステン層を残してゲート電極５
２を形成する。次に、上記形成されたゲート電極５２を
マスクとして、シリコン柱３１aに砒素イオンを注入す
る。こうして、シリコン柱３１aにおけるゲート電極５
２によって覆われていない箇所にソース領域およびドレ
イン領域を同時に形成するのである。Next, as shown in FIG. 5 (j), a gate oxide film 51 is formed on the surface of the silicon pillar 31a. And
As shown in FIG. 5 (k), the surface of the gate electrode 5 is covered with a tungsten layer and then patterned to leave the tungsten layer only in the longitudinal center portion of the silicon pillar 31a.
Form 2. Next, arsenic ions are implanted into the silicon pillar 31a using the formed gate electrode 52 as a mask. Thus, the gate electrode 5 on the silicon pillar 31a
The source region and the drain region are simultaneously formed in the portion not covered by 2.

【００４２】図６は本実施例によって形成された横型Ｍ
ＯＳＦＥＴにおける鳥瞰図であり、図６(a)はシリコン
柱３１aが枠状の場合を示し、図６(b)はシリコン柱３１
aが相対向した平板状の場合を示す。いずれの場合に
も、例えば、シリコン柱３１aにおけるゲート電極５２
よりも図中手前側をソース領域５３とすれば、シリコン
柱３１aにおけるゲート電極５２よりも図中後側がドレ
イン領域５４となるのである。したがって、図６におけ
るゲート電極５２を含む横断面図である図５(k)には、
ソース領域５３およびドレイン領域５４は現れてはいな
いのである。FIG. 6 shows a horizontal M formed according to this embodiment.
6A is a bird's-eye view of the OSFET, FIG. 6A shows a case where the silicon pillar 31a has a frame shape, and FIG. 6B shows a silicon pillar 31a.
The case where a is a flat plate shape facing each other is shown. In any case, for example, the gate electrode 52 on the silicon pillar 31a
If the front side in the figure is the source region 53, the rear side in the figure than the gate electrode 52 in the silicon pillar 31a is the drain region 54. Therefore, in FIG. 5 (k), which is a cross-sectional view including the gate electrode 52 in FIG.
The source region 53 and the drain region 54 do not appear.

【００４３】こうして、横型ＭＯＳＦＥＴが形成される
のである。尚、この場合にも、上記ドレイン領域５４と
ソース領域５３とは入れ代わってもよい。この場合、得
られる横型ＭＯＳＦＥＴは、上記シリコン柱３１aの両
側面におけるゲート電極３３の幅方向(水平方向)にチャ
ネルが形成されることになる。したがって、チャネル長
はゲート電極５２の幅によって調整できるのである。Thus, the lateral MOSFET is formed. Also in this case, the drain region 54 and the source region 53 may be replaced with each other. In this case, in the obtained lateral MOSFET, channels are formed in the width direction (horizontal direction) of the gate electrode 33 on both side surfaces of the silicon pillar 31a. Therefore, the channel length can be adjusted by the width of the gate electrode 52.

【００４４】上述のように、本実施例によれば、第２実
施例の場合と同様に、チャネル長を精度良く制御でき、
微細加工の限度とは関係なく薄いシリコン柱を形成でき
ると共に、ＳＯＩ構造が形成されてより高速な完全空乏
化縦型ＭＯＳＦＥＴを製造できる。これに加えて、本実
施例による横型ＭＯＳＦＥＴの製造方法では、ゲート電
極５２をマスクとした１回のイオン注入でソース領域５
３とドレイン領域５４とを同時に形成できる。As described above, according to this embodiment, as in the case of the second embodiment, the channel length can be accurately controlled,
A thin silicon pillar can be formed regardless of the limit of microfabrication, and an SOI structure can be formed to manufacture a faster fully depleted vertical MOSFET. In addition to this, in the method of manufacturing the lateral MOSFET according to the present embodiment, the source region 5 is formed by performing ion implantation once using the gate electrode 52 as a mask.
3 and the drain region 54 can be formed at the same time.

【００４５】上記第２実施例および第３実施例の場合に
は、結果的にＳＯＩ構造を有することになる。したがっ
て、最初からＳＯＩ基板を使用して完全空乏化ＭＯＳＦ
ＥＴを形成してもよい。すなわち、第１実施例による縦
型ＭＯＳＦＥＴの製造方法に従って、ＳＯＩ基板におけ
る絶縁体上に島状に形成されたシリコン薄膜を膜形成技
術とサイドウォール形成技術によって形成した側壁をマ
スクとしたエッチングによって柱状に残し、図４(i)に
示すような中間部品を作成する。以後、図４(j)または
図５(j)以降に示すような手順で、第２実施例あるいは
第３実施例を実施すればよいのである。In the case of the second and third embodiments, the SOI structure is eventually obtained. Therefore, from the beginning, the SOI substrate is used to completely deplete the MOSF.
ET may be formed. That is, according to the method for manufacturing a vertical MOSFET according to the first embodiment, a pillar shape is formed by etching using a sidewall formed by a film forming technique and a sidewall forming technique of a silicon thin film formed in an island shape on an insulator in an SOI substrate. And the intermediate part as shown in FIG. 4 (i) is created. After that, the second embodiment or the third embodiment may be implemented by the procedure as shown in FIG. 4 (j) or FIG. 5 (j) and thereafter.

【００４６】上記第１実施例および第２実施例の場合に
は、ゲート電極を形成する際にシリコン柱３１aの全周
囲をゲート電極で取り囲む必要はない。すなわち、図３
(a)に示すような枠状のシリコン柱３１aの場合には、相
対向する２つの平板部夫々の両側面のみを挟んでゲート
電極を形成してもよい。また、図３(b)に示すような相
対向した平板状のシリコン柱３１aの場合には、夫々の
シリコン柱３１aの側面のみを挟んでゲート電極を形成
してもよい。In the case of the first and second embodiments described above, it is not necessary to surround the entire circumference of the silicon pillar 31a with the gate electrode when forming the gate electrode. That is, FIG.
In the case of the frame-shaped silicon pillar 31a as shown in (a), the gate electrode may be formed by sandwiching only both side surfaces of each of the two flat plate portions facing each other. In the case of the flat plate-like silicon pillars 31a facing each other as shown in FIG. 3B, the gate electrodes may be formed by sandwiching only the side surfaces of the respective silicon pillars 31a.

【００４７】＜第２例＞本例は、半導体基板表面から突
出して形成したシリコン柱を取り囲むゲート電極を一般
的なホトリソグラフィによって形成するに際して、レジ
ストパターン等にくびれ等が発生しないような横型半導
体装置の構造及び特性に関する。以下、本例においては
横型ＭＯＳＦＥＴを例に上げて説明する。<Second Example> The present example is a lateral semiconductor in which a resist pattern or the like is not constricted when a gate electrode surrounding a silicon pillar formed so as to project from the surface of a semiconductor substrate is formed by general photolithography. It relates to the structure and characteristics of the device. Hereinafter, in this example, a lateral MOSFET will be described as an example.

【００４８】［第４実施例］図７〜図１１は本実施例に
係る横型ＭＯＳＦＥＴの製造過程における横断面図であ
る。以下、図７〜図１１に従って横型ＭＯＳＦＥＴの製
造方法を説明する。[Fourth Embodiment] FIGS. 7 to 11 are cross-sectional views in the manufacturing process of the lateral MOSFET according to the present embodiment. Hereinafter, a method of manufacturing the lateral MOSFET will be described with reference to FIGS.

【００４９】先ず、図７(a)に示すように、シリコン基
板６１を熱酸化してシリコン酸化膜６２を形成し、さら
にシリコン窒化膜６３を積層する。次に、図７(b)に示
すように、素子形成領域にホトリソグラフィによってレ
ジストパターン６４を形成する。そして、このレジスト
パターン６４をマスクにして、シリコン窒化膜６３,シ
リコン酸化膜６２およびシリコン基板６１を数１００nm
程度の深さで連続的にエッチングして、図７(c)に示す
ようなシリコン柱６５を形成する。そうした後、図７
(d)に示すように、上記レジストパターン６４を除去
し、シリコン柱６５の露出している部分の表面に熱酸化
によってシリコン酸化膜６６を形成する。First, as shown in FIG. 7A, the silicon substrate 61 is thermally oxidized to form a silicon oxide film 62, and a silicon nitride film 63 is further laminated. Next, as shown in FIG. 7B, a resist pattern 64 is formed in the element formation region by photolithography. Then, using the resist pattern 64 as a mask, the silicon nitride film 63, the silicon oxide film 62, and the silicon substrate 61 are set to several hundred nm.
The silicon pillars 65 as shown in FIG. 7C are formed by continuously etching the silicon pillars 65 to a certain depth. After doing so,
As shown in (d), the resist pattern 64 is removed, and a silicon oxide film 66 is formed on the surface of the exposed portion of the silicon pillar 65 by thermal oxidation.

【００５０】次に、図８(e)に示すように全面にシリコ
ン窒化膜６７を積層する。そして、シリコン窒化膜６７
を全面エッチバックすることによって、図８(f)に示す
ようにシリコン柱６５の側面にシリコン窒化膜の側壁６
８を形成する。こうした後、高温の熱酸化を施すことに
よって側壁６８で覆われていないシリコン基板６１が酸
化される。そして、更に酸化を進めることによって、図
８（ｇ）に示すように、シリコン基板６１におけるシリ
コン柱６５下部にも両側からシリコン酸化膜６９が成長
してシリコン柱６５がフローティングされたフローティ
ング構造が形成される。Next, as shown in FIG. 8E, a silicon nitride film 67 is laminated on the entire surface. Then, the silicon nitride film 67
8f, the sidewalls 6 of the silicon nitride film are formed on the side surfaces of the silicon pillars 65 as shown in FIG. 8 (f).
8 is formed. After that, high temperature thermal oxidation is performed to oxidize the silicon substrate 61 not covered with the side wall 68. Then, by further oxidizing, as shown in FIG. 8G, a silicon oxide film 69 grows from both sides below the silicon pillar 65 in the silicon substrate 61 to form a floating structure in which the silicon pillar 65 is floated. To be done.

【００５１】次に、図９（ｈ）に示すように、上記シリ
コン窒化膜６３,側壁６８およびシリコン酸化膜６２,６
６を除去する。そして、シリコン柱６５におけるチャネ
ルを形成すべき領域にレジストマスクによる開口部を設
けたパターニングを行い、このレジストをマスクにして
シリコン柱６５をエッチングする。こうして、図９(i)
に示すように、シリコン柱６５におけるチャネル形成領
域７６の高さを１００nm程度まで低くする。Next, as shown in FIG. 9H, the silicon nitride film 63, the side wall 68 and the silicon oxide films 62, 6 are formed.
Remove 6. Then, patterning is performed by providing an opening with a resist mask in a region of the silicon pillar 65 where a channel is to be formed, and the silicon pillar 65 is etched using the resist as a mask. Thus, FIG. 9 (i)
As shown in, the height of the channel formation region 76 in the silicon pillar 65 is lowered to about 100 nm.

【００５２】さらに、同一マスクのままでシリコン酸化
膜６９におけるチャネル形成領域７６の周囲と下層とを
等方性のエッチング条件(深さ方向と横方向のエッチン
グ速度が等しい条件)で掘り下げ、さらに横方向のエッ
チングを行う。こうして、シリコン柱６５の底面下部の
シリコン酸化膜６９を除去して図９(j)に示すような空
欠部７７を形成する。Further, with the same mask as it is, the periphery of the channel forming region 76 in the silicon oxide film 69 and the lower layer are dug under isotropic etching conditions (conditions in which the etching rate in the depth direction is equal to the etching rate in the lateral direction). Direction etching. Thus, the silicon oxide film 69 under the bottom surface of the silicon pillar 65 is removed to form the void portion 77 as shown in FIG. 9 (j).

【００５３】次に、上記チャネル形成領域７６を含むシ
リコン柱６５に熱酸化を施してゲート絶縁膜用のシリコ
ン酸化膜７０を形成する。そして、ゲート電極用の低抵
抗多結晶シリコン膜７１を積層して空欠部７７を埋め尽
くすと共にシリコン柱６５におけるチャネル形成領域７
６上を覆った後ホトリソグラフィによってレジストのパ
ターニングを施し、これをマスクとして低抵抗多結晶シ
リコン膜７１をエッチングして図１０(k)に示すような
ゲート電極を形成する。そしてさらに、ゲート電極７１
をマスクとしてソース/ドレイン部における拡散層形成
用の不純物イオン注入７２を行う。Next, the silicon pillar 65 including the channel forming region 76 is thermally oxidized to form a silicon oxide film 70 for a gate insulating film. Then, the low-resistance polycrystalline silicon film 71 for the gate electrode is laminated to fill the void portion 77 and the channel forming region 7 in the silicon pillar 65.
After covering the upper surface of 6 with a resist patterning by photolithography, the low resistance polycrystalline silicon film 71 is etched using this as a mask to form a gate electrode as shown in FIG. Further, the gate electrode 71
Impurity ion implantation 72 for forming a diffusion layer in the source / drain portion is performed using the mask as a mask.

【００５４】そうした後、全面にシリコン酸化膜７３を
積層し、エッチバックして表面凹凸を平滑にする。そし
て、図１０(l)に示すように、各電極の取り出し用のコ
ンタクトホール７４を形成する。次に、金属膜を積層
し、ホトエッチングによって図１０(m)に示すような金
属配線層７５を形成する。こうして、図１１に全体像を
示すように、シリコン基板６１表面に対して垂直方向に
突出して電気伝導路としてのシリコン柱６５が形成され
た横型ＭＯＳＦＥＴが形成されるのである。尚、図１１
においてはソース/ドレイン電極は片側のみが記載され
ているが実際には両電極を形成する。After that, a silicon oxide film 73 is laminated on the entire surface and etched back to smooth the surface irregularities. Then, as shown in FIG. 10L, contact holes 74 for taking out each electrode are formed. Next, metal films are stacked and a metal wiring layer 75 as shown in FIG. 10 (m) is formed by photoetching. Thus, as shown in the overall image of FIG. 11, a lateral MOSFET is formed in which a silicon pillar 65 as an electric conduction path is formed so as to project in a direction perpendicular to the surface of the silicon substrate 61. Incidentally, FIG.
In the description, only one side of the source / drain electrode is described, but actually both electrodes are formed.

【００５５】このようにして形成された横型ＭＯＳＦＥ
Ｔは、図１１に示すように、電気伝導路としてのシリコ
ン柱６５がシリコン基板６１表面から突出しており、そ
のシリコン柱６５におけるチャネル形成領域７６のみの
高さが低くなっている。そして、チャネル形成領域７６
下部のシリコン酸化膜６９には空欠部７７が設けられ
て、細く微細なチャネル形成領域７６の周囲をゲート電
極７１で取り囲んだ構造を有している。したがって、上
記チャネル形成領域７６にゲートバイアスを加えた場合
に、容易にチャネル全体に空乏層が広がることができ、
完全空乏化動作のトランジスタが得られるのである。Lateral MOSFE formed in this way
In T, as shown in FIG. 11, the silicon pillar 65 as an electric conduction path projects from the surface of the silicon substrate 61, and the height of only the channel forming region 76 in the silicon pillar 65 is low. Then, the channel forming region 76
A void portion 77 is provided in the lower silicon oxide film 69, and has a structure in which a thin and fine channel forming region 76 is surrounded by a gate electrode 71. Therefore, when a gate bias is applied to the channel forming region 76, the depletion layer can easily spread over the entire channel,
Thus, a fully depleted transistor can be obtained.

【００５６】その際に、上記シリコン柱６５全体の高さ
を低くしてしまうとソース/ドレイン部の抵抗が大きく
なってしまい、完全空乏化デバイスの利点である高速性
の妨げになる。そこで、本実施例では、ソース/ドレイ
ン部は広い面積を確保してチャネル形成領域７６のみを
狭く形成するのである。At this time, if the height of the entire silicon pillar 65 is lowered, the resistance of the source / drain portion becomes large, which hinders the high speed, which is an advantage of the fully depleted device. Therefore, in the present embodiment, the source / drain portion has a wide area and only the channel forming region 76 is formed narrow.

【００５７】また、本実施例における横型ＭＯＳＦＥＴ
は、上述のようにシリコン柱６５におけるチャネル形成
領域７６の高さが低い構造を有している。したがって、
この横型ＭＯＳＦＥＴの製造方法においては、ゲート電
極７１を一般的なホトリソグラフィによって形成する際
に、シリコン柱６５上に形成される低抵抗多結晶シリコ
ン膜７１やレジストパターンの縦方向の部分が短いので
くびれ等が発生しにくく、エッチングによってゲート電
極７１を形成する際に断線等に至ってしまう危険性は少
ない。つまり、本実施例によれば、素子特性に悪影響を
与えないような横型ＭＯＳＦＥＴを容易に製造できる。In addition, the lateral MOSFET in this embodiment
Has a structure in which the height of the channel formation region 76 in the silicon pillar 65 is low as described above. Therefore,
In this lateral MOSFET manufacturing method, when the gate electrode 71 is formed by general photolithography, the low resistance polycrystalline silicon film 71 formed on the silicon pillar 65 and the vertical portion of the resist pattern are short. Constriction is less likely to occur, and there is little risk of disconnection or the like when the gate electrode 71 is formed by etching. That is, according to this embodiment, it is possible to easily manufacture a lateral MOSFET that does not adversely affect the device characteristics.

【００５８】上述のような完全空乏化動作のトランジス
タの場合には、電流駆動力の増加および電流特性の立ち
上がりの急峻化を図ることができるので低電圧動作に適
している。また、閾値電圧を低下させなくとも動作速度
を高速に維持できることから閾値電圧を高い値で維持で
き、閾値電圧のばらつきの許容範囲の設定が可能とな
り、トランジスタ素子の信頼性向上が図れる。The above-described fully depleted transistor is suitable for low voltage operation because it can increase the current driving force and steeply rise the current characteristics. Further, since the operation speed can be maintained at a high speed without lowering the threshold voltage, the threshold voltage can be maintained at a high value, the allowable range of variation in the threshold voltage can be set, and the reliability of the transistor element can be improved.

【００５９】上記第４実施例においては、シリコン柱６
５を形成するに際して、シリコン基板６１をエッチング
する際のマスクであるレジストパターン６４をホトリソ
グラフィ技術によって形成している。しかしながら、こ
の発明はこれに限定されるものではなく、第１例(第１
実施例〜第３実施例)と同様に、シリコン基板上に形成
された薄膜パターンにサイドウォール形成技術によって
側壁を形成し、この側壁をマスクとしたエッチングによ
って形成してもよい。In the fourth embodiment, the silicon pillar 6 is used.
When forming 5, the resist pattern 64, which is a mask for etching the silicon substrate 61, is formed by the photolithography technique. However, the present invention is not limited to this, and the first example (first
Similar to the first to third embodiments), sidewalls may be formed on the thin film pattern formed on the silicon substrate by the sidewall forming technique, and the sidewalls may be used as a mask for etching.

【００６０】上記各実施例においては、ＭＯＳＦＥＴを
例に超微細で高速な半導体装置の製造方法を説明してい
る。しかしながら、この発明は、他の半導体装置の製造
に適用しても何等差し支えない。In each of the above-described embodiments, a method of manufacturing an ultra-fine and high-speed semiconductor device has been described by taking a MOSFET as an example. However, the present invention can be applied to the manufacture of other semiconductor devices without any problem.

【００６１】[0061]

【発明の効果】以上より明らかなように、第１の発明の
半導体装置の製造方法は、所定伝導形の半導体基板上に
形成された薄膜パターンにサイドウォール形成技術によ
って側壁を形成した後に上記薄膜パターンを除去し、上
記側壁をマスクとしてエッチングを行って半導体柱を形
成し、上記側壁を除去した後に上記半導体柱の周囲を取
り囲んで電極を形成するので、ホトリソグラフィによる
微細加工に因らずに上記半導体柱形成用のエッチングマ
スクを形成できる。したがって、上記微細加工の限度に
拘わりなく上記半導体柱の厚みを薄く形成できる。その
結果、上記半導体柱の両側面に電気伝導路を形成した際
に上記半導体柱は完全空乏化され、超微細で高速な半導
体装置を製造できる。As is apparent from the above, in the method of manufacturing a semiconductor device of the first invention, the thin film pattern formed on a semiconductor substrate of a predetermined conductivity type is formed with sidewalls by a sidewall forming technique, and then the thin film is formed. The pattern is removed, the semiconductor pillar is formed by etching using the side wall as a mask, and the electrode is formed so as to surround the periphery of the semiconductor pillar after the side wall is removed.Therefore, regardless of fine processing by photolithography. An etching mask for forming the semiconductor pillar can be formed. Therefore, the thickness of the semiconductor pillar can be formed thin regardless of the limit of the fine processing. As a result, when the electric conduction paths are formed on both side surfaces of the semiconductor pillar, the semiconductor pillar is completely depleted, and an ultra-fine and high-speed semiconductor device can be manufactured.

【００６２】また、第２の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に形成された薄膜パター
ンにサイドウォール形成技術によって第１の側壁を形成
した後上記薄膜パターンを除去し、上記第１の側壁をマ
スクとしてエッチングを行って半導体柱を形成し、上記
半導体柱の側面に第２の側壁を形成し、上記両側壁を保
護膜として熱酸化を行って上記半導体柱を酸化膜によっ
て上記半導体基板から絶縁し、上記両側壁を除去した後
に上記半導体柱の周囲を取り囲んで電極を形成するの
で、上記電極によって取り囲まれた半導体柱から成る半
導体素子間を分離できる。したがって、ＳＯＩ構造と同
じ構造を有して、超微細で更に高速な半導体装置を製造
できる。In the method of manufacturing a semiconductor device according to the second invention, the first sidewall is formed on the thin film pattern formed on the semiconductor substrate of the predetermined conductivity type by the sidewall forming technique, and then the thin film pattern is removed. The semiconductor pillar is formed by etching using the first side wall as a mask, the second side wall is formed on the side surface of the semiconductor pillar, and the semiconductor pillar is oxidized by thermal oxidation using the both side walls as protective films. Since the film is insulated from the semiconductor substrate and the side walls are removed and then the electrodes are formed so as to surround the periphery of the semiconductor pillar, the semiconductor elements formed of the semiconductor pillar surrounded by the electrodes can be separated. Therefore, it is possible to manufacture an ultrafine semiconductor device having the same structure as the SOI structure and at a higher speed.

【００６３】また、第３の発明の半導体装置の製造方法
は、絶縁層上に島状に形成された所定伝導形の半導体薄
膜上に形成された薄膜パターンにサイドウォール形成技
術によって側壁を形成した後上記薄膜パターンを除去
し、上記側壁をマスクとしてエッチングを行って上記絶
縁層上に半導体柱を形成し、上記側壁を除去した後に上
記半導体柱の周囲を取り囲んで電極を形成するので、Ｓ
ＯＩ構造と同じ構造を有する超微細で高速な半導体装置
をより簡単に製造できる。In the method for manufacturing a semiconductor device according to the third aspect of the present invention, the side wall is formed by the side wall forming technique on the thin film pattern formed on the semiconductor thin film of the predetermined conduction type formed in the island shape on the insulating layer. After that, the thin film pattern is removed, etching is performed by using the sidewall as a mask to form a semiconductor pillar on the insulating layer, and after removing the sidewall, an electrode is formed so as to surround the semiconductor pillar.
An ultra-fine, high-speed semiconductor device having the same structure as the OI structure can be manufactured more easily.

【００６４】また、第５の発明の半導体装置の構造は、
半導体基板上に絶縁膜を介して突出して形成された板状
の半導体柱と、この半導体柱における上縁に所定幅で所
定深さの溝を刻んで形成された狭部と、この狭部の周囲
を取り囲む電極を備えているので、上記半導体柱におけ
る狭部は細く微細な形状を有している。したがって、こ
の細く微細な狭部に周囲を取り囲む電極からバイアス電
圧を印加すると上記狭部全体に空乏層が広がり、完全空
乏化動作を示す高速で高信頼性を有する半導体装置を提
供できる。The structure of the semiconductor device of the fifth invention is as follows.
A plate-shaped semiconductor pillar formed on the semiconductor substrate so as to project through an insulating film, a narrow portion formed by engraving a groove having a predetermined width and a predetermined depth on the upper edge of the semiconductor pillar, and the narrow portion of the narrow portion. Since the electrode surrounding the periphery is provided, the narrow portion in the semiconductor pillar has a thin and fine shape. Therefore, when a bias voltage is applied to the narrow and fine narrow portion from the electrode surrounding the narrow portion, the depletion layer spreads over the entire narrow portion, and a semiconductor device having complete depletion operation and having high speed and high reliability can be provided.

【００６５】また、第６の発明の半導体装置の製造方法
は、所定伝導形の半導体基板上に膜形成技術,サイドウ
ォール形成技術またはホトリソグラフィ技術によって形
成された半導体柱にサイドウォール形成技術によって側
壁を形成し、この側壁を保護膜として熱酸化を行って上
記半導体基板の表面に酸化膜を形成して上記半導体基板
から半導体柱を絶縁し、この半導体柱における電極形成
箇所をエッチングして他の箇所よりも低くし、上記半導
体基板表面の酸化膜における上記電極形成箇所の周囲お
よび下部をエッチングして空欠部を形成し、上記半導体
柱における電極形成箇所を電極用の半導体膜で取り囲ん
てパターニングして電極を形成するようにしたので、微
細加工の限界に左右されずに超微細な電気伝導路を形成
できる。さらに、この発明によって形成される半導体柱
における電極形成箇所の高さは低いので、この電極形成
箇所を取り囲む電極を通常のホトリソグラフィ技術によ
って形成する場合にレジストパターンにくびれ等が発生
しにくい。したがって、この発明によれば、高速で高信
頼性を有する半導体装置を容易に形成できる。The semiconductor device manufacturing method according to the sixth aspect of the present invention is a semiconductor pillar formed on a semiconductor substrate of a predetermined conductivity type by a film forming technique, a sidewall forming technique, or a photolithography technique. Is formed, thermal oxidation is performed by using this side wall as a protective film to form an oxide film on the surface of the semiconductor substrate to insulate the semiconductor pillar from the semiconductor substrate, and the electrode formation portion of the semiconductor pillar is etched to remove other Lower than the area, and the periphery and the lower part of the electrode forming part in the oxide film on the semiconductor substrate surface are etched to form a void portion, and the electrode forming part in the semiconductor pillar is surrounded by a semiconductor film for electrode patterning Since the electrodes are formed in this manner, an ultrafine electric conduction path can be formed without being affected by the limit of fine processing. Further, since the height of the electrode formation portion in the semiconductor pillar formed by the present invention is low, when the electrode surrounding the electrode formation portion is formed by the usual photolithography technique, the resist pattern is not likely to be constricted. Therefore, according to the present invention, a semiconductor device having high speed and high reliability can be easily formed.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の半導体装置の製造方法の一実施例に
よる縦型ＭＯＳＦＥＴ製造過程の説明図である。FIG. 1 is an explanatory view of a vertical MOSFET manufacturing process according to an embodiment of a semiconductor device manufacturing method of the present invention.

【図２】図１に続く製造過程の説明図である。FIG. 2 is an explanatory diagram of the manufacturing process following FIG.

【図３】図２(f)に対応する中間部品の鳥瞰図である。FIG. 3 is a bird's-eye view of an intermediate component corresponding to FIG. 2 (f).

【図４】他の縦型ＭＯＳＦＥＴ製造過程の説明図であ
る。FIG. 4 is an explanatory view of another vertical MOSFET manufacturing process.

【図５】横型ＭＯＳＦＥＴ製造過程の説明図である。FIG. 5 is an explanatory diagram of a lateral MOSFET manufacturing process.

【図６】図５(k)に対応する横型ＭＯＳＦＥＴの鳥瞰図
である。FIG. 6 is a bird's-eye view of a lateral MOSFET corresponding to FIG.

【図７】図５とは異なる横型ＭＯＳＦＥＴ製造過程の説
明図である。FIG. 7 is an explanatory diagram of a lateral MOSFET manufacturing process different from that in FIG. 5;

【図８】図７に続く製造過程の説明図である。FIG. 8 is an explanatory diagram of the manufacturing process following FIG.

【図９】図８に続く製造過程の説明図である。FIG. 9 is an explanatory diagram of the manufacturing process following FIG.

【図１０】図９に続く製造過程の説明図である。FIG. 10 is an explanatory diagram of the manufacturing process following FIG.

【図１１】図１０に続く製造過程の説明図である。FIG. 11 is an explanatory diagram of the manufacturing process following FIG. 10.

【図１２】従来の縦型ＭＯＳＦＥＴの製造方法に係る製
造過程の説明図である。FIG. 12 is an explanatory diagram of a manufacturing process according to a conventional vertical MOSFET manufacturing method.

【図１３】図１２に続く製造過程の説明図である。FIG. 13 is an explanatory diagram of the manufacturing process following FIG.

【図１４】他の従来例における横型ＭＯＳＦＥＴの製造
方法に係る製造過程の説明図である。FIG. 14 is an explanatory diagram of a manufacturing process according to a method of manufacturing a lateral MOSFET in another conventional example.

【図１５】図１４に続く製造過程の説明図である。FIG. 15 is an explanatory diagram of the manufacturing process following FIG.

【図１６】図１５に続く製造過程の説明図である。FIG. 16 is an explanatory diagram of the manufacturing process following FIG. 15.

【図１７】図１６に続く製造過程の説明図である。FIG. 17 is an explanatory diagram of the manufacturing process following FIG. 16.

【図１８】図１７に続く製造過程の説明図である。FIG. 18 is an explanatory diagram of the manufacturing process following FIG. 17.

【符号の説明】[Explanation of symbols]

３１…ｐ型シリコン基板、 ３１a…シリコ
ン柱、３３a,４２a…側壁、 ３４,４
５,５３…ソース領域、３５,４４,５１…ゲート酸化
膜、 ３６a,４６,５２…ゲート電極、３７,４７,
５４…ドレイン領域、 ４３…酸化膜、６１…シリ
コン基板、６２,６６,６９,７３…シリコン酸化膜、６
３,６７…シリコン窒化膜、 ６５…シリコン
柱、６８…側壁、 ７１…低抵
抗多結晶シリコン膜、７６…チャネル形成領域、
７７…空欠部。31 ... P-type silicon substrate, 31a ... Silicon pillars, 33a, 42a ... Side walls, 34, 4
5, 53 ... Source region, 35, 44, 51 ... Gate oxide film, 36a, 46, 52 ... Gate electrode, 37, 47,
54 ... Drain region, 43 ... Oxide film, 61 ... Silicon substrate, 62, 66, 69, 73 ... Silicon oxide film, 6
3, 67 ... Silicon nitride film, 65 ... Silicon pillar, 68 ... Side wall, 71 ... Low resistance polycrystalline silicon film, 76 ... Channel formation region,
77 ... Empty section.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 所定伝導形の半導体基板上に薄膜パター
ンを形成し、サイドウォール形成技術によって上記薄膜
パターンに側壁を形成した後に上記薄膜パターンを除去
して上記半導体基板上に上記側壁のみを残す工程と、 上記側壁をマスクとしてエッチングを行って、上記半導
体基板上に半導体柱を形成する工程と、 上記側壁を除去した後、上記半導体柱の周囲を取り囲ん
で電極を形成する工程を備えたことを特徴とする半導体
装置の製造方法。1. A thin film pattern is formed on a semiconductor substrate of a predetermined conductivity type, a sidewall is formed on the thin film pattern by a sidewall forming technique, and then the thin film pattern is removed to leave only the sidewall on the semiconductor substrate. A step of forming a semiconductor pillar on the semiconductor substrate by performing etching using the sidewall as a mask; and a step of forming an electrode surrounding the periphery of the semiconductor pillar after removing the sidewall. A method for manufacturing a semiconductor device, comprising: 【請求項２】 所定伝導形の半導体基板上に薄膜パター
ンを形成し、サイドウォール形成技術によって上記薄膜
パターンに第１の側壁を形成した後に上記薄膜パターン
を除去して上記半導体基板上に上記第１の側壁のみを残
す工程と、 上記第１の側壁をマスクとしてエッチングを行って、上
記半導体基板上に半導体柱を形成する工程と、 サイドウォール形成技術によって上記半導体柱の側面に
第２の側壁を形成する工程と、 上記半導体柱を覆う第１の側壁および第２の側壁を保護
膜として熱酸化を行って上記半導体基板の表面に酸化膜
を形成し、上記半導体基板から半導体柱を絶縁する工程
と、 上記第１の側壁および第２の側壁を除去した後、上記半
導体柱の周囲を取り囲んで電極を形成する工程を備えた
ことを特徴とする半導体装置の製造方法。2. A thin film pattern is formed on a semiconductor substrate of a predetermined conductivity type, a first sidewall is formed on the thin film pattern by a sidewall forming technique, and then the thin film pattern is removed to form the first thin film pattern on the semiconductor substrate. No. 1 side wall, a step of forming a semiconductor pillar on the semiconductor substrate by etching using the first side wall as a mask, and a second side wall on the side surface of the semiconductor pillar by a side wall forming technique. And forming a oxide film on the surface of the semiconductor substrate by using the first side wall and the second side wall covering the semiconductor pillar as protective films to insulate the semiconductor pillar from the semiconductor substrate. And a step of removing the first side wall and the second side wall and forming an electrode surrounding the semiconductor pillar. Method. 【請求項３】 絶縁層上に島状に形成された所定伝導形
の半導体薄膜上に薄膜パターンを形成し、サイドウォー
ル形成技術によって上記薄膜パターンに側壁を形成した
後に上記薄膜パターンを除去して上記半導体薄膜上に上
記側壁のみを残す工程と、 上記側壁をマスクとして上記絶縁層に達するまでエッチ
ングを行って、上記絶縁層上に半導体柱を形成する工程
と、 上記側壁を除去した後、上記半導体柱の周囲を取り囲ん
で電極を形成する工程を備えたことを特徴とする半導体
装置の製造方法。3. A thin film pattern is formed on a semiconductor thin film of a predetermined conduction type formed in an island shape on an insulating layer, a sidewall is formed on the thin film pattern by a sidewall forming technique, and then the thin film pattern is removed. A step of leaving only the side wall on the semiconductor thin film; a step of etching the side wall as a mask until reaching the insulating layer to form a semiconductor pillar on the insulating layer; and a step of removing the side wall, A method of manufacturing a semiconductor device, comprising a step of forming electrodes by surrounding a periphery of a semiconductor pillar. 【請求項４】 請求項１乃至請求項３のいずれか一つに
記載の半導体装置の製造方法において、 上記電極は、上記半導体柱の周囲の一部を取り囲んで形
成されることを特徴とする半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the electrode is formed so as to surround a part of the periphery of the semiconductor pillar. Method of manufacturing semiconductor device. 【請求項５】 所定伝導型の半導体基板上に、この半導
体基板表面に形成された絶縁膜を介して突出して形成さ
れた板状の半導体柱と、 上記半導体柱における上縁に所定幅であって所定深さの
溝を刻んで形成された狭部と、 上記半導体基板表面の絶縁膜をくぐり抜けて、上記半導
体柱における上記狭部の側壁に沿ってこの狭部の周囲を
取り囲む電極を備えたことを特徴とする半導体装置の構
造。5. A plate-shaped semiconductor pillar formed on a semiconductor substrate of a predetermined conductivity type so as to project through an insulating film formed on the surface of the semiconductor substrate, and a semiconductor chip having a predetermined width at an upper edge of the semiconductor pillar. And a narrow portion formed by carving a groove having a predetermined depth, and an electrode that passes through the insulating film on the surface of the semiconductor substrate and surrounds the narrow portion along the sidewall of the narrow portion of the semiconductor pillar. A structure of a semiconductor device characterized by the above. 【請求項６】 所定伝導形の半導体基板上に膜形成技
術,サイドウォール形成技術あるいはホトリソグラフィ
技術等によって半導体柱を形成する工程と、 サイドウォール形成技術によって上記半導体柱に側壁を
形成する工程と、 上記半導体柱を覆う側壁を保護膜として熱酸化を行って
上記半導体基板の表面に酸化膜を形成し、上記半導体基
板から半導体柱を絶縁する工程と、 上記側壁を除去した後に上記半導体柱における電極形成
箇所を開口したレジストパターンを形成し、このレジス
トパターンをマスクとして半導体柱をエッチングして電
極形成箇所の高さを他の箇所よりも低くする工程と、 上記半導体基板表面に形成された上記酸化膜における上
記電極形成箇所の周囲および下部を等方性エッチング条
件によるエッチングで掘り下げて空欠部を形成する工程
と、 電極用の半導体膜を積層して上記空欠部を埋め尽くすと
共に上記半導体柱における電極形成箇所を覆った後にパ
ターニングして上記電極形成箇所を取り囲む電極を形成
する工程を備えたことを特徴とする半導体装置の製造方
法。6. A step of forming a semiconductor pillar on a semiconductor substrate of a predetermined conductivity type by a film forming technique, a side wall forming technique, a photolithography technique or the like, and a step of forming a side wall on the semiconductor pillar by a side wall forming technique. A step of thermally oxidizing the side wall covering the semiconductor pillar as a protective film to form an oxide film on the surface of the semiconductor substrate, and insulating the semiconductor pillar from the semiconductor substrate; A step of forming a resist pattern in which the electrode formation portion is opened, and etching the semiconductor pillar using this resist pattern as a mask to lower the height of the electrode formation portion as compared with other portions, and the above-mentioned step formed on the semiconductor substrate surface. The surroundings and the lower part of the above-mentioned electrode formation part in the oxide film are dug down by etching under isotropic etching conditions. A step of forming a portion, and a step of laminating semiconductor films for electrodes to fill the void portion and covering the electrode formation portion in the semiconductor pillar and then patterning to form an electrode surrounding the electrode formation portion. A method for manufacturing a semiconductor device, comprising:
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