JPH05193475A - アンチスキッドブレーキ制御装置及びその制御方法 - Google Patents
アンチスキッドブレーキ制御装置及びその制御方法Info
- Publication number
- JPH05193475A JPH05193475A JP2754992A JP2754992A JPH05193475A JP H05193475 A JPH05193475 A JP H05193475A JP 2754992 A JP2754992 A JP 2754992A JP 2754992 A JP2754992 A JP 2754992A JP H05193475 A JPH05193475 A JP H05193475A
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- Japan
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- brake control
- skid brake
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Abstract
(57)【要約】
【目的】アンチスキッド制御においてＲＡＭのデータが
一部壊れても、突然、制御不能に陥らないようにするこ
とにある。 【構成】アンチスキッドブレーキ制御においてセンサか
らの信号を演算処理したデータをＲＡＭに格納する際、
同じデータを複数のアドレスに格納し、その格納された
複数のデータを再度読み出し、比較して同一の内容か否
かを調べる。一部相違するのであれば、中止することな
く、アンチスキッドブレーキ制御処理を継続する。
一部壊れても、突然、制御不能に陥らないようにするこ
とにある。 【構成】アンチスキッドブレーキ制御においてセンサか
らの信号を演算処理したデータをＲＡＭに格納する際、
同じデータを複数のアドレスに格納し、その格納された
複数のデータを再度読み出し、比較して同一の内容か否
かを調べる。一部相違するのであれば、中止することな
く、アンチスキッドブレーキ制御処理を継続する。
Description
【０００１】
【産業上の利用分野】本発明は、アンチスキッドブレー
キ制御装置、及び、その制御方法に関する。特に、アン
チスキッドブレーキ制御におけるＲＡＭの故障対策に関
する。
キ制御装置、及び、その制御方法に関する。特に、アン
チスキッドブレーキ制御におけるＲＡＭの故障対策に関
する。
【０００２】
【従来の技術】アンチスキッドブレーキ（ＡＢＳ）制御
の故障対策のため、ブレーキ制御用の演算装置ＣＰＵを
多重にして並列処理をし、データの一致、不一致を確認
している。そして、不一致の場合、制御中でもアンチス
キッドブレーキ制御処理を中止している。
の故障対策のため、ブレーキ制御用の演算装置ＣＰＵを
多重にして並列処理をし、データの一致、不一致を確認
している。そして、不一致の場合、制御中でもアンチス
キッドブレーキ制御処理を中止している。
【０００３】
【発明が解決しようとする問題点】前記した従来の技術
にあっては、次のような問題点がある。並列処理によ
り、データの一致、不一致を確認しているだけなので、
不一致の場合、アンチスキッドブレーキ制御処理を中止
するため車輪の制御が適切に行われず、車体の挙動が不
安定になる危険性がある。
にあっては、次のような問題点がある。並列処理によ
り、データの一致、不一致を確認しているだけなので、
不一致の場合、アンチスキッドブレーキ制御処理を中止
するため車輪の制御が適切に行われず、車体の挙動が不
安定になる危険性がある。
【０００４】
【本発明の目的】アンチスキッド制御においてＲＡＭの
データが一部壊れても、突然、制御不能に陥らないよう
にすること、及び、可能な限り制御を継続するようにＲ
ＡＭのチェックを行うことにある。
データが一部壊れても、突然、制御不能に陥らないよう
にすること、及び、可能な限り制御を継続するようにＲ
ＡＭのチェックを行うことにある。
【０００５】
【問題点を解決するための手段】本発明は、アンチスキ
ッドブレーキ制御装置において、センサからのデータを
演算する演算装置と、演算されたデ−タを格納するＲＡ
Ｍと，演算装置からの信号により制御されるソレノイド
駆動回路と、アンチスキッドブレーキ制御用プログラム
を格納するＲＯＭと、該演算装置により演算されたデー
タを該ＲＡＭに格納する際、複数のアドレスに同一のデ
ータを格納する手段と、該複数のアドレスに格納された
データを読み出して比較する手段とを有し、該複数の読
み出されたデータの値が一部相違し、かつ、アンチスキ
ッドブレーキ制御中の時は、複数のデータのうち一致し
ているデータを利用してアンチスキッドブレーキ制御を
継続し、該複数の読み出されたデータの値が一部相違
し、かつ、アンチスキッドブレーキ制御中でない時、又
は該複数の読み出されたデータの値が全部相違する時は
アンチスキッドブレーキ制御を停止するアンチロックブ
レーキ制御装置、及びその制御方法にある。
ッドブレーキ制御装置において、センサからのデータを
演算する演算装置と、演算されたデ−タを格納するＲＡ
Ｍと，演算装置からの信号により制御されるソレノイド
駆動回路と、アンチスキッドブレーキ制御用プログラム
を格納するＲＯＭと、該演算装置により演算されたデー
タを該ＲＡＭに格納する際、複数のアドレスに同一のデ
ータを格納する手段と、該複数のアドレスに格納された
データを読み出して比較する手段とを有し、該複数の読
み出されたデータの値が一部相違し、かつ、アンチスキ
ッドブレーキ制御中の時は、複数のデータのうち一致し
ているデータを利用してアンチスキッドブレーキ制御を
継続し、該複数の読み出されたデータの値が一部相違
し、かつ、アンチスキッドブレーキ制御中でない時、又
は該複数の読み出されたデータの値が全部相違する時は
アンチスキッドブレーキ制御を停止するアンチロックブ
レーキ制御装置、及びその制御方法にある。
【０００６】
【作用】一例として、センサからの信号を演算処理した
結果をＲＡＭに格納する際、同じ結果を複数のアドレス
に格納し、その格納されたデータを再度読み出し、比較
して一致しているか否かを調べる。一致していれば正常
と判断し、アンチスキッドブレーキ制御処理を継続す
る。一部相違していて、アンチスキッドブレーキ制御中
ならば、一致しているデータを用いてアンチスキッドブ
レーキ制御処理を継続する。一部相違しているが、アン
チスキッドブレーキ制御中でなければ、車体の挙動に影
響を与えないので、アンチスキッドブレーキ制御装置を
オフにする。全部相違している場合は、アンチスキッド
ブレーキ制御装置をオフにする。また、一部相違してい
る場合は、一致しているデータの排他的論理和を取り、
そのデータのＲＡＭ領域が正常か否かを調べる。
結果をＲＡＭに格納する際、同じ結果を複数のアドレス
に格納し、その格納されたデータを再度読み出し、比較
して一致しているか否かを調べる。一致していれば正常
と判断し、アンチスキッドブレーキ制御処理を継続す
る。一部相違していて、アンチスキッドブレーキ制御中
ならば、一致しているデータを用いてアンチスキッドブ
レーキ制御処理を継続する。一部相違しているが、アン
チスキッドブレーキ制御中でなければ、車体の挙動に影
響を与えないので、アンチスキッドブレーキ制御装置を
オフにする。全部相違している場合は、アンチスキッド
ブレーキ制御装置をオフにする。また、一部相違してい
る場合は、一致しているデータの排他的論理和を取り、
そのデータのＲＡＭ領域が正常か否かを調べる。
【０００７】
【実施例】以下図面を参照しながら本発明について説明
する。 ＜ＡＢＳ制御ブロック図＞図１はアンチスキッドブレー
キ（ＡＢＳ）制御のブロック図である。車輪速などのセ
ンサ１からの信号を波形整形回路２に入力し、演算処理
できるように波形整形した後、演算装置ＣＰＵ３に入力
する。演算装置ＣＰＵ３ではアンチロックブレーキ制御
のために、入力信号を用いて演算処理を行い、その結果
を記憶装置４のＲＡＭ４−２に格納する。また、他のセ
ンサ１からの信号も同様に演算し、ＲＡＭ４−２に格納
する。これら格納されたデータを読み出し、演算し、ア
ンチロック制御が必要なら、演算結果をソレノイド駆動
回路５に出力し、ソレノイドバルブ６を駆動して車輪の
ブレーキ制御を行なう。その際、記憶装置の誤動作をチ
ェックするために、同一演算結果はＲＡＭ４−２の異な
る複数のエリアに格納され、後にこの異なるエリアに格
納されたデータを読み出し、比較して同一か否かを判断
する。演算装置ＣＰＵ３が１個の場合、同一データが複
数のＲＡＭエリアに格納され、後に、これらデータが読
み出され比較されて一致しているかどうか調べられる。
ＣＰＵ３が複数で並列処理が行われている場合でも、複
数のＲＡＭエリアにデータが格納され、同様の処理が行
われる。同一データを３か所以上のエリアに格納し、そ
れらを読み出した際、データの値が相違すると、多数決
処理により多数の方のデータの値を利用することができ
る。これらの演算処理のためのプログラムは記憶装置４
のＲＯＭ４−１に格納されている。以下に、ＲＡＭ４−
２の格納エリアの１例を示す。
する。 ＜ＡＢＳ制御ブロック図＞図１はアンチスキッドブレー
キ（ＡＢＳ）制御のブロック図である。車輪速などのセ
ンサ１からの信号を波形整形回路２に入力し、演算処理
できるように波形整形した後、演算装置ＣＰＵ３に入力
する。演算装置ＣＰＵ３ではアンチロックブレーキ制御
のために、入力信号を用いて演算処理を行い、その結果
を記憶装置４のＲＡＭ４−２に格納する。また、他のセ
ンサ１からの信号も同様に演算し、ＲＡＭ４−２に格納
する。これら格納されたデータを読み出し、演算し、ア
ンチロック制御が必要なら、演算結果をソレノイド駆動
回路５に出力し、ソレノイドバルブ６を駆動して車輪の
ブレーキ制御を行なう。その際、記憶装置の誤動作をチ
ェックするために、同一演算結果はＲＡＭ４−２の異な
る複数のエリアに格納され、後にこの異なるエリアに格
納されたデータを読み出し、比較して同一か否かを判断
する。演算装置ＣＰＵ３が１個の場合、同一データが複
数のＲＡＭエリアに格納され、後に、これらデータが読
み出され比較されて一致しているかどうか調べられる。
ＣＰＵ３が複数で並列処理が行われている場合でも、複
数のＲＡＭエリアにデータが格納され、同様の処理が行
われる。同一データを３か所以上のエリアに格納し、そ
れらを読み出した際、データの値が相違すると、多数決
処理により多数の方のデータの値を利用することができ
る。これらの演算処理のためのプログラムは記憶装置４
のＲＯＭ４−１に格納されている。以下に、ＲＡＭ４−
２の格納エリアの１例を示す。
【０００８】＜ＲＡＭの記憶エリア＞図２はデータが格
納されるＲＡＭ４−２の記憶エリア（アドレス）を示す
図である。演算装置ＣＰＵ３で演算した複数の結果（デ
ータＡ，データＢ，データＣ，・・・）をＲＡＭ４−２
に格納する際、同一のデータを３か所以上の複数のエリ
ア（アドレス）に格納する例を示す。例えば、データＡ
はアドレス１００、アドレス２００とアドレス３００に
格納され、データＢはアドレス１０１、２０１と３０１
に格納され、データＣはアドレス１０２、２０２と３０
２に格納される。ＣＰＵ３は複数のエリアに格納された
同一結果のデータを読み出し、同一か相違しているかを
比較する。データが一部相違していても、一致するもの
があれば、そのデータを利用して、直ちに制御を中止す
ることなく、アンチスキッドブレーキ制御処理を継続す
る。以下、詳細に処理の流れを示す。
納されるＲＡＭ４−２の記憶エリア（アドレス）を示す
図である。演算装置ＣＰＵ３で演算した複数の結果（デ
ータＡ，データＢ，データＣ，・・・）をＲＡＭ４−２
に格納する際、同一のデータを３か所以上の複数のエリ
ア（アドレス）に格納する例を示す。例えば、データＡ
はアドレス１００、アドレス２００とアドレス３００に
格納され、データＢはアドレス１０１、２０１と３０１
に格納され、データＣはアドレス１０２、２０２と３０
２に格納される。ＣＰＵ３は複数のエリアに格納された
同一結果のデータを読み出し、同一か相違しているかを
比較する。データが一部相違していても、一致するもの
があれば、そのデータを利用して、直ちに制御を中止す
ることなく、アンチスキッドブレーキ制御処理を継続す
る。以下、詳細に処理の流れを示す。
【０００９】＜ＲＡＭの誤動作検出の流れ＞図３はアン
チスキッドブレーキ制御において、特にＲＡＭの誤動作
検出に関するフローチャートである。アンチスキッドブ
レーキ制御において、センサーからの信号を演算装置
（ＣＰＵ）で演算し（Ｓ１）、その演算結果（データ）
をＲＡＭの複数のエリアに格納する（Ｓ２）。次に、一
定時間経過したか否か判断し（Ｓ３）、経過していなけ
れば、Ｓ１に戻りアンチスキッドブレーキ制御処理を継
続する。一定時間経過していればＲＡＭに書き込まれて
いる複数の同一内容を読み出して、その内容の値を比較
する（Ｓ４）。複数の内容が皆一致していれば（Ｓ
５）、Ｓ１に戻りアンチスキッドブレーキ制御処理を継
続する。不一致の場合（Ｓ５）、ＲＡＭの異常と判断
し、図４のＲＡＭの異常検出フロー処理に移る（Ｓ
６）。
チスキッドブレーキ制御において、特にＲＡＭの誤動作
検出に関するフローチャートである。アンチスキッドブ
レーキ制御において、センサーからの信号を演算装置
（ＣＰＵ）で演算し（Ｓ１）、その演算結果（データ）
をＲＡＭの複数のエリアに格納する（Ｓ２）。次に、一
定時間経過したか否か判断し（Ｓ３）、経過していなけ
れば、Ｓ１に戻りアンチスキッドブレーキ制御処理を継
続する。一定時間経過していればＲＡＭに書き込まれて
いる複数の同一内容を読み出して、その内容の値を比較
する（Ｓ４）。複数の内容が皆一致していれば（Ｓ
５）、Ｓ１に戻りアンチスキッドブレーキ制御処理を継
続する。不一致の場合（Ｓ５）、ＲＡＭの異常と判断
し、図４のＲＡＭの異常検出フロー処理に移る（Ｓ
６）。
【００１０】＜ＲＡＭ異常検出後の流れ＞図４はＲＡＭ
異常検出後のフローチャートである。まず、アンチスキ
ッドブレーキ（ＡＢＳ）制御中か否か判断する（Ｓ１
１）。制御中でなければ、ＡＢＳ制御装置をオフにして
も、車両の挙動に影響を与えることはない。それゆえ、
該制御装置をオフにして通常のブレーキ操作に移行する
（Ｓ１９）。制御中であれば、複数ＲＡＭエリア中のデ
ータで内容が一致する箇所を数える（Ｓ１２）。全く一
致しなければ、データは信用できないので、ＡＢＳ制御
装置をオフにし、通常のブレーキ操作に移行する（Ｓ１
９）。一致するデータが有れば、警告信号を報知すると
共に、一致しているデータを読み出す（Ｓ１４）。その
データを反転し（Ｓ１５）、元のデータとの排他的論理
和をとる（Ｓ１６）。この手続きは、一致しているデー
タを記憶しているアドレスの領域が壊れているか調べる
ために行われる。排他的論理和のビットが全て１ならば
（Ｓ１７）、このＲＡＭのアドレスのデータが正常とし
て、そのデータを採用して、アンチスキッドブレーキ制
御を継続する（Ｓ１８）。排他的論理和のビットのいず
れかが１でなければ、このデータは信用できないので、
アンチスキッドブレーキ制御装置をオフにする（Ｓ１
９）。なお、メモリのチェックを一部省略する場合、ス
テップＳ１４からステップＳ１８に飛ぶことも可能であ
る。この様に、必要に応じてステップを一部省略した
り、付加したりすることが出来る。以上のように、アン
チスキッドブレーキ制御装置が作動していなければ、車
両は通常の走行状態、加速・減速中、または停止状態と
考えられるので、この制御装置をオフにしても、車両の
挙動に影響を与えない。それに対し、アンチスキッドブ
レーキ制御中の場合、通常のブレーキ能力だけでは、安
定性を確保できない状態がある。よって、安全に止まれ
る可能性を出来るだけ大きくするために、ＲＡＭが一部
破壊している場合は、該制御を出来るだけ継続するよう
にする。
異常検出後のフローチャートである。まず、アンチスキ
ッドブレーキ（ＡＢＳ）制御中か否か判断する（Ｓ１
１）。制御中でなければ、ＡＢＳ制御装置をオフにして
も、車両の挙動に影響を与えることはない。それゆえ、
該制御装置をオフにして通常のブレーキ操作に移行する
（Ｓ１９）。制御中であれば、複数ＲＡＭエリア中のデ
ータで内容が一致する箇所を数える（Ｓ１２）。全く一
致しなければ、データは信用できないので、ＡＢＳ制御
装置をオフにし、通常のブレーキ操作に移行する（Ｓ１
９）。一致するデータが有れば、警告信号を報知すると
共に、一致しているデータを読み出す（Ｓ１４）。その
データを反転し（Ｓ１５）、元のデータとの排他的論理
和をとる（Ｓ１６）。この手続きは、一致しているデー
タを記憶しているアドレスの領域が壊れているか調べる
ために行われる。排他的論理和のビットが全て１ならば
（Ｓ１７）、このＲＡＭのアドレスのデータが正常とし
て、そのデータを採用して、アンチスキッドブレーキ制
御を継続する（Ｓ１８）。排他的論理和のビットのいず
れかが１でなければ、このデータは信用できないので、
アンチスキッドブレーキ制御装置をオフにする（Ｓ１
９）。なお、メモリのチェックを一部省略する場合、ス
テップＳ１４からステップＳ１８に飛ぶことも可能であ
る。この様に、必要に応じてステップを一部省略した
り、付加したりすることが出来る。以上のように、アン
チスキッドブレーキ制御装置が作動していなければ、車
両は通常の走行状態、加速・減速中、または停止状態と
考えられるので、この制御装置をオフにしても、車両の
挙動に影響を与えない。それに対し、アンチスキッドブ
レーキ制御中の場合、通常のブレーキ能力だけでは、安
定性を確保できない状態がある。よって、安全に止まれ
る可能性を出来るだけ大きくするために、ＲＡＭが一部
破壊している場合は、該制御を出来るだけ継続するよう
にする。
【００１１】
【発明の効果】本発明は以上説明したようになることか
ら、次のような格別な効果を得ることができる。＜イ＞
アンチスキッド制御においてＲＡＭのデータが一部壊れ
ても、突然、制御不能に陥らないようにできる。＜ロ＞
ＲＡＭのデータのチェックを詳しく行い、アンチスキッ
ドブレーキ制御を出来るだけ継続することができる。
ら、次のような格別な効果を得ることができる。＜イ＞
アンチスキッド制御においてＲＡＭのデータが一部壊れ
ても、突然、制御不能に陥らないようにできる。＜ロ＞
ＲＡＭのデータのチェックを詳しく行い、アンチスキッ
ドブレーキ制御を出来るだけ継続することができる。
【図１】アンチスキッドブレーキ制御のブロック図であ
る。
る。
【図２】データが格納されるＲＡＭ４−２の記憶エリア
（アドレス）を示す図である。
（アドレス）を示す図である。
【図３】アンチスキッドブレーキ制御においてＲＡＭの
誤動作検出に関するフローチャートである。
誤動作検出に関するフローチャートである。
【図４】ＲＡＭ異常検出後のフローチャートである。 １・・・センサ ２・・・波形整形回路 ３・・・演算装置（ＣＰＵ） ４・・・記憶装置 ４−１・ＲＯＭ ４−２・ＲＡＭ ５・・・ソレノイド駆動回路 ６・・・ソレノイドバルブ
Claims (3)
- 【請求項１】 アンチスキッドブレーキ制御装置におい
て、 センサからのデータを演算する演算装置と、 演算されたデ−タを格納するＲＡＭと，演算装置からの
信号により制御されるソレノイド駆動回路と、 アンチスキッドブレーキ制御用プログラムを格納するＲ
ＯＭと、 該演算装置により演算されたデータを該ＲＡＭに格納す
る際、複数のアドレスに同一のデータを格納する手段
と、 該複数のアドレスに格納されたデータを読み出して比較
する手段とを有し、 該複数の読み出されたデータの値が一部相違し、かつ、
アンチスキッドブレーキ制御中の時は、複数のデータの
うち一致しているデータを利用してアンチスキッドブレ
ーキ制御を継続し、該複数の読み出されたデータの値が
一部相違し、かつ、アンチスキッドブレーキ制御中でな
い時、又は該複数の読み出されたデータの値が全部相違
する時は、アンチスキッドブレーキ制御を停止すること
を特徴とするアンチロックブレーキ制御装置。 - 【請求項２】 アンチスキッドブレーキ制御方法におい
て、 センサからのデータを演算するステップと、 演算されたデータをＲＡＭに格納する際、複数のアドレ
スに同一のデータを格納するステップと、 該複数のアドレスに格納されたデータを読み出して比較
するステップと、 該複数の読み出されたデータの値が一部相違している場
合で、かつ、アンチスキッドブレーキ制御中であれば、
複数のデータのうち一致しているデータを利用してアン
チスキッドブレーキ制御を継続するステップと、 該複数の読み出されたデータの値が一部相違している場
合で、かつ、アンチスキッドブレーキ制御中でないなら
ば、アンチスキッドブレーキ制御を停止するステップ
と、 該複数の読み出されたデータの値が全部相違していれ
ば、アンチスキッドブレーキ制御を停止するステップ
と、 を有することを特徴とするアンチロックブレーキ制御方
法。 - 【請求項３】 アンチスキッドブレーキ制御装置におい
て、 センサからのデータを演算する演算装置と、 演算されたデ−タを格納するＲＡＭと，演算装置からの
信号により制御されるソレノイド駆動回路と、 アンチスキッドブレーキ制御用プログラムを格納するＲ
ＯＭと、 該演算装置により演算されたデータを該ＲＡＭに格納す
る際、複数のアドレスに同一のデータを格納する手段
と、 該複数のアドレスに格納されたデータを読み出して比較
する手段と、 該複数の読み出されたデータの値が一部相違している場
合、複数のデータのうち一致しているデータを持つＲＡ
Ｍのアドレスの１つに該値の反転値を書き込み、再度読
み出した値と元の値との排他的論理和をとる手段とを有
し、 該排他的論理和の全てのビットが１の時は一致している
データを採用してアンチスキッドブレーキ制御を継続
し、該排他的論理和のいずれかのビットが１でない時、
又は該複数の読み出されたデータの値が全部相違してい
る時はアンチスキッドブレーキ制御を停止することを特
徴とするアンチロックブレーキ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2754992A JPH05193475A (ja) | 1992-01-20 | 1992-01-20 | アンチスキッドブレーキ制御装置及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2754992A JPH05193475A (ja) | 1992-01-20 | 1992-01-20 | アンチスキッドブレーキ制御装置及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05193475A true JPH05193475A (ja) | 1993-08-03 |
Family
ID=12224153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2754992A Pending JPH05193475A (ja) | 1992-01-20 | 1992-01-20 | アンチスキッドブレーキ制御装置及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05193475A (ja) |
-
1992
- 1992-01-20 JP JP2754992A patent/JPH05193475A/ja active Pending
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