JPH05191236A - クロック断検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は外部から送られてくるクロックの断
を検出するクロック断検出回路に関し、集積化に適する
クロック断検出回路を提供することを目的としている。 【構成】 内部クロックをカウントする監視カウンタ１
０と、該監視カウンタ１０のキャリー出力をリセット入
力として、被検出クロックをそのクロック入力としてそ
れぞれ受けると共に、データ入力に固定値“１”を受け
るフリップフロップ１１と、該フリップフロップ１１の
Ｑ出力を第１の入力に、前記監視カウンタ１０の途中の
出力を第２の入力に、自分自身の出力を第３の入力に受
けて、クロック断を検出してエラー信号として出力する
ゲート回路１２とで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は外部から送られてくるク
ロックの断を検出するクロック断検出回路に関する。

【０００２】交換機や情報処理装置等においては、図７
に示すように１個の上位装置１に対して複数の下位装置
２が接続されたシステムを構成している場合が多い。こ
の種のシステムでは、上位装置１と下位装置２間でバス
のような伝送路３を介してデータの送受信を行う場合、
上位装置１から下位装置２に対してクロックを供給し、
相互の同期をとるようになっている。

【０００３】このようなシステムでは、下位の装置２で
常時上位装置１から入力するクロックを検出して動作す
るので、各種の事情でクロックが断になると、下位装置
２が正常な通信を行うことができなくなる。そのため、
クロック断が発生すると、直ちに検出して対処すること
が要望されている。

【０００４】

【従来の技術】図８は従来のクロック断検出回路の構成
例を示す図である。図において、５は被検出クロックを
トリガ入力として受ける単安定マルチバイブレータであ
る。該単安定マルチバイブレータ５には、パルス幅を決
めるための抵抗ＲとコンデンサＣが接続されている。Ｑ
はマルチバイブレータ５の出力で、クロック断検出信号
を出力する。

【０００５】このように構成された回路において、図９
の（ａ）に示すように被検出クロックが入ってきたもの
とする。このクロックの立ち上がりで単安定マルチバイ
ブレータ５は起動され、その出力Ｑは“１”に立ち上が
る。この出力Ｑが“１”になっている期間は抵抗Ｒとコ
ンデンサＣの時定数τ＝ＲＣで決まる時間幅となる。ク
ロックが１発しか来ない場合には、時間τだけ経過する
とその出力Ｑは“０”に立ち下がる。

【０００６】しかしながら、被検出クロックが常時入力
されている場合には、時間τが経過する前に次の被検出
クロックが入るので、更トリガされ、単安定マルチバイ
ブレータ５の出力Ｑは常時“１”になる。ところが、図
の時刻ｔで被検出クロックが断となってしまうと、以降
単安定マルチバイブレータ５にクロックが入らなくな
る。そこで、それまで“１”状態にあった出力Ｑは、時
間幅τが経過した後“０”に立ち下がる。この“０”状
態がクロック断を示す信号となる。

【０００７】

【発明が解決しようとする課題】図８に示す回路は、内
部に単安定マルチバイブレータが組み込まれた集積回路
であり、抵抗ＲとコンデンサＣは外付けするようになっ
ている。このような従来の回路では、時定数を決める抵
抗ＲとコンデンサＣを予め被検出クロックの周波数に応
じて設定しなければならない。このため、アナログ回路
の使用を強いられ、更に抵抗ＲとコンデンサＣは外付け
回路として用いるため、回路全体を集積回路として小型
化できないという問題があった。

【０００８】本発明はこのような課題に鑑みてなされた
ものであって、集積化に適するクロック断検出回路を提
供することを目的としている。

【０００９】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図において、１０は内部クロックをカウ
ントする監視カウンタ、１１は該監視カウンタ１０のキ
ャリー出力をリセット入力として、被検出クロックをそ
のクロック入力としてそれぞれ受けると共に、データ入
力に固定値“１”を受けるフリップフロップ、１２は該
フリップフロップ１１のＱ出力を第１の入力に、前記監
視カウンタ１０の途中の出力を第２の入力に、自分自身
の出力を第３の入力に受けて、クロック断を検出してエ
ラー信号として出力するゲート回路である。

【００１０】フリップフロップ１１において、被検出ク
ロック（上位装置から入ってくるクロック）はクロック
入力ＣＰに入り、データ入力Ｄには固定値“１”が入っ
ている。またリセット入力Ｒには監視カウンタ１０のキ
ャリー信号（オーバフロー信号）が入っている。また、
ゲート回路１２において、フリップフロップ１１Ｑ出力
が第１の入力に入り、監視カウンタ１０の途中の出力Ｃ
Ｘが書き替え信号として第２の入力に入っている。自分
自身の出力も第３の入力にフィードバックされている。

【００１１】

【作用】被検出クロックが常時入力されている状態で
は、該被検出クロックの立ち上がりで固定値“１”をラ
ッチするので、そのＱ出力は常に“１”である。このＱ
出力はゲート回路１２に入り、監視カウンタ１０からの
書き替え信号のタイミングで“１”として出力される。
一方、被検出クロックが断になると、監視カウンタ１０
のキャリー出力でリセットされた後は、“１”のラッチ
ができなくなるので、フリップフロップ１１のＱ出力は
“０”を保持するようになる。この“０”を書き替え信
号によりゲート回路１２でラッチし、クロック断信号
（エラー）として出力する。このように、本発明によれ
ば従来技術のような時定数決定のための抵抗とコンデン
サが不要となり、集積化に適したものとなる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図２は本発明の一実施例を示す構成ブロッ
ク図である。図１と同一のものは、同一の符号を付して
示す。監視カウンタ１０からはｎビットの出力が出てい
る。２０はこのｎビット出力を受けてデコードし、デコ
ードした中からデコード値制御信号により指定されるデ
コード値をセレクトして出力するデコーダである。

【００１３】１１は図１に示したフリップフロップ、２
１は該フリップフロップ１１の出力をそのデータ入力に
受け、内部クロックによりラッチする同期フリップフロ
ップである。

【００１４】ゲート回路１２は、アンドゲート３０，３
１，これらアンドゲート３０，３１の出力を受けるオア
ゲート３２及びフリップフロップ３３で構成されてい
る。そして、フリップフロップ３３のＱ出力がクロック
断検出信号（エラー信号）となる。前記デコーダ２０の
出力はアンドゲート３０，３１の一方の入力に共通に入
っている。アンドゲート３０の他方の入力には同期フリ
ップフロップ２１のＱ出力が入り、アンドゲート３１の
他方の入力にはゲート回路自身の出力（フリップフロッ
プ３３の出力）が入っている。

【００１５】これらアンドゲート３１，３１の出力はオ
アゲート３２に入り、該オアゲート３２の出力はフリッ
プフロップ３３のデータ入力Ｄに入っている。またフリ
ップフロップ３３のクロック入力ＣＰには内部クロック
が入っている。このように構成された回路の動作をタイ
ムチャートを参照しつつ説明すれば、以下のとおりであ
る。 （１）正常動作時（被検出クロック速度≦内部クロック
速度） 図３のタイムチャートを用いて説明する。この場合には
（ｅ）に示す被検出クロック速度が（ａ）に示す内部ク
ロック速度よりも小さい場合である。監視カウンタ１０
は、（ａ）に示す内部クロックを常時カウントし、オー
バフローしたらキャリー信号を（ｄ）に示すようにリセ
ット信号として出力し、（ｃ）に示すように出力の途中
から書き替え信号を出力している。書き替え信号の出力
されるタイミングは、デコーダ２０に入力されるデコー
ド値制御信号により任意に変更することができる。

【００１６】ここで、被検出クロックが（ｅ）に示すタ
イミングでフリップフロップ１１に入力されると、この
被検出クロックの立ち上がりで固定値“１”がフリップ
フロップ１１にラッチされ、その出力は（ｆ）に示すよ
うに“１”に立ち上がり、（ｄ）に示すリセット信号の
立ち上がりで“０”に立ち下がる。一方、同期フリップ
フロップ２１は内部クロックの立ち上がりにより、フリ
ップフロップ１１のＱ出力をラッチするので、その出力
は（ｇ）に示すように（ｆ）よりも若干遅れた波形とな
る。

【００１７】このような状態では、（ｃ）に示すように
デコーダ２０から書き替え信号が出た時には、同期フリ
ップフロップ２１のＱ出力は（ｇ）に示すように常に
“１”である。従って、書き替え信号が出た時には同期
フリップフロップ２１のＱ出力“１”は、アンドゲート
３０を介してオアゲート３２に入る。この時、該オアゲ
ート３２の他方の入力は、アンドゲート３１の出力によ
り“０”となっている。従って、アンドゲート３０から
の“１”信号は該オアゲート３２を通過してフリップフ
ロップ３３のデータ入力Ｄに入る。

【００１８】この“１”信号は、フリップフロップ３３
に入る内部クロックにより該フリップフロップ３３内に
ラッチされ、そのＱ出力は“１”になる。このＱ出力が
（ｈ）に示すようにクロック断信号としてゲート回路１
２から出力される。一方、このＱ出力“１”はアンドゲ
ート３１に入り、アンドゲート３１を開く。ここでは、
クロック断信号が“１”であるので、エラー信号ではな
いものと見なされる。 （２）正常動作時（被検出クロック速度＞内部クロック
速度） 図４のタイムチャートを用いて説明する。この場合には
（ｅ）に示す被検出クロック速度が（ａ）に示す内部ク
ロック速度よりも大きい場合である。監視カウンタ１０
は、（ａ）に示す内部クロックを常時カウントし、オー
バフローしたらキャリー信号を（ｄ）に示すようにリセ
ット信号として出力し、（ｃ）に示すように出力の途中
から書き替え信号を出力している。書き替え信号の出力
されるタイミングは、デコーダ２０に入力されるデコー
ド値制御信号により任意に変更することができる。

【００１９】ここで、被検出クロックが（ｅ）に示すよ
うに速いタイミングでフリップフロップ１１に入力され
ると、この被検出クロックの立ち上がりで固定値“１”
がフリップフロップ１１にラッチされ、その出力は
（ｆ）に示すように“１”に立ち上がり、（ｄ）に示す
リセット信号の立ち上がりで“０”に立ち下がる。

【００２０】ここで、リセット信号によりフリップフロ
ップ１１のＱ出力がリセットされるが、すぐに被検出ク
ロックがそのＱ出力を“１”に立ち上げるようとするの
で、リセット信号が“１”から“０”に立ち下がる時点
で（ｆ）に示すようにハンチングが生じる。この出力を
受ける同期フリップフロップ２１のＱ出力も（ｇ）に示
すようにハンチングする。

【００２１】このような状態では、（ｃ）に示すように
デコーダ２０から書き替え信号が出た時には、同期フリ
ップフロップ２１のＱ出力は（ｇ）に示すように常に
“１”である。前記したハンチング部分は影響がない。
従って、書き替え信号が出た時には同期フリップフロッ
プ２１のＱ出力“１”は、アンドゲート３０を介してオ
アゲート３２に入る。この時、該オアゲート３２の他方
の入力は、アンドゲート３１の出力により“０”となっ
ている。従って、アンドゲート３０からの“１”信号は
該オアゲート３２を通過してフリップフロップ３３のデ
ータ入力Ｄに入る。

【００２２】この“１”信号は、フリップフロップ３３
に入る内部クロックにより該フリップフロップ３３内に
ラッチされ、そのＱ出力は“１”になる。このＱ出力が
（ｈ）に示すようにクロック断信号としてゲート回路１
２から出力される。ここでは、クロック断信号が“１”
であるので、エラー信号ではないものと見なされる。 （３）クロック断時（被検出クロック速度≦内部クロッ
ク速度） 図５のタイムチャートを用いて説明する。この場合には
（ｅ）に示す被検出クロック速度が（ａ）に示す内部ク
ロック速度よりも小さい場合である。この場合において
は、被検出クロックが断となるまでの動作は図３と同じ
である。図の時刻ｔ１以降、被検出クロックが断になっ
たものとする。

【００２３】この時には、フリップフロップ１１のＱ出
力が（ｄ）に示すリセット信号によりリセットされて
“０”に落ちた後、このＱ出力を“１”に立ち上げるた
めの被検出クロックが来ない。このため、そのＱ出力は
“０”状態を保持する。“０”状態を保持したままの状
態で、（ｃ）に示すように書き替え信号が出力される
と、アンドゲート３０の出力“０”が内部クロックによ
りフリップフロップ３３にラッチされる。その結果、フ
リップフロップ３３のＱ出力は（ｈ）に示すようにそれ
までの“１”から“０”に立ち下がる。この立ち下がり
信号はアンドゲート３１に入り、該アンドゲート３１を
閉じる。この結果、フリップフロップ３３からクロック
断検出信号が出力される。 （４）クロック断時（被検出クロック速度＞内部クロッ
ク速度） 図６のタイムチャートを用いて説明する。この場合には
（ｅ）に示す被検出クロック速度が（ａ）に示す内部ク
ロック速度よりも大きい場合である。この場合において
は、被検出クロックが断となるまでの動作は図４と同じ
である。図の時刻ｔ２以降、被検出クロックが断になっ
たものとする。

【００２４】この時には、フリップフロップ１１のＱ出
力が（ｄ）に示すリセット信号によりリセットされて
“０”に落ちた後、このＱ出力を“１”に立ち上げるた
めの被検出クロックが来ない。このため、そのＱ出力は
“０”状態を保持する。“０”状態を保持したままの状
態で、（ｃ）に示すように書き替え信号が出力される
と、アンドゲート３０の出力“０”が内部クロックによ
りフリップフロップ３３にラッチされる。その結果、フ
リップフロップ３３のＱ出力は（ｈ）に示すようにそれ
までの“１”から“０”に立ち下がる。この立ち下がり
信号はアンドゲート３１に入り、該アンドゲート３１を
閉じる。この結果、フリップフロップ３３からクロック
断検出信号が出力される。つまり、この場合には、図５
と全く同じシーケンスとなる。

【００２５】

【発明の効果】このように、本発明によれば、内部クロ
ックと被検出クロックとの速度の大小の如何に拘らず、
被検出クロックの断を確実に検出することができる。し
かも、本発明によれば従来回路のように被検出クロック
を検出するのに、単安定マルチバイブレータを用いてい
ないので、抵抗とコンデンサの外付け部品は必要でなく
なり、集積化に適するクロック断検出回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示す構成ブロック図であ
る。

【図３】実施例の動作を示すタイムチャートである。

【図４】実施例の動作を示すタイムチャートである。

【図５】実施例の動作を示すタイムチャートである。

【図６】実施例の動作を示すタイムチャートである。

【図７】従来システムの概念図である。

【図８】従来回路の構成例を示す図である。

【図９】従来回路の動作を示すタイムチャートである。

【符号の説明】

１０ 監視カウンタ １１ フリップフロップ １２ ゲート回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 内部クロックをカウントする監視カウン
   タ（１０）と、 該監視カウンタ（１０）のキャリー出力をリセット入力
   として、被検出クロックをそのクロック入力としてそれ
   ぞれ受けると共に、データ入力に固定値“１”を受ける
   フリップフロップ（１１）と、 該フリップフロップ（１１）のＱ出力を第１の入力に、
   前記監視カウンタ（１０）の途中の出力を第２の入力
   に、自分自身の出力を第３の入力に受けて、クロック断
   を検出してエラー信号として出力するゲート回路（１
   ２）とで構成されるクロック断検出回路。
2. 【請求項２】 前記フリップフロップ（１１）は、被検
   出クロックが断となった時に、そのＱ出力が“０”にな
   り、その“０”出力をゲート回路（１２）に送ってクロ
   ック断信号として出力するようにしたことを特徴とする
   請求項１記載のクロック断検出回路。
3. 【請求項３】 前記監視カウンタ（１０）の途中出力を
   前記ゲート回路（１２）の書き替え信号として用い、こ
   の書き替え信号が入力された時点のフリップフロップ
   （１１）の出力をラッチしてクロック断信号として出力
   するようにしたことを特徴とする請求項１記載のクロッ
   ク断検出回路。