JPH05183397A - Pattern generation circuit - Google Patents
Pattern generation circuitInfo
- Publication number
- JPH05183397A JPH05183397A JP3346121A JP34612191A JPH05183397A JP H05183397 A JPH05183397 A JP H05183397A JP 3346121 A JP3346121 A JP 3346121A JP 34612191 A JP34612191 A JP 34612191A JP H05183397 A JPH05183397 A JP H05183397A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- pulse
- change position
- register
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
Description
【産業上の利用分野】本発明は、テレビカメラ，ＶＴＲ
等映像信号等を扱う機器において種々のパターンを発生
するパターン発生回路に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a television camera, a VTR.
The present invention relates to a pattern generation circuit that generates various patterns in a device that handles equal video signals and the like.
【従来の技術】従来のパターン発生回路の構成として
は、例えば図７に示すものがある。図７において、１は
パターン変化位置を示すパターン変化位置パルス発生回
路、２はパターン変化位置パルスよりパターンの選択の
仕方をコントロールするセレクトパルス発生回路、３は
セレクトパルスＳ０，Ｓ１により、Ｓ１，Ｓ０＝０，０
の時Ｉ０入力を、Ｓ１，Ｓ０＝０，１の時Ｉ１入力を、
Ｓ１，Ｓ０＝１，０の時Ｉ２入力を、Ｓ１，Ｓ０＝１，
１の時Ｉ３入力を選択して出力するパターンセレクト回
路である。以上のように構成された従来例のパターン発
生回路について、その動作を図８〜図１０を用いて説明
する。図８はパターン変化位置パルス発生回路１の内部
構成を示す。図８において、４はクロック（ＣＬＫ）を
カウントするカウンタであり、同期信号（ＨＤ）により
リセットがかかる。５〜８はパターン変化位置のクロッ
ク数が格納されたレジスタ、９〜１２は各レジスタの値
とクロック数を比較し、等しい時にＨＩＧＨ（１）を出
力するコンパレータ、１３はＯＲゲートである。また、
図９はセレクトパルス発生回路２の内部構成の１例を示
す。図９において、１４はパターン変化位置パルスをカ
ウントする２ビットのカウンタである。ここで、図１０
（ａ）に示す階段波パターンを得たい場合は、図７の従
来のパターン発生回路においてレベル０〜レベルＣを所
定のタイミングでパターンセレクト回路３により切り換
えて出力すればよい。この所定のタイミングはパターン
変化位置パルス発生回路１により図１０（ｂ）に示すよ
うにパターン変化位置パルスＰ１，Ｐ２，Ｐ３，Ｐ４と
して出力される。このパターン変化位置パルスを図９に
示すセレクトパルス発生回路２のカウンタ１４でカウン
トしてＳ１，Ｓ０の出力をパルスＰ１が入るまでＳ１，
Ｓ０＝０，０、パルスＰ１が入ってからパルスＰ２が入
るまでＳ１，Ｓ０＝０，１、パルスＰ２が入ってからパ
ルスＰ３が入るまでＳ１，Ｓ０＝１，０、パルスＰ３が
入ってからパルスＰ４が入るまでＳ１，Ｓ０＝１，１、
パルスＰ４が入って以降はＳ１，Ｓ０＝０，０とするこ
とにより、Ｓ１，Ｓ０＝０，０の時はレベル０が、Ｓ
１，Ｓ０＝０，１の時はレベルＡが、Ｓ１，Ｓ０＝１，
０の時はレベルＢが、Ｓ１，Ｓ０＝１，１の時はレベル
Ｃが選択され、図１０（ａ）に示す階段波パターンが得
られる。さて、パターン発生を行う場合は、ＲＯＭ（リ
ード・オンリー・メモリ）等でも種々のパターンを発生
することが可能だが、パターン変化位置を変えれない。
パターン変化位置を変えたい場合はマイコン等でその変
化位置をレジスタ等に書込み、任意の値に書き換えられ
る構成が好ましい。そのような構成のパターン発生回路
は、パターン変化位置パルス発生回路１の構成が例えば
図８のようになっている。図８でカウンタ４はパターン
の繰り返しの１サイクル分のクロック数をカウントでき
るビット数を持つカウンタで、同期信号ＨＤがＬＯＷ
（０）でリセットがかかり、ＨＤが立ち上がってからク
ロックをカウントしていく。レジスタ５〜レジスタ８は
図１０（ｃ）に示すように、ＨＤが立ち上がってからパ
ターン変化位置パルスまでのクロック数ａ〜ｄがそれぞ
れ格納される。この格納された各レジスタの値と、同期
信号ＨＤによりリセットされた後クロックをカウントし
ていくカウンタ４の値がコンパレータ９〜コンパレータ
１２でそれぞれ比較され、カウント値とレジスタの値が
一致した時にＨＩＧＨ（１）が出力され、パターン変化
位置パルスＰ１〜Ｐ４を出力する。さらに、ＯＲゲート
１３によりその出力の論理和がとられ、図１０（ｂ）に
示すパターン変化位置パルスが発生される。このパルス
により図１０（ａ）の階段波パターンを得ることができ
る。また、そのパターンの変化位置を変えるには、各レ
ジスタの設定値を変えれば簡単に行える。2. Description of the Related Art As a conventional pattern generating circuit, for example, there is one shown in FIG. In FIG. 7, reference numeral 1 is a pattern change position pulse generation circuit that indicates a pattern change position, 2 is a select pulse generation circuit that controls the pattern selection method based on the pattern change position pulse, and 3 is S1 and S0 by select pulses S0 and S1 = 0,0
, I0 input when S1, S0 = 0, 1 I1 input,
I2 input when S1, S0 = 1, 0, S1, S0 = 1,
When it is 1, it is a pattern select circuit for selecting and outputting the I3 input. The operation of the conventional pattern generating circuit configured as described above will be described with reference to FIGS. FIG. 8 shows the internal structure of the pattern change position pulse generation circuit 1. In FIG. 8, reference numeral 4 is a counter that counts a clock (CLK) and is reset by a synchronization signal (HD). Reference numerals 5 to 8 are registers that store the number of clocks at the pattern change position, 9 to 12 are comparators that compare the value of each register with the number of clocks, and output HIGH (1) when they are equal, and 13 is an OR gate. Also,
FIG. 9 shows an example of the internal configuration of the select pulse generating circuit 2. In FIG. 9, 14 is a 2-bit counter that counts pattern change position pulses. Here, FIG.
When it is desired to obtain the staircase wave pattern shown in (a), level 0 to level C may be switched by the pattern select circuit 3 at a predetermined timing and output in the conventional pattern generating circuit of FIG. This predetermined timing is output by the pattern change position pulse generation circuit 1 as pattern change position pulses P1, P2, P3 and P4 as shown in FIG. The pattern changing position pulse is counted by the counter 14 of the select pulse generating circuit 2 shown in FIG. 9, and the output of S1 and S0 is S1 until the pulse P1 is received.
S0 = 0,0, from pulse P1 to pulse P2, S1, S0 = 0,1, from pulse P2 to pulse P3, S1, S0 = 1,0, from pulse P3 S1, S0 = 1, 1, until pulse P4 comes in,
After the pulse P4 enters, by setting S1, S0 = 0, 0, when S1, S0 = 0, 0, the level 0 is changed to S
1, when S0 = 0,1, the level A is S1, S0 = 1,
When it is 0, the level B is selected, and when S1, S0 = 1, 1, the level C is selected, and the staircase wave pattern shown in FIG. 10A is obtained. When a pattern is generated, a ROM (read only memory) or the like can generate various patterns, but the pattern change position cannot be changed.
When it is desired to change the pattern change position, it is preferable that the change position is written in a register or the like by a microcomputer or the like and rewritten to an arbitrary value. In the pattern generating circuit having such a configuration, the configuration of the pattern change position pulse generating circuit 1 is, for example, as shown in FIG. In FIG. 8, the counter 4 is a counter having a bit number capable of counting the number of clocks for one cycle of pattern repetition, and the synchronization signal HD is LOW.
At (0), reset is applied and clocks are counted after HD starts. As shown in FIG. 10C, the registers 5 to 8 store the clock numbers a to d from the rise of HD to the pattern change position pulse, respectively. The values of the stored registers and the values of the counter 4 which counts the clock after being reset by the synchronization signal HD are compared by the comparators 9 to 12, respectively, and when the count value and the value of the register match, HIGH (1) is output and the pattern change position pulses P1 to P4 are output. Further, the OR gate 13 takes the logical sum of the outputs, and the pattern change position pulse shown in FIG. 10B is generated. With this pulse, the staircase wave pattern of FIG. 10A can be obtained. The changing position of the pattern can be easily changed by changing the setting value of each register.
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、パターン変化位置は容易に変えられる
が、多数のパターン変化を必要とする場合は、その数に
応じたパターン変化位置パルスを発生しなくてはなら
ず、そのためにレジスタ，コンパレータの数をそのパタ
ーン変化位置の数だけ必要としなければならない。しか
も、パターン変化位置が増えれば増えるほどレジスタの
ビット数も必然的に増やさなくてはならず、回路規模が
増大するという問題点を有する。例えば、図１０（ｃ）
のレジスタ設定値をａ＝５０，ｂ＝２００，ｃ＝４０
０，ｄ＝７００とすると、レジスタＡ５は６ビット、レ
ジスタＢ６は８ビット、レジスタＣ７は９ビット、レジ
スタＤ８は１０ビットとなり、パターン変化位置が増え
れば増えるほど必然的にビット数の大きいレジスタが増
えることになる。本発明は上記従来の問題点を解決する
もので、回路規模増大なしに簡単な回路構成で種々のパ
ターンを得ることができるパターン発生回路を提供する
ことを目的とする。However, in the above conventional structure, the pattern change position can be easily changed, but when a large number of pattern changes are required, the pattern change position pulse corresponding to the number is generated. It is necessary to provide as many registers and comparators as the number of pattern change positions. Moreover, as the number of pattern change positions increases, the number of bits in the register must inevitably increase, resulting in an increase in circuit scale. For example, FIG.
Register setting values of a = 50, b = 200, c = 40
Assuming 0 and d = 700, the register A5 has 6 bits, the register B6 has 8 bits, the register C7 has 9 bits, and the register D8 has 10 bits. Will increase. SUMMARY OF THE INVENTION It is an object of the present invention to solve the above conventional problems and to provide a pattern generation circuit which can obtain various patterns with a simple circuit configuration without increasing the circuit scale.
【課題を解決するための手段】この目的を達成するため
に本発明のパターン発生回路は、パターン変化位置パル
ス発生回路が、同期パルスに同期してカウント動作を始
めクロックのカウント数を出力するカウンタと、パター
ンが変化する位置間のクロック数の値を格納するレジス
タ群と、前記レジスタ群の出力が入力され、その内の１
つの値を選択して出力するマルチプレクサと、前記カウ
ンタの出力の値と前記マルチプレクサの出力の値を比較
し、一致した時にパターン変化位置のパルスを発生する
コンパレータと、前記同期パルスと前記コンパレータの
出力のパターン変化位置のパルスに応じ前記マルチプレ
クサの選択の仕方をコントロールする制御回路とを備
え、前記コンパレータより出力されるパターン変化位置
のパルスにより前記カウンタのカウント動作をリセット
するように構成されている。To achieve this object, a pattern generation circuit of the present invention is a counter in which a pattern change position pulse generation circuit starts a counting operation in synchronization with a synchronization pulse and outputs a count number of a clock. , A register group for storing the value of the number of clocks between the positions where the pattern changes, and the output of the register group are input, and 1 of them is input.
A multiplexer that selects and outputs two values, a comparator that compares the output value of the counter and the output value of the multiplexer, and generates a pulse at the pattern change position when they match, the synchronization pulse and the output of the comparator And a control circuit for controlling the selection method of the multiplexer according to the pulse at the pattern change position, and the counting operation of the counter is reset by the pulse at the pattern change position output from the comparator.
【作用】本発明は上記した構成により、同期信号でカウ
ンタはリセットされ、０よりクロック数をカウントして
いく。また、制御回路はリセットの位置から最初のパタ
ーン変化位置までのクロック数が格納されたレジスタを
セレクト回路が選択するようにコントロールパルスを出
力する。この最初のレジスタの値とカウンタの値をコン
パレータで比較し、一致した時に最初のパターン変化位
置パルスを発生する。このパルスによりカウンタはリセ
ットされ再度０よりクロックをカウントしていく。同時
に制御回路はその時点のパターン変化位置から次のパタ
ーン変化位置までのクロック数の値が格納されたレジス
タをセレクト回路が選択するようにセレクトパルスを発
生する。このように、パターン変化位置パルスによりカ
ウンタのリセット動作とレジスタの選択切り替えを繰り
返す。According to the present invention, the counter is reset by the synchronizing signal and the number of clocks is counted from 0 by the above-mentioned configuration. Further, the control circuit outputs a control pulse so that the select circuit selects the register in which the number of clocks from the reset position to the first pattern change position is stored. The comparator compares the value of the first register with the value of the counter, and when they match, the first pattern change position pulse is generated. The counter is reset by this pulse and the clock is counted again from 0. At the same time, the control circuit generates a select pulse so that the select circuit selects the register in which the value of the number of clocks from the pattern change position at that time to the next pattern change position is stored. In this way, the reset operation of the counter and the selection switching of the register are repeated by the pattern change position pulse.
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。なお、本発明のパターン発生回路は図
７に示す従来例の構成と同様であり、異なるのはパター
ン変化位置パルス発生回路の内部構成のみである。図１
は本発明の実施例におけるパターン発生回路の中のパタ
ーン変化位置パルス発生回路の構成を示すブロック図で
ある。図１において、１５はインバータ、１６はＮＯＲ
ゲート、１７はクリア付きカウンタ、１８はレジスタ
群、１９はセレクトパルスＳ０，Ｓ１によりＳ１，Ｓ０
＝０，０の時Ｉ０入力を、Ｓ１，Ｓ０＝０，１の時Ｉ１
入力を、Ｓ１，Ｓ０＝１，０の時Ｉ２入力を、Ｓ１，Ｓ
０＝１，１の時Ｉ３入力を選択して出力するセレクト回
路、２０はパターン変化位置パルスと同期信号ＨＤによ
りセレクトパルスＳ０，Ｓ１を発生する制御回路、２１
はカウンタ１７の出力とセレクト回路１９の出力を比較
し、一致したときにＨＩＧＨ（１）を出力するコンパレ
ータである。以下、パターン変化位置パルス発生回路の
動作のみについて、図１〜図６を用いて説明する。ま
ず、従来例と同様に、図１０（ａ）の階段波パターンを
発生する場合を考える。図１において、レジスタ群１８
のレジスタＡ，Ｂ，Ｃ，Ｄには従来例と違いそれぞれ図
１０（ｃ）に示すレジスタ値ａ，ｂ１，ｃ１，ｄ１が設
定される。つまり、同期信号ＨＤの立ち上がりからのク
ロック数の設定値ではなく、各パターン変化位置間のク
ロック数の値が設定されている。ゆえに、パターン変化
位置のクロック数を図１０（ｃ）に示している数値であ
るとすると、ａ＝５０，ｂ１＝１５０，ｃ１＝２００，
ｄ１＝３００となり、レジスタＡは６ビット、レジスタ
Ｂは８ビット、レジスタＣは８ビット、レジスタＤは９
ビットとなる。制御回路２０は図７の従来例のセレクト
パルス発生回路２と同様な回路で、図２に示す２ビット
カウンタで構成されており、同期信号ＨＤによりリセッ
トされ、パターン変化位置パルスをカウントしてセレク
ト信号Ｓ０，Ｓ１を出力する。つまり、Ｓ１，Ｓ０の出
力は、０からパルスＰ１が入るまでＳ１，Ｓ０＝０，
０、パルスＰ１が入ってからパルスＰ２が入るまでＳ
１，Ｓ０＝０，１、パルスＰ２が入ってからパルスＰ３
が入るまでＳ１，Ｓ０＝１，０、パルスＰ３が入ってか
らパルスＰ４が入るまでＳ１，Ｓ０＝１，１、パルスＰ
４が入って以降はＳ１，Ｓ０＝０，０となる。この制御
回路２０より出力されるセレクト信号Ｓ０，Ｓ１によ
り、セレクト回路１９は、図７の従来例のパターンセレ
クト回路３と同様な動作でレジスタＡ〜Ｄの値をコンパ
レータ２１のＢ入力へ出力する。つまり、Ｓ１，Ｓ０＝
０，０の時はレジスタＡの値のａを、Ｓ１，Ｓ０＝０，
１の時はレジスタＢの値のｂ１を、Ｓ１，Ｓ０＝１，０
の時はレジスタＣの値のｃ１を、Ｓ１，Ｓ０＝１，１の
時はレジスタＤの値のｄ１を出力する。一方、コンパレ
ータ２１のＡ入力にはカウンタ１７の出力が入力されて
いる。このカウンタ１７は、インバータ１５とＮＯＲゲ
ート１６により同期信号ＨＤまたはパターン変化位置パ
ルスでリセットがかかる構成になっている。ここで、各
回路での遅延時間を無視し、同期信号ＨＤが立ち上がっ
てからの動作を考えると、まず、制御回路２０の出力は
Ｓ１，Ｓ０＝０，０であり、コンパレータ２１にはセレ
クト回路１９よりレジスタＡのａ＝５０の値が入力され
ている。カウンタ１７は、０よりカウントを始め、５０
クロックをカウントするとコンパレータ２１の出力がＨ
ＩＧＨ（１）となり、パターン変化位置パルスＰ１を発
生する。このパルスによりカウンタ１７はリセットがか
かる。同時に制御回路２０の出力がＳ１，Ｓ０＝０，１
となり、セレクト回路１９はレジスタＢの値ｂ１＝１５
０の値を出力する。故に、コンパレータ２１の出力はＬ
ＯＷ（０）となり、カウンタ１７は再びカウント動作と
なり、０よりカウントを始める。以下、パターン変化位
置パルスの発生と同時に、カウンタ１７のリセット動作
と、セレクト回路１９によるレジスタ群１８のセレクト
切り替えを行い、従来例と同様に図１０（ｂ）のパター
ン変化位置パルスＰ１〜Ｐ４を発生させ、図１０（ａ）
の階段波パターンを得ることができる。このように本実
施例におけるパターン変化位置パルス発生回路において
は、レジスタの設定値として各パターン変化位置間のク
ロック数が設定されているため、レジスタのビット数を
減らすことができるとともに、コンパレータも１つで済
ませることができる。次に、図３（ａ）に示すような対
称的なパターン発生の場合について、図４を用いて説明
する。図３（ａ）のパターンは映像信号をモニターで見
たときのパターンであり、テレビカメラのビューファイ
ンダー等に表示される枠パターンである。この枠パター
ンの場合は、パターンの変化位置の映像信号のレベルが
任意のレベルであり（これが枠信号となる）、パターン
変化位置パルス間の信号レベルは黒レベルと考えてよ
い。つまり、パターン変化位置パルスのみで枠パターン
となる。ここでは水平方向のパターン変化のみを考え
る。図４は図１のパターン変化位置パルス発生回路の中
の制御回路２０の内部構成を示している。図４で、２３
は同期信号ＨＤでリセットのかかる３ビットのカウン
タ、２４，２５はＳ入力でＩ０，Ｉ１入力を切り換えて
出力するマルチプレクサであり、Ｓ＝ＬＯＷ（０）の時
Ｉ０入力を、Ｓ＝ＨＩＧＨ（１）の時Ｉ１入力を出力す
る。また、２６，２７はインバータである。図４の回路
の場合、パターン変化位置パルスの数と、Ｓ０，Ｓ１の
関係および図１のセレクト回路１９のレジスタセレクト
は、以下の（表１）のようになる。Embodiments of the present invention will be described below with reference to the drawings. The pattern generation circuit of the present invention is similar to the configuration of the conventional example shown in FIG. 7, and the only difference is the internal configuration of the pattern change position pulse generation circuit. Figure 1
FIG. 3 is a block diagram showing a configuration of a pattern change position pulse generation circuit in the pattern generation circuit in the embodiment of the present invention. In FIG. 1, 15 is an inverter and 16 is a NOR
Gate, 17 is a counter with clear, 18 is a register group, 19 is S1, S0 by select pulse S0, S1
= 0,0 I0 input, S1, S0 = 0,1 I1 input
Input S1 and S0 = 1,0 and input I2 to S1 and S0
A select circuit for selecting and outputting the I3 input when 0 = 1, 1, a control circuit 20 for generating select pulses S0, S1 according to the pattern change position pulse and the synchronizing signal HD, 21
Is a comparator that compares the output of the counter 17 and the output of the select circuit 19 and outputs HIGH (1) when they match. Only the operation of the pattern change position pulse generation circuit will be described below with reference to FIGS. First, as in the conventional example, consider the case where the staircase wave pattern of FIG. In FIG. 1, the register group 18
The register values a, b1, c1 and d1 shown in FIG. 10 (c) are respectively set in the registers A, B, C and D of FIG. That is, the value of the number of clocks between each pattern change position is set, not the setting value of the number of clocks from the rising of the synchronizing signal HD. Therefore, assuming that the number of clocks at the pattern change position is the numerical value shown in FIG. 10C, a = 50, b1 = 150, c1 = 200,
d1 = 300, register A has 6 bits, register B has 8 bits, register C has 8 bits, and register D has 9 bits.
Become a bit. The control circuit 20 is a circuit similar to the select pulse generating circuit 2 of the conventional example of FIG. 7, and is composed of a 2-bit counter shown in FIG. 2. The control circuit 20 is reset by the synchronizing signal HD and counts pattern change position pulses to select. The signals S0 and S1 are output. That is, the outputs of S1 and S0 are S1 and S0 = 0, from 0 until the pulse P1 enters.
0, S after the pulse P1 is received until the pulse P2 is received
1, S0 = 0,1, pulse P2 after input of pulse P2
Until S1 and S0 = 1,0 until pulse P3 is received until pulse P4 is received S1, S0 = 1 and 1, pulse P
After 4 is entered, S1, S0 = 0, 0. By the select signals S0 and S1 output from the control circuit 20, the select circuit 19 outputs the values of the registers A to D to the B input of the comparator 21 in the same operation as the pattern select circuit 3 of the conventional example of FIG. .. That is, S1, S0 =
When 0, 0, the value a of the register A is set to S1, S0 = 0,
When it is 1, the value b1 of the register B is set to S1, S0 = 1,0.
When it is, the value c1 of the register C is output, and when S1, S0 = 1, 1, the value d1 of the register D is output. On the other hand, the output of the counter 17 is input to the A input of the comparator 21. The counter 17 is configured to be reset by the synchronizing signal HD or the pattern change position pulse by the inverter 15 and the NOR gate 16. Here, considering the operation after the synchronization signal HD rises, ignoring the delay time in each circuit, first, the output of the control circuit 20 is S1, S0 = 0, 0, and the comparator 21 has a select circuit. The value of a = 50 of the register A is input from 19. The counter 17 starts counting from 0 to 50
When the clock is counted, the output of the comparator 21 becomes H
It becomes IGH (1), and the pattern change position pulse P1 is generated. The counter 17 is reset by this pulse. At the same time, the output of the control circuit 20 is S1, S0 = 0, 1
Therefore, the select circuit 19 sets the value of register B to b1 = 15.
Output a value of 0. Therefore, the output of the comparator 21 is L
OW (0) is reached, the counter 17 starts counting again, and starts counting from 0. At the same time as the generation of the pattern change position pulse, the reset operation of the counter 17 and the selection switching of the register group 18 by the select circuit 19 are performed, and the pattern change position pulses P1 to P4 of FIG. Generated, FIG. 10 (a)
The staircase wave pattern of can be obtained. As described above, in the pattern change position pulse generation circuit in the present embodiment, the number of clocks between pattern change positions is set as the set value of the register, so that the number of bits of the register can be reduced and the comparator also has a value of 1. Can be done in one. Next, the case of symmetrical pattern generation as shown in FIG. 3A will be described with reference to FIG. The pattern of FIG. 3A is a pattern when the video signal is viewed on the monitor, and is a frame pattern displayed on the viewfinder or the like of the television camera. In the case of this frame pattern, the level of the video signal at the pattern change position is an arbitrary level (this becomes the frame signal), and the signal level between the pattern change position pulses may be considered to be the black level. That is, a frame pattern is formed only by the pattern change position pulse. Here, only the pattern change in the horizontal direction is considered. FIG. 4 shows the internal configuration of the control circuit 20 in the pattern change position pulse generation circuit of FIG. In FIG. 4, 23
Is a 3-bit counter which is reset by the synchronizing signal HD, and 24 and 25 are multiplexers for switching and outputting the I0 and I1 inputs with the S input. When S = LOW (0), the I0 input is input with S = HIGH (1 ), The I1 input is output. Further, 26 and 27 are inverters. In the case of the circuit of FIG. 4, the relationship between the number of pattern change position pulses and S0 and S1 and the register select of the select circuit 19 of FIG. 1 are as shown in (Table 1) below.
【表１】 故に、図３（ｂ）に示すように、パターン変化位置パル
スはＰ１〜Ｐ７の７個あるので、本来ならレジスタは７
個必要であるが、本発明の場合は上記の（表１）からわ
かるように制御回路４を図４のような構成とすることに
より、図３（ｃ）に示すレジスタ設定値ａ〜ｄを格納す
るための４個のレジスタだけでよく、レジスタ回路規模
を約半分近くに減らすことができる。また、図５（ａ）
は図３（ａ）と同様にして、映像信号をモニターで見た
ときのパターンであり、カラーバーパターンである。こ
のパターンは、パターン変化位置パルス間の映像信号は
それぞれ任意のレベルになっている（例えば、白レベ
ル、黄色（Ｙｅ）レベル等）。つまり、図１０（ａ）に
示す階段波パターンと同様にパターン変化位置で任意の
レベルに映像信号を切り換えて出力する。ただ、このカ
ラーバーパターンの場合は、パターン間の幅が同一であ
る繰り返しパターンである。このような繰返しパターン
の場合には、本実施例において制御回路２０の構成を例
えば図６に示すような、同期信号ＨＤでリセットがかか
り、パターン変化位置パルスのＨＩＧＨ（１）入力でセ
ットがかかるＲＳフリップフロップ２８で構成すること
により、レジスタとして図５（ｃ）に示す設定値ａとｂ
１を格納するレジスタ２つのみを持てばよい。また、セ
レクト回路１９も２入力より１つを出力するセレクト回
路でよくなる。故に、従来の場合には、パターン変化位
置の設定値ａ〜ｉ（図５（ｃ））の値を格納する９個の
レジスタが必要であるものに比べ、格段に規模を小さく
することができる。なお、映像信号等で用いられるパタ
ーン発生の場合は、水平，垂直の２次元的パターン発生
が多いが、そのようなパターン発生の場合でも本発明の
パターン発生回路が回路規模を削減するのに有効である
ことは言うまでもない。[Table 1] Therefore, as shown in FIG. 3B, since there are seven pattern change position pulses P1 to P7, the register should normally be seven.
In the case of the present invention, the register setting values a to d shown in FIG. 3C are obtained by configuring the control circuit 4 as shown in FIG. Only four registers for storing are required, and the register circuit scale can be reduced to about half. In addition, FIG.
Similarly to FIG. 3A, is a pattern when the video signal is viewed on the monitor and is a color bar pattern. In this pattern, the video signal between the pattern change position pulses has an arbitrary level (for example, white level, yellow (Ye) level, etc.). That is, similar to the staircase wave pattern shown in FIG. 10A, the video signal is switched to an arbitrary level and output at the pattern change position. However, this color bar pattern is a repetitive pattern in which the widths between the patterns are the same. In the case of such a repetitive pattern, the configuration of the control circuit 20 in the present embodiment is reset by the synchronizing signal HD as shown in FIG. 6, for example, and set by the HIGH (1) input of the pattern change position pulse. By configuring the RS flip-flop 28, the set values a and b shown in FIG.
It suffices to have only two registers for storing 1. Further, the select circuit 19 may be a select circuit which outputs one out of two inputs. Therefore, in the conventional case, the scale can be remarkably reduced as compared with a case where nine registers for storing the set values a to i (FIG. 5C) of the pattern change position are required. .. In the case of pattern generation used for video signals and the like, horizontal and vertical two-dimensional pattern generation is common, but even in the case of such pattern generation, the pattern generation circuit of the present invention is effective in reducing the circuit scale. Needless to say.
【発明の効果】以上説明したように本発明によれば、ビ
ット数の少ないレジスタと簡単な回路構成の制御回路に
より、パターン発生に必要なパターン変化位置パルスを
発生することができ、映像信号等で必要な種々のパター
ンを回路規模を増大することなく発生することができ
る。特に、映像信号で特有の対称パターンや繰り返しパ
ターン等には有効であり、その実用的効果は大きい。As described above, according to the present invention, the pattern change position pulse necessary for pattern generation can be generated by a register having a small number of bits and a control circuit having a simple circuit structure, and a video signal or the like can be generated. It is possible to generate various patterns required in the above-mentioned method without increasing the circuit scale. In particular, it is effective for a symmetrical pattern or a repeating pattern peculiar to a video signal, and its practical effect is great.
【図１】本発明の実施例におけるパターン発生回路の中
のパターン変化位置パルス発生回路の構成を示すブロッ
ク図FIG. 1 is a block diagram showing a configuration of a pattern change position pulse generation circuit in a pattern generation circuit according to an embodiment of the present invention.
【図２】図１の制御回路２０の内部構成の１例を示すブ
ロック図2 is a block diagram showing an example of an internal configuration of a control circuit 20 of FIG.
【図３】枠パターン及びその時のパターン変化位置パル
ス、レジスタ設定値の説明図FIG. 3 is an explanatory diagram of a frame pattern, a pattern change position pulse at that time, and register setting values.
【図４】図３の枠パターンの場合の制御回路２０の内部
構成の１例を示すブロック図4 is a block diagram showing an example of an internal configuration of a control circuit 20 in the case of the frame pattern of FIG.
【図５】カラーバーパターン及びその時のパターン変化
位置パルス、レジスタ設定値の説明図FIG. 5 is an explanatory diagram of a color bar pattern, a pattern change position pulse at that time, and register setting values.
【図６】図５のカラーバーパターンの場合の制御回路２
０の内部構成の１例を示すブロック図FIG. 6 is a control circuit 2 in the case of the color bar pattern of FIG.
Block diagram showing an example of the internal configuration of 0
【図７】従来のパターン発生回路の構成を示すブロック
図FIG. 7 is a block diagram showing a configuration of a conventional pattern generation circuit.
【図８】図７のパターン変化位置パルス発生回路１の内
部構成を示すブロック図8 is a block diagram showing the internal configuration of the pattern change position pulse generation circuit 1 of FIG.
【図９】図７のセレクトパルス発生回路２の内部構成を
示すブロック図9 is a block diagram showing the internal configuration of the select pulse generating circuit 2 of FIG.
【図１０】図７のパターン発生回路の動作を説明するた
めの波形図10 is a waveform chart for explaining the operation of the pattern generation circuit of FIG.
１５ インバータ １６ ＮＯＲゲート １７ カウンタ １８ レジスタ群 １９ セレクト回路 ２０ 制御回路 ２１ コンパレータ 15 inverter 16 NOR gate 17 counter 18 register group 19 select circuit 20 control circuit 21 comparator
Claims (2)
するパターン変化位置パルス発生回路の出力によりレベ
ルを切り換えて出力するパターン発生回路において、 前記パターン変化位置パルス発生回路が、同期パルスに
同期してカウント動作を始めクロックのカウント数を出
力するカウンタと、 パターンが変化する位置間のクロック数の値を格納する
レジスタ群と、 前記レジスタ群の出力が入力され、その内の１つの値を
選択して出力するマルチプレクサと、 前記カウンタの出力の値と前記マルチプレクサの出力の
値とを比較し、一致した時にパターン変化位置のパルス
を発生するコンパレータと、 前記同期パルスと前記コンパレータの出力のパターン変
化位置のパルスに応じ前記マルチプレクサの選択の仕方
をコントロールする制御回路とを備え、 前記コンパレータより出力されるパターン変化位置のパ
ルスにより前記カウンタのカウント動作をリセットする
ことを特徴とするパターン発生回路。1. A pattern generating circuit for switching a level according to the output of a pattern changing position pulse generating circuit for generating a pulse at a position where a pattern changes, and outputting the pulse in synchronization with a synchronizing pulse. A counter that starts the counting operation and outputs the count number of the clock, a register group that stores the value of the clock number between the positions where the pattern changes, the output of the register group is input, and one of the values is selected. A multiplexer that outputs the output of the counter, a comparator that compares the output value of the counter and the output value of the multiplexer, and generates a pulse at the pattern change position when they match, the synchronization pulse and the pattern change position of the output of the comparator. Control circuit that controls how to select the multiplexer according to the pulse of Preparative comprising, pattern generating circuit by the pulse pattern change position output from the comparator, characterized in that resetting the counting operation of the counter.
間のクロック数が同一となる場合は１個のレジスタで代
表し、すべて異なるクロック数の値を格納するレジスタ
より構成されることを特徴とする請求項１に記載のパタ
ーン発生回路。2. The register group is constituted by registers which represent one register when the number of clocks between positions where the pattern changes are the same and all store values of different numbers of clocks. The pattern generation circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346121A JPH05183397A (en) | 1991-12-27 | 1991-12-27 | Pattern generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346121A JPH05183397A (en) | 1991-12-27 | 1991-12-27 | Pattern generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183397A true JPH05183397A (en) | 1993-07-23 |
Family
ID=18381277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346121A Pending JPH05183397A (en) | 1991-12-27 | 1991-12-27 | Pattern generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183397A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009507418A (en) * | 2005-08-31 | 2009-02-19 | トムソン ライセンシング | Efficient test generator for video test patterns |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094525A (en) * | 1983-10-28 | 1985-05-27 | Nec Corp | Time division pulse pattern generator |
-
1991
- 1991-12-27 JP JP3346121A patent/JPH05183397A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094525A (en) * | 1983-10-28 | 1985-05-27 | Nec Corp | Time division pulse pattern generator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009507418A (en) * | 2005-08-31 | 2009-02-19 | トムソン ライセンシング | Efficient test generator for video test patterns |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5434624A (en) | Apparatus for producing a multi-scene video signal | |
| JPH05183397A (en) | Pattern generation circuit | |
| US4908614A (en) | Image data output apparatus | |
| KR100594315B1 (en) | Multiple pulse generator | |
| KR100232028B1 (en) | A mosaic effect generating apparatus | |
| JP2542707B2 (en) | Horizontal sync pulse measurement circuit | |
| US6873365B1 (en) | Timing generator of image input device | |
| JP2586712B2 (en) | Asynchronous signal selection circuit | |
| JPS61243527A (en) | Bit buffer circuit | |
| JPS6123907B2 (en) | ||
| JPS5910084A (en) | Data transfer device | |
| JP2757714B2 (en) | Frame pulse generation circuit | |
| JP2602355B2 (en) | Drive circuit for solid-state image sensor | |
| JP3564439B2 (en) | Image display device and image display method | |
| JP2807044B2 (en) | Synchronous signal generator for image sensor test | |
| JPH0514186A (en) | Pulse width modulation circuit | |
| JPH0831984B2 (en) | Video effect device | |
| JPH0636028A (en) | Histogram generating device | |
| KR950003029B1 (en) | Method for generating control signal for image signal processing system | |
| KR100250147B1 (en) | Screen divide signal generator | |
| JP2621260B2 (en) | Image scaling device | |
| KR960010380Y1 (en) | Block start signal generating circuit | |
| JPS5961880A (en) | Field memory reading control circuit | |
| JPH05153508A (en) | Integrated circuit for ccd drive | |
| JPH01105667A (en) | Average value data output circuit |