JP2008545190A - 集積回路およびオンチップメモリへのアクセスの確保方法 - Google Patents
集積回路およびオンチップメモリへのアクセスの確保方法 Download PDFInfo
- Publication number
- JP2008545190A JP2008545190A JP2008519101A JP2008519101A JP2008545190A JP 2008545190 A JP2008545190 A JP 2008545190A JP 2008519101 A JP2008519101 A JP 2008519101A JP 2008519101 A JP2008519101 A JP 2008519101A JP 2008545190 A JP2008545190 A JP 2008545190A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- data bus
- chip
- peripheral device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
集積回路は:周辺デバイス(10)からの読出し命令の受信時に、所定のアクセス権に従って、周辺デバイス(10)にメモリセグメントへのアクセスを許可または拒否するオンチップアクセス権マネジャー(40)と、メモリデータバスに接続され、メモリセグメントへのアクセスが許可されない限り、各メモリデータバスワイヤに設定された論理1または0へのアクセスをブロックするようにアクセス権マネジャーにより制御可能な、オンチップロック(50)とを備える。
Description
本発明は、集積回路およびオンチップメモリへのアクセスを確実にする方法に関する。
既存の集積回路は:
a)メモリに格納されているデータを少なくとも1つのデバイスに伝える複数の伝導性のワイヤを有するオンチップメモリデータバスと、
b)読出し命令に応えてメモリセグメントに格納されているデータが少なくとも1つの周辺デバイスに伝えられるように、メモリセグメントに格納されているデータに従って、メモリデータバスの各ワイヤに論理1または論理0を設定するように制御可能である、メモリデータバスに接続されたオンチップメモリと、
c)周辺デバイスから読出し命令を受信すると、所定のアクセス権に従って、メモリセグメントへのアクセスを周辺デバイスに許可または拒否する、オンチップアクセス権マネジャーと、
を具えている。
a)メモリに格納されているデータを少なくとも1つのデバイスに伝える複数の伝導性のワイヤを有するオンチップメモリデータバスと、
b)読出し命令に応えてメモリセグメントに格納されているデータが少なくとも1つの周辺デバイスに伝えられるように、メモリセグメントに格納されているデータに従って、メモリデータバスの各ワイヤに論理1または論理0を設定するように制御可能である、メモリデータバスに接続されたオンチップメモリと、
c)周辺デバイスから読出し命令を受信すると、所定のアクセス権に従って、メモリセグメントへのアクセスを周辺デバイスに許可または拒否する、オンチップアクセス権マネジャーと、
を具えている。
オンチップメモリデータバスは、周辺デバイスに直結されている。集積回路の動作期間中に、アクセス権マネジャーは、メモリセグメントに格納されているデータに関する読出し命令を送信する各周辺デバイスのアクセス権を判定する。
周辺デバイスがメモリセグメントへアクセスする権利を有する場合には、アクセス権マネジャーがアクセスを許可し、かつそのときのみ、オンチップメモリは、格納されているデータをメモリデータバスを介してデバイスへ伝えるように制御される。
デバイスのアクセス権を判定し、格納されているデータを伝えるべくメモリを制御する動作は、時間がかかり、さらに、オンチップメモリと周辺デバイスとの間のデータ通信速度を低下させる。
アクセスがアクセス権マネジャーによって判定されるメモリの一例が、Challenerらによる特許文献1に開示されている。
従って、本発明の目的は、オンチップメモリと周辺デバイスとの間のデータ通信速度を向上するように設計した集積回路を提供することにある。
前述のおよび他の目的に鑑み、本発明によれば:
d)メモリセグメントへのアクセスが許可されない限り、各メモリデータバスに設定された論理1または0へのアクセスをブロックするようにアクセス権マネジャーにより制御可能な、メモリデータバスに接続されたオンチップロック、
を具える集積回路が提供される。
d)メモリセグメントへのアクセスが許可されない限り、各メモリデータバスに設定された論理1または0へのアクセスをブロックするようにアクセス権マネジャーにより制御可能な、メモリデータバスに接続されたオンチップロック、
を具える集積回路が提供される。
上述の集積回路において、ロックは、メモリセグメントへのアクセスが許可されない限り、周辺デバイスからのメモリデータバスへのあらゆるアクセスをブロックする。従って、メモリセグメントへの周辺デバイスのアクセス権が最終的に許可される前に、メモリデータバスの各ワイヤに論理1または0を設定するためのオンチップメモリの制御を開始することができる。その結果、メモリセグメントへのアクセスが許可されたときには、メモリデータバスのワイヤに論理1または0を設定するプロセスの少なくとも一部がすでに実行されているため、メモリに格納されているデータへアクセスするための時間が低減される。
上述の集積回路の実施態様は、以下の1つまたは複数の特徴を含むことができる:
‐ロックは、メモリセグメントへのアクセスが許可された場合に、メモリデータバスの各ワイヤを、周辺デバイスのデータ入力ポートに接続されているオンチップデバイスデータバスの対応するワイヤへ接続するように、アクセス権マネジャーにより制御可能、
‐ロックは、メモリセグメントへのアクセスが拒否された場合に、メモリデータバスの各ワイヤにダミーの論理1または0を設定するように、アクセス権マネジャーにより制御可能。
‐ロックは、メモリセグメントへのアクセスが許可された場合に、メモリデータバスの各ワイヤを、周辺デバイスのデータ入力ポートに接続されているオンチップデバイスデータバスの対応するワイヤへ接続するように、アクセス権マネジャーにより制御可能、
‐ロックは、メモリセグメントへのアクセスが拒否された場合に、メモリデータバスの各ワイヤにダミーの論理1または0を設定するように、アクセス権マネジャーにより制御可能。
上述の集積回路の実施態様には、以下の利点がある:
‐各デバイスのデータバスワイヤにダミーの論理1または0を設定すると、デバイスのデータバスに送信された以前の読出しデータが消去され、さらに、各ワイヤが所定の状態に設定される
‐各デバイスのデータバスワイヤにダミーの論理1または0を設定すると、デバイスのデータバスに送信された以前の読出しデータが消去され、さらに、各ワイヤが所定の状態に設定される
本発明は、上述の集積回路内のオンチップメモリへのアクセスを確保する方法にも関し、当該方法は:
a)オンチップメモリが、読出し命令に応答して、メモリセグメントに格納されているデータを周辺デバイスへ伝えることを鑑みて、格納データに従ってメモリデータバスの各ワイヤに論理1または0を設定するステップと、
b)オンチップアクセス権マネジャーが、周辺デバイスからの読出し命令を受信すると、所定のアクセス権に従って、メモリセグメントへのアクセスを周辺デバイスに許可または拒否するステップと、
c)メモリデータバスに接続されているオンチップロックが、メモリセグメントへのアクセスが許可されない限り、各メモリデータバスワイヤに設定された論理1または0へのアクセスをブロックするステップと、
を含む。
a)オンチップメモリが、読出し命令に応答して、メモリセグメントに格納されているデータを周辺デバイスへ伝えることを鑑みて、格納データに従ってメモリデータバスの各ワイヤに論理1または0を設定するステップと、
b)オンチップアクセス権マネジャーが、周辺デバイスからの読出し命令を受信すると、所定のアクセス権に従って、メモリセグメントへのアクセスを周辺デバイスに許可または拒否するステップと、
c)メモリデータバスに接続されているオンチップロックが、メモリセグメントへのアクセスが許可されない限り、各メモリデータバスワイヤに設定された論理1または0へのアクセスをブロックするステップと、
を含む。
上述の方法の実施態様は、以下の1つまたは複数の特徴を含むことができる:
‐ステップa)は、ステップb)が終了する前に開始する、
‐ステップa)およびb)の両方は、周辺デバイスによって送信された読出し命令の受信時に開始する、
‐ステップb)の終了時に、ロックが、メモリセグメントへのアクセスが許可された場合に、メモリデータバスの各ワイヤを周辺デバイスに接続されたオンチップデバイスデータバスの対応するワイヤに接続し、あるいは、ロックが、メモリセグメントへのアクセスが拒否された場合には、デバイスデータバスの各ワイヤにダミーの論理1または0を設定する。
‐ステップa)は、ステップb)が終了する前に開始する、
‐ステップa)およびb)の両方は、周辺デバイスによって送信された読出し命令の受信時に開始する、
‐ステップb)の終了時に、ロックが、メモリセグメントへのアクセスが許可された場合に、メモリデータバスの各ワイヤを周辺デバイスに接続されたオンチップデバイスデータバスの対応するワイヤに接続し、あるいは、ロックが、メモリセグメントへのアクセスが拒否された場合には、デバイスデータバスの各ワイヤにダミーの論理1または0を設定する。
上述の方法の実施態様は、以下の利点を有する:
‐ステップa)がステップb)の前に開始すると、ステップa)およびb)が少なくとも部分的に並行して実行されるため、データ通信の速度が向上する
‐ステップa)およびb)が同時に開始すると、メモリと周辺デバイスとの間のデータ通信の速度がさらに向上する
‐ステップa)がステップb)の前に開始すると、ステップa)およびb)が少なくとも部分的に並行して実行されるため、データ通信の速度が向上する
‐ステップa)およびb)が同時に開始すると、メモリと周辺デバイスとの間のデータ通信の速度がさらに向上する
本発明のこれらおよび他の態様は、これ以降に述べる実施例、添付の図面および請求の範囲を参照して明らかにしていく。
図1は、ARM社が提供しているARMプロセッサのような、集積回路2を示す図である(ウェブサイトwww.arm.comを参照されたい)。
集積回路2は、当該集積回路の全素子がエッチングされるチップを形成するダイを有する。図1には、本発明の理解に必要な、集積回路の詳細部のみ示す。
集積回路2は、メモリアドレスのレンジに対応する少なくとも1つのオンチップメモリ8を有する。このメモリアドレスのレンジは、例えば、nを1より大きい整数として、n個のメモリアドレスサブレンジに分割され、各サブレンジはメモリセグメントに対応している。メモリ8は、例えば、SRAM(静的ランダムアクセスメモリ)のような同期メモリである。
少なくとも1つのメモリセグメントへのアクセスは、CPU(中央処理装置)、DSP(デジタルシグナルプロセッサ)またはDMA(ダイレクトメモリアクセス)ユニットのような、複数の周辺デバイスの間で共有されている。便宜上、1つの周辺デバイス10のみを示す。
メモリ8は、オンチップアドレスバス14に接続されたアドレス入力ポート12を有する。ポート12は、メモリ8において読み出すべきデータのアドレスを受信する。
メモリ8は、命令入力ポート16およびデータ出力ポート18も有する。
ポート16は、制御信号を含む読出し命令を受信するために、オンチップインストラクションバス20に接続されている。
ポート18は、デバイス10のような周辺デバイスに格納データを伝えるために、メモリデータバス22に接続されている。
バス14,20および22は、パイプライン型であるのが好適である。
図1には、バス22の構造のみを詳細に示してある。バス22は、多数の並列なワイヤ24を有し、各ワイヤ24は、ポート18の出力ピン26に接続されている。説明の便宜上、ワイヤ24を8本のみ示す。各ピン26は、その各自のワイヤ24の電圧を、論理1または論理0に対応する電圧に設定することができる。ワイヤ24に設定される論理1および0は、メモリ8において読み出されるデータの値に対応するため、この値を、周辺デバイスに伝えることができる。
デバイス10は、メモリ8へ読出し命令を送るためにバス20に接続されている出力インストラクションポート30と、読み出すべきデータのアドレスを指定するためにバス14に接続されているアドレス出力ポート32とを有する。
デバイス10は、デバイスデータバス36に接続されているデータ入力ポート34も含む。バス36は、メモリ8へのアクセスが許可された場合に、メモリ8において読み出されたデータを受信するのに用いられる。
バス36は、バス22として同数の導電性ワイヤ38、すなわち、例えば8本のワイヤを有する。各ワイヤ38は、各ワイヤ24に対応している。
集積回路2は、メモリ8の特定のメモリセグメントへのデバイス10のアクセスを許可または拒否する、オンチップアクセス権マネジャー40を有する。マネジャー40は、各周辺デバイスに対するアクセス権のデータベース44を含むメモリ42に接続されている。例えば、データベース44は、各周辺デバイスに対する以下のデータを指定する:
- 周辺デバイス識別子
- バーストアクセスまたは非シーケンシャルアクセスのようなメモリアクセスタイプ
- 周辺デバイスの特権
- 周辺デバイスがアクセス可能なメモリセグメントのアドレス
- 周辺デバイス識別子
- バーストアクセスまたは非シーケンシャルアクセスのようなメモリアクセスタイプ
- 周辺デバイスの特権
- 周辺デバイスがアクセス可能なメモリセグメントのアドレス
マネジャー40は、ロック50を制御して、特定の周辺デバイスからのメモリセグメントアクセスを、データベース44に格納されたこのデバイスのアクセス権に従って、ブロックしたり、またはブロックを解除したりすることができる。
マネジャー40は、制御ライン52を介してロック50に接続されている。
ロック50は、ワイヤ24を介してメモリ8により送信された読出しデータを受信する、バス22に接続されたデータ入力ポート54と、バス36に接続された出力ポート56とを有する。
ロック50は、メモリセグメントへのアクセスが許可されない限り、各ワイヤ24に設定された論理1または0へのデバイス10からのアクセスをブロックするように、マネジャー40によって制御される。
例えば、ロック50は、メモリ8へのアクセスが許可された場合に、ワイヤ24をそれぞれのワイヤ38に接続することができるようにして、ワイヤ24に設定されたデータが、ロック50を介してバス36に伝えられるようにする。
ロック50は、デバイス10のような周辺デバイスへ所定のダミーデータを伝えるために、ワイヤ38のそれぞれを、ダミーの論理1または0に設定することもできる。このダミーデータは、バス22上に設定されるデータとは無関係とするのが好適である。
集積回路2の動作を、図2および3を参照して説明する。
図2は、時間tに対するクロック信号60を示す図である。クロック信号60は、メモリ8、バス14,20,22および36ならびにマネジャー40の動作を同期させるのに用いられる。動作は、クロック信号60の立ち上がりエッジによって同期する。
図2において、時刻t0,t1およびt2は、それぞれ、クロック60の3つの連続した立ち上がりエッジに対応している。クロックサイクルtcycは、クロック60の一周期に対応している。
曲線62は、チップ選択信号の値を表す。ここで、チップ選択信号は時刻t0で1に等しくなってメモリ8を選択する。
曲線64は、バス14上のアドレスが変化する時間および読出し/書き込み命令が変化する時間を表す。図2において、時刻t0で、バス14上のアドレスはD2であり、かつ、時刻t1でのアドレスはD3である。時刻t0およびt1において、読出し命令はポート16上にある。
曲線66は、メモリ8によりバス22上に設定されるデータを示す。時刻t0にて、データQ1がバス22に設定される。データQ1は、前のクロックサイクルの期間に周辺デバイスによって要求されたデータに相当する。時刻t1に、データQ2がバス22に設定される。データQ2は、時刻t0にメモリ8から読み出される、アドレスD2に格納されているデータに相当する。
図2に示すように、メモリ8が、先のデータQ1を時刻t0に要求されたデータQ2と置き換える前には、タイムインターバルtaだけ待機する必要がある。このインターバルtaは、メモリ8の“メモリアクセスタイム”として知られる。インターバルtaは、メモリ8の論理セルを経由する格納データが、出力ピン26に到達するまえに要する時間に相当する。インターバルtaは、時刻t0に始まる。
例えば、インターバルtaは、125MHzの周波数で動作するシングルポートのSRAMに対して2.83nsに等しい。このインターバルtaは、典型的に、5nsよりも短い。
曲線68は、マネジャー40が、時刻t0にバス14および20にあるデータに応じて、メモリセグメントへのアクセスを許可または拒否すべきかどうかを決定するのに必要な、アクセスタイムインターバルtbを示す。好適には、インターバルtbは時刻t0に始まり、インターバルtaの終了前に終わるようにする。
ここで、バス14,20,22および36は、例えばARM AMBA2.0バス(AMBA:Advanced Microcontoroller Bus Archtecture)のようなパイプラインバスとして働く。ARM AMBAバス2.0は、AMBA規格の、バージョン2.0に基づいて開発されたバスアーキテクチャである。パイプラインバスでは、読出し命令およびアドレスは、“アドレスフェーズ”と称される1つのクロックサイクルにて送信され、さらに、アドレスに対応する格納データは、“データフェース”と称される後続するクロックサイクルにて読み出される。
ここで、アドレスD2は、時刻t0にメモリ8によって読み出され、対応するデータQ2は、後続のクロックサイクルにおける時刻t1にて、バス22上で利用可能となるだけである。
図3は、周辺デバイス10から読み出す際の、メモリ8へのアクセスを確保する方法を示す。
最初に、ステップ76において、デバイス10は、バス20で読出し命令を、さらに、バス14で読み出すべきデータのアドレスを送信する。読出し命令は、デバイス識別子および要求されるメモリアクセスタイプを含む。デバイス10は、また、バス20のチップ選択信号を、メモリ8に応じて、論理1に設定する。
時刻t0に、ステップ78において、読出し命令の受信時に、メモリ8は、ポート12で受信したアドレス、例えばアドレスD2に対応するデータを読み出すように制御される。従って、時刻t0に、メモリ8は、読み出すべきデータに従って、ワイヤ24に論理1または0を設定する処理を開始する。
並行して、時刻t0に、ステップ80において、マネジャー40は、デバイス10の識別子に関連付けたアクセス権の判定を開始する。
さらに並行して、ステップ82において、マネジャー40がデバイス10のアクセス権の判定を終えていない限り、ロック50は、バス22に存在するデータへのアクセスをブロックする。例えば、ロック50は、ワイヤ24をワイヤ38から切り離した状態に維持する。
時刻t0+tbに、マネジャー40は、アドレスD2に対応するメモリセグメントへのアクセスを、許可または拒否する。
マネジャー40が、メモリセグメントへのアクセスを許可した場合、マネジャー40は、ライン52を介してロック50を制御し、バス22へのアクセスのブロックを解除する。
例えば、それに応じて、ステップ86においてロック50がワイヤ24をそれぞれのワイヤ38に接続するため、バス22に設定されたデータを、バス36に伝えることができる。
それに対して、マネジャー40がメモリセグメントへのアクセスを拒否した場合、マネジャー40は、ロック50を制御して、バス36にダミーデータを設定する。その結果、ステップ88において、ロック50は、各ワイヤ38にダミーの論理1または0を設定する。ダミーデータの設定は、デバイス10によって容易に識別できる論理1および0の組合せとするのが好適である。
時刻t0+t1に、ステップ90において、メモリ8は、デバイス10へ読出しデータQ2を送るための、各ワイヤ24への論理1または0の設定を終了する。しかしながら、データQ2は、ワイヤ24がロック50によってワイヤ38に接続されている場合に限りデバイス10に送信される。そうでなければ、データQ2は、デバイス10によってアクセスできず、かつ読み出されないままとなる。
時刻t1に、ステップ92において、バス36に設定されたデータが、デバイス10によって読み出される。読出しデータは、ロック50がバス22へのアクセスをブロックしている場合は、ダミーデータに等しく、ロック50が、ワイヤ24をワイヤ38に接続している場合は、データQ2に等しい。
従って、集積回路2の特定の構造により、インターバルtaの期間中に、メモリ8のメモリセグメントにアクセスする権利を判定することができる。従って、メモリ8においてデータQ2の読み出しが開始される前に、インターバルtbの終了を待機する必要がもはやなくなる。
多くのさらなる実施態様が可能である。例えば、メモリセグメントにアクセスするための権利は、マネジャー40によって、デバイス識別子のみか、または読み出すべきアドレスのみから決定することができる。読出し命令から引き出される任意の追加情報を用いて、メモリセグメントへのアクセスを許可または拒否することもできる。
ここに述べた集積回路の構成およびメモリセグメントへのアクセスを確保する方法は、非同期メモリに適用することもできる。
メモリセグメントを、メモリ8に対する全アドレスの範囲と同じ大きさにすることもできる。
上述した構成およびメモリへのアクセスを確保する方法は、非パイプラインバスに適用することもできる。
ロック50は、全ワイヤ38を論理1または論理0のどちらかに設定するANDゲートのような論理ゲートによって構成することができる。
周辺デバイスは、オンチップの周辺デバイスでなく、適切なインタフェースを介して集積回路に接続されるデバイスとすることもできる。
Claims (7)
- a)メモリに格納されているデータを少なくとも1つの周辺デバイスに伝える複数の導電性のワイヤを有するオンチップメモリデータバスと、
b)読出し命令に応えてメモリセグメントに格納されているデータが少なくとも1つの周辺デバイスに伝えられるように、前記メモリセグメントに格納されているデータに従って、前記メモリデータバスの各ワイヤに論理1または論理0を設定するように制御可能である、前記メモリデータバスに接続されたオンチップメモリと、
c)前記周辺デバイスから読出し命令を受信すると、所定のアクセス権に従って、前記メモリセグメントへのアクセスを前記周辺デバイスに許可または拒否する、オンチップアクセス権マネジャーと、
d)前記メモリセグメントへのアクセスが許可されない限り、各メモリデータバスに設定された論理1または0へのアクセスをブロックするように前記アクセス権マネジャーにより制御可能な、前記メモリデータバスに接続されたオンチップロックと、
を備えることを特徴とする集積回路。 - 前記ロックは、前記メモリセグメントへのアクセスが許可された場合に、前記メモリデータバスの各ワイヤを、前記周辺デバイスのデータ入力ポートに接続されているオンチップデバイスデータバスの対応するワイヤへ接続するように、前記アクセス権マネジャーにより制御可能であることを特徴とする請求項1に記載の集積回路。
- 前記ロックは、前記メモリセグメントへのアクセスが拒否された場合に、前記メモリデータバスの各ワイヤにダミーの論理1または0を設定するように、前記アクセス権マネジャーにより制御可能であることを特徴とする請求項2に記載の集積回路。
- 複数の導電性のワイヤを有するオンチップメモリデータバスを備える集積回路内のオンチップメモリへのアクセスを確保する方法であって:
a)前記オンチップメモリが、読出し命令に応答して、メモリセグメントに格納されているデータを周辺デバイスへ伝えることを鑑みて、格納データに従ってメモリデータバスの各ワイヤに論理1または0を設定するステップと、
b)オンチップアクセス権マネジャーが、前記周辺デバイスからの読出し命令を受信すると、所定のアクセス権に従って、前記メモリセグメントへのアクセスを前記周辺デバイスに許可または拒否するステップと、
c)前記メモリデータバスに接続されているオンチップロックが、前記メモリセグメントへのアクセスが許可されない限り、各メモリデータバスワイヤに設定された論理1または0へのアクセスをブロックするステップと、
を含むことを特徴とするオンチップメモリへのアクセスの確保方法。 - ステップa)は、ステップb)が終了する前に開始することを特徴とする請求項4に記載の方法。
- ステップa)およびb)の両方は、周辺デバイスによって送信された読出し命令の受信時に開始することを特徴とする請求項5に記載の方法。
- ステップb)の終了時に、前記ロックが、前記メモリセグメントへのアクセスが許可された場合に、前記メモリデータバスの各ワイヤを前記周辺デバイスに接続されたオンチップデバイスデータバスの対応するワイヤに接続し、あるいは、前記ロックが、前記メモリセグメントへのアクセスが拒否された場合には、前記デバイスデータバスの各ワイヤにダミーの論理1または0を設定することを特徴とする請求項4〜6のいずれか一項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP05300544 | 2005-07-01 | ||
PCT/IB2006/052164 WO2007004146A1 (en) | 2005-07-01 | 2006-06-28 | Integrated circuit and method of securing access to an on-chip memory. |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008545190A true JP2008545190A (ja) | 2008-12-11 |
Family
ID=37237609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008519101A Pending JP2008545190A (ja) | 2005-07-01 | 2006-06-28 | 集積回路およびオンチップメモリへのアクセスの確保方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8140797B2 (ja) |
EP (1) | EP1902403A1 (ja) |
JP (1) | JP2008545190A (ja) |
CN (1) | CN101213558B (ja) |
WO (1) | WO2007004146A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100456271C (zh) * | 2007-03-19 | 2009-01-28 | 中国人民解放军国防科学技术大学 | 面向流应用的片内存储器 |
US9104252B2 (en) * | 2010-02-12 | 2015-08-11 | Microsoft Technology Licensing, Llc | Assignment of control of peripherals of a computing device |
CN102230374B (zh) * | 2011-06-13 | 2013-06-05 | 电子科技大学 | 一种基于485总线的井下程序远程更新装置 |
US9305614B2 (en) | 2012-12-21 | 2016-04-05 | Cypress Semiconductor Corporation | Memory device with internal combination logic |
US10402218B2 (en) * | 2016-08-30 | 2019-09-03 | Intel Corporation | Detecting bus locking conditions and avoiding bus locks |
CN111258636B (zh) * | 2018-11-30 | 2022-10-04 | 上海寒武纪信息科技有限公司 | 数据处理方法、处理器、数据处理装置及存储介质 |
US20230074898A1 (en) * | 2021-09-09 | 2023-03-09 | Toyota Motor North America, Inc. | Transport limitation for data reads |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001084780A (ja) * | 1999-09-17 | 2001-03-30 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JP2002025278A (ja) * | 2000-07-03 | 2002-01-25 | Sharp Corp | 半導体記憶装置 |
US20030221030A1 (en) * | 2002-05-24 | 2003-11-27 | Timothy A. Pontius | Access control bus system |
WO2004084231A1 (en) * | 2003-03-19 | 2004-09-30 | Koninklijke Philips Electronics N.V. | Universal memory device having a profil storage unit |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2649813B1 (fr) * | 1989-07-17 | 1996-12-27 | Vernois Goulven | Memoire monolithique perfectionnee |
US7281125B2 (en) | 2001-08-24 | 2007-10-09 | Lenovo (Singapore) Pte. Ltd. | Securing sensitive configuration data remotely |
-
2006
- 2006-06-28 CN CN2006800239124A patent/CN101213558B/zh not_active Expired - Fee Related
- 2006-06-28 US US11/994,289 patent/US8140797B2/en active Active
- 2006-06-28 WO PCT/IB2006/052164 patent/WO2007004146A1/en active Application Filing
- 2006-06-28 JP JP2008519101A patent/JP2008545190A/ja active Pending
- 2006-06-28 EP EP06765936A patent/EP1902403A1/en not_active Ceased
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001084780A (ja) * | 1999-09-17 | 2001-03-30 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JP2002025278A (ja) * | 2000-07-03 | 2002-01-25 | Sharp Corp | 半導体記憶装置 |
US20030221030A1 (en) * | 2002-05-24 | 2003-11-27 | Timothy A. Pontius | Access control bus system |
WO2004084231A1 (en) * | 2003-03-19 | 2004-09-30 | Koninklijke Philips Electronics N.V. | Universal memory device having a profil storage unit |
JP2006520958A (ja) * | 2003-03-19 | 2006-09-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プロファイル記憶装置を有する汎用メモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
CN101213558B (zh) | 2010-09-01 |
WO2007004146A1 (en) | 2007-01-11 |
US8140797B2 (en) | 2012-03-20 |
US20080235419A1 (en) | 2008-09-25 |
EP1902403A1 (en) | 2008-03-26 |
CN101213558A (zh) | 2008-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008545190A (ja) | 集積回路およびオンチップメモリへのアクセスの確保方法 | |
JP2007073052A (ja) | 集積回路から外部メモリへのアクセス | |
US8086767B2 (en) | Pin multiplexing | |
KR101050019B1 (ko) | 다수의 프로세서 및 하나의 메모리 시스템을 갖는 시스템용메모리 인터페이스 | |
KR970006644B1 (ko) | 버스의 데이터전송처리능력(Data throughput)을 향상시키는 버스제어장치 | |
US20090271861A1 (en) | Data processing apparatus and access control method therefor | |
JPH04268938A (ja) | データ処理装置およびメモリコントローラ | |
US20080005387A1 (en) | Semiconductor device and data transfer method | |
US7685351B2 (en) | External device access apparatus | |
KR100694095B1 (ko) | 버스 연결 방법 및 장치 | |
JP4902640B2 (ja) | 集積回路、及び集積回路システム | |
US7747832B2 (en) | Method for controlling a memory access | |
JP4116805B2 (ja) | 内部バス試験装置及び内部バス試験方法 | |
JPH0855097A (ja) | データ処理システム及びそのメモリアクセス方法 | |
JPH05181789A (ja) | ディジタル回路 | |
JPH1091568A (ja) | データ処理システムにおいてチップ選択可能な装置をアクセスする方法および装置 | |
JPS61166647A (ja) | マイクロプロセツサ装置およびアドレス可能なメモリから情報を読出すためのアクセス方法 | |
JP2004078396A (ja) | メモリ装置 | |
KR100341947B1 (ko) | 모듈러 칩 선택제어회로 및 이와 관계된 회로 및 방법 | |
US7065669B2 (en) | System and method for providing a write strobe signal to a receiving element before both an address and data signal | |
JP2978913B2 (ja) | ランダムアクセスメモリへの共用アクセスを制御する方法およびシステム | |
JPH0512185A (ja) | バーストサイクルデータ読み出しのためのアドレス予測および検証回路 | |
JP2000112878A (ja) | デ―タ処理装置内の転送要求タイミングを制御するための装置および方法 | |
JP2000132491A (ja) | デバイス制御方法及びシステム | |
KR20050067324A (ko) | 마스터/슬레이브 디바이스간의 인터페이스 장치 및 그 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110316 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110816 |