JPH0358259A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH0358259A JPH0358259A JP1194705A JP19470589A JPH0358259A JP H0358259 A JPH0358259 A JP H0358259A JP 1194705 A JP1194705 A JP 1194705A JP 19470589 A JP19470589 A JP 19470589A JP H0358259 A JPH0358259 A JP H0358259A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- terminal
- data
- output port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 description 34
- 230000006870 function Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000013500 data storage Methods 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
Description
【発明の詳細な説明】
［概要］
入出力ポート部の出力データラッチ回路をデータ格納用
のメモリとして利用するようになされた半導体集積回路
装置に関し、
入出力ポート部を入力ポート、出力ポートのいずれの場
合に機能させる場合においても、出力データラッチ回路
にラッチされているデータを内部データバスに読み出せ
るようにして、データ処理の効率化を図ることを目的と
し、
出力データラッチ回路と、出力ゲート回路と、入出力ボ
ーｌ一端子と、出力ゲート制御信号ラッチ回路と、第１
及び第２の入力端子をそれぞれ前記出力データラッチ回
路の出力端子及び前記入出力ポート端子に接続し、読出
しデータ選択信号に制御されて、その出力端子に前記出
力データラッチ回路の出力端子のレベル値又は前記入出
力ポート端子のレベル値を出力するように構成された読
出しデータ選択回路と、その入力端子及び出力端子をそ
れぞれ前記読出しデータ選択回路の出力端子及び内部デ
ータバスに接続された読出しゲート回路とを備えた入出
力ポート部を設けて構或する。[Detailed Description of the Invention] [Summary] Regarding a semiconductor integrated circuit device in which an output data latch circuit of an input/output port section is used as a memory for storing data, the input/output port section can be used as either an input port or an output port. The purpose of this is to improve the efficiency of data processing by making it possible to read the data latched in the output data latch circuit to the internal data bus, even when the output data latch circuit and output gate a circuit, an input/output ball terminal, an output gate control signal latch circuit, and a first
and a second input terminal are respectively connected to the output terminal of the output data latch circuit and the input/output port terminal, and the level value of the output terminal of the output data latch circuit is connected to the output terminal under the control of a read data selection signal. or a read data selection circuit configured to output the level value of the input/output port terminal, and a read gate circuit whose input terminal and output terminal are respectively connected to the output terminal of the read data selection circuit and an internal data bus. An input/output port section may be provided.
［産業上の利用分野コ
本発明は、入出力ポート部の出力データラッチ回路をデ
ータ格納用のメモリとして利用するようになされた半導
体集積回路装置に関する。[Industrial Field of Application] The present invention relates to a semiconductor integrated circuit device in which an output data latch circuit of an input/output port section is used as a memory for storing data.
近年、ワンチップマイクロコントローラなど、半導体集
積回路装置は高機能化しており、それに伴いデータ処理
の効率化が要求されている。そこで、かかる半導体集積
回路装置においては、別個独立に設けられるデータ格納
用のメモリのほか、入出力ポート部に設けられる出力デ
ータラッチ回路をデータ格納用のメモリとして利用する
ことが行われている．
［従来の技術］
従来、この種、半導体集積回路装置として第４図にその
要部、即ち、入出力ポート部を示すようなものが提案さ
れている。In recent years, semiconductor integrated circuit devices such as one-chip microcontrollers have become more sophisticated, and as a result, there is a demand for more efficient data processing. Therefore, in such semiconductor integrated circuit devices, in addition to the memory for data storage provided separately, an output data latch circuit provided in the input/output port section is used as the memory for data storage. [Prior Art] Conventionally, this type of semiconductor integrated circuit device has been proposed, the main part of which is shown in FIG. 4, ie, the input/output port section.
この第４図において、１０は内部データバス、２０は出
力データラッチ回路、３０は出力ゲート回路、４０は入
出力ポート端子、５０は出力ゲート制御信号ラッチ回路
、６０は読出しデータ選択回路、７０は読出しゲート回
路である。In FIG. 4, 10 is an internal data bus, 20 is an output data latch circuit, 30 is an output gate circuit, 40 is an input/output port terminal, 50 is an output gate control signal latch circuit, 60 is a read data selection circuit, and 70 is a This is a read gate circuit.
ここに、出力データラッチ回路２０は、転送ゲートをな
すｎＭＯｓ ＦＥＴ２１と、ラッチ手段をなすレジス
タ２２とを設け、ｎＭＯｓ ＦＥＴ２１のドレイン及
びソースをそれぞれ内部データバス１０及びレジスタ２
２の入力端子に接続し、このｎＭＯｓＦＥＴ２１のゲー
トに書込み命令信号１１１Ｒを供給し、この書込み命令
信号１１Ｒをハイレベル電圧゜“Ｈ”とすることによっ
て、ｎＭＯｓ ＦＥＴ２１をオンとし、出力データＤ
ｏをレジスタ２２にラッチできるように構成されている
。Here, the output data latch circuit 20 includes an nMOS FET 21 that serves as a transfer gate and a register 22 that serves as a latch means, and connects the drain and source of the nMOS FET 21 to the internal data bus 10 and the register 2, respectively.
By supplying a write command signal 111R to the gate of this nMOSFET 21 and setting this write command signal 11R to a high level voltage "H", the nMOSFET 21 is turned on and the output data D
The configuration is such that o can be latched into the register 22.
また、出力ゲート回路３０は、いわゆるスリーステイト
バッファ３１を設け，その入力端子及び出力端子をそれ
ぞれレジスタ２２の出力端子及び入出力ポート端子４０
に接続し、このスリーステイトバッファ３１をオンとす
ることによって、レジスタ２２がラッチしている出力デ
ータＤｏを入出力ポート端子４０に出力できるように構
成されている．また、出力ゲート制御信号ラッチ回路５
０は、転送ゲートをなすｎＭＯｓ ＦＥＴ５１と、ラ
ッチ手段をなすレジスタ５２とを設け、ｎＭＯｓ Ｆ
ＥＴ５１のドレイン及びソースをそれぞれ内部データバ
ス１０及びレジスタ５２の入力端子に接続するとともに
、レジスタ５２の出力端子をスリーステイトバッファ３
ｌの制御端子に接続し、ｎＭＯｓ ＦＥＴ５１のゲー
トに書込み命令信号ＷＲを供給し、この書込み命令信号
１１１Ｒをハイレベル電圧“Ｈ ”とすることによって
、出力ゲート制御信号ＳＣをレジスタ５２にラッチし、
出力ゲート回路３０を構成するスリーステイトバッファ
３１のオン、オフを制御できるように横或されている．
即ち、出力ゲート制御信号Ｓｃがハイレベル電圧゛Ｈ”
のとき、スリーステイトバッファ３ｌはオンとされ、出
力ゲート制御信号Ｓｃがローレベル電圧“Ｌ゜′のとき
、スリーステイトバッファ３１はオフとされる。The output gate circuit 30 also includes a so-called three-state buffer 31 whose input terminal and output terminal are connected to the output terminal of the register 22 and the input/output port terminal 40, respectively.
By connecting this three-state buffer 31 to ON, the output data Do latched by the register 22 can be output to the input/output port terminal 40. In addition, the output gate control signal latch circuit 5
0 is provided with an nMOs FET 51 that serves as a transfer gate and a register 52 that serves as a latch means.
The drain and source of the ET 51 are connected to the internal data bus 10 and the input terminal of the register 52, respectively, and the output terminal of the register 52 is connected to the three-state buffer 3.
The output gate control signal SC is latched in the register 52 by connecting it to the control terminal of the nMOS FET 51 and supplying the write command signal WR to the gate of the nMOS FET 51 and setting the write command signal 111R to a high level voltage "H".
It is placed horizontally so that the on/off state of the three-state buffer 31 constituting the output gate circuit 30 can be controlled. That is, the output gate control signal Sc is at a high level voltage "H"
At this time, the three-state buffer 3l is turned on, and when the output gate control signal Sc is at a low level voltage "L°", the three-state buffer 31 is turned off.
また、読出しデータ選択回路６０は、スリーステイトバ
ッファ６１及び６２と、インバータ６３とを設けて横或
されている。ここに、スリーステイトバッファ６１は、
その入力端子をレジスタ２２の出力端子に接続され、そ
の制御端子をレジスタ５２の出力端子に接続されている
。また、スリーステイトバッファ６２は、その入力端子
を入出力ポート端子４０に接続され、その制御端子をイ
ンバータ６３の出力端子に接続されている。また、イン
バータ６３は、その入力端子をレジスタ５２に接続され
ている。Further, the read data selection circuit 60 is horizontally provided with three-state buffers 61 and 62 and an inverter 63. Here, the three-state buffer 61 is
Its input terminal is connected to the output terminal of register 22, and its control terminal is connected to the output terminal of register 52. Furthermore, the three-state buffer 62 has its input terminal connected to the input/output port terminal 40 and its control terminal connected to the output terminal of the inverter 63. Further, the inverter 63 has its input terminal connected to the register 52.
したがって、出力ゲート制御信号Ｓｃがハイレベル電圧
″゛Ｈ゛のとき、スリーステイトバツファ６１がオンと
なり、スリーステイトバツファ６２はオフとなる。他方
、出力ゲート制御信号ＳＣがローレベル電圧″゜Ｌ゜′
のときは、スリーステイトバツファ６１はオフとなり、
スリーステイトバツファ６２がオンとなる．
また、読出しゲート回路７０は、ｎＭＯｓ ＦＥＴ７
１を設け、そのドレインをスリーステイトバツファ６１
及び６２の出力端子に接続し、そのソースを内部データ
バス１０に接続し、そのゲートに読出し命令信号ＲＤを
供給し、この読出し命令信号ＲＤがハイレベル電圧゛Ｈ
″のとき、このｎＭＯｓ ＦＥＴ７１をオンとするよ
うに横或されている．このように横或された半導体ｊＫ
ｆｌ１回路装置においては、書込み命令信号１１１Ｒを
ハイレベル電圧“Ｈ”にすると、ｎＭＯｓ ＦＥＴ２
１及び５１が、ともにオンとなり、レジスタ２２及び５
２にはそれぞれ出力データＤｏ及び出力ゲート制御億号
ＳＣがラッチされる．したがって、この場合、出力ゲー
ト制御信号Ｓ０がハイレベル電圧” ｝ｌ ”であると
すると、スリーステイトバッファ３ｌはオンとなり、レ
ジスタ２２にラッチされた出力データＤｏが入出力ポー
ト端子４０に出力される．即ち、このとき、この入出力
ポート部は、出力ポートとして機能していることになる
。Therefore, when the output gate control signal Sc is at the high level voltage "H", the three-state buffer 61 is turned on and the three-state buffer 62 is turned off. On the other hand, when the output gate control signal SC is at the low level voltage "H"L゜'
When , the three-state buffer 61 is turned off,
Three-state buffer 62 is turned on. In addition, the read gate circuit 70 includes an nMOS FET 7
1 and its drain is connected to a three-state buffer 61.
and 62, its source is connected to the internal data bus 10, and its gate is supplied with a read command signal RD.
'', the nMOS FET 71 is turned on.The semiconductor jK placed horizontally in this way
In the fl1 circuit device, when the write command signal 111R is set to a high level voltage "H", the nMOS FET2
1 and 51 are both turned on, and registers 22 and 5
2, output data Do and output gate control number SC are latched, respectively. Therefore, in this case, if the output gate control signal S0 is a high-level voltage "}l", the three-state buffer 3l is turned on, and the output data Do latched in the register 22 is output to the input/output port terminal 40. ．． That is, at this time, this input/output port section functions as an output port.
また、このとき、スリーステイトバッファ６１はオンと
なっているので、この状態で、読出し命令信号ＲＤをハ
イレベル電圧゛Ｈ゛″とし、ｎ Ｍ’Ｏ ＳＦＥＴ７１
をオンにすると、レジスタ２２にラッチされている出力
データＤｏをスリーステイトバッファ６１及びｎＭＯｓ
ＦＥＴ７１を介して内部データハス１０に読出すこ
とができる．
また、レジスタ５２がラッチした出力ゲート制御信号Ｓ
ｃがローレベル電圧“Ｌ”であると、スリーステイトバ
ッファ３ｌはオフとなる。したがって、この場合には、
レジスタ２２がラッチしている出力データＤＯは出力さ
れず、また、スリーステイトバッファ６１及び６２がそ
れぞれオフ及びオンとなるので この入出力ポート部は
入力ポートとして機能し，入出力ポート端子４０には入
力データＤＩが入力されることになる．そこで、読出し
命令信号ＲＤをハイレベル電圧“Ｈ”とし、ｎＭＯｓ
ＦＥＴ７１をオンにすることによって、入出力ポート
端子４０に入力されている入力データＤ＋をスリーステ
イトバッファ６２及びｎＭＯｓ ＦＥＴ７１を介して
内部データバス１０に読み出すことができる．［発明が
解決しようとする課題］
このように、かかる従来の半導体集積回路装置において
は、入出力ポート部を出力ポートとして機能させる場合
にのみ，レジスタ２２にラッチされている出力データＤ
。を内部データバス１０に読み出すことができ５人出力
ポート部を入力ポートとして機能させる場合には、レジ
スタ２２にラッチされている出力データＤｏを内部デー
タバスｌＯに読み出すことはできない．このため、レジ
スタ２２を内部処理すべきデータのメモリとして利用で
きるものの、データ処理を効率的に行うことができない
という問題点があった。Also, at this time, the three-state buffer 61 is on, so in this state, the read command signal RD is set to a high level voltage "H", and the n M'O SFET 71
When turned on, the output data Do latched in the register 22 is transferred to the three-state buffer 61 and nMOs.
It can be read out to the internal data lot 10 via the FET 71. Also, the output gate control signal S latched by the register 52
When c is a low level voltage "L", the three-state buffer 3l is turned off. Therefore, in this case,
The output data DO latched by the register 22 is not output, and the three-state buffers 61 and 62 are turned off and on, respectively, so this input/output port section functions as an input port, and the input/output port terminal 40 Input data DI will be input. Therefore, the read command signal RD is set to a high level voltage "H", and the nMOS
By turning on the FET 71, the input data D+ input to the input/output port terminal 40 can be read out to the internal data bus 10 via the three-state buffer 62 and the nMOs FET 71. [Problems to be Solved by the Invention] As described above, in such a conventional semiconductor integrated circuit device, the output data D latched in the register 22 is used only when the input/output port section functions as an output port.
. If the 5-person output port section is to function as an input port, the output data Do latched in the register 22 cannot be read out to the internal data bus 10. Therefore, although the register 22 can be used as a memory for data to be internally processed, there is a problem in that data processing cannot be performed efficiently.
本発明は、かかる点に鑑み、入出力ポート部を入力ポー
ト、出力ポートのいずれの場合に機能させる場合におい
ても、出力データラッチ回路にラッチされているデータ
を内部データバスに読み出せるようにし、データ処理の
効率化を図ることができるようにした半導体集積回路装
置を提供することを目的とする．
［課題を解決するための手段〕
本発明の半導体集積回路装置は、第１図にその要部の原
理ブロック図を示すように、出力データＤｏをラッチす
る出力データラッチ回路２０と、この出力データラッチ
回路２０の出力端子にその入力端子を接続された出力ゲ
ート回路３０と、この出力ゲート回路３０の出力端子に
接続された入出力ポート端子４０と、出力ゲート回路３
０の導通，非導通を制御する出力ゲート制御信号ＳＣを
ラッチし、出力ゲート回路３０の導通、非導通を制御す
る出力ゲート制御信号ラッチ回路５０と、第１及び第２
の入力端子８０Ａ及び８０Ｂを具備し、これら第１及び
第２の入力端子８０Ａ及び８０Ｂをそれぞれ出力データ
ラッチ回路の出力端子及び入出力ポート端子４０に接続
し、読出しデータ選択信号Ｓｓに制御されて、その出力
端子８０Ｃに出力データラッチ回路２０の出力端子のレ
ベル値又は入出力ポート端子４０のレベル値を出力する
ように楕或された読出しデータ選択回路８０と、その入
力端子及び出力端子をそれぞれ読出しデータ選択回路８
０の出力端子８０Ｃ及び内部データバス１０に接続し、
読出し命令信号ＲＤにより、その導通、非導通が制御さ
れる読出しゲート回路７０とを備えた入出力ポート部を
設けて横或される。In view of this, the present invention enables data latched in an output data latch circuit to be read out to an internal data bus regardless of whether the input/output port section functions as an input port or an output port. The objective is to provide a semiconductor integrated circuit device that can improve the efficiency of data processing. [Means for Solving the Problems] The semiconductor integrated circuit device of the present invention, as shown in the principle block diagram of the main part in FIG. 1, includes an output data latch circuit 20 that latches output data Do, An output gate circuit 30 whose input terminal is connected to the output terminal of the latch circuit 20, an input/output port terminal 40 connected to the output terminal of this output gate circuit 30, and an output gate circuit 3
an output gate control signal latch circuit 50 that latches an output gate control signal SC that controls conduction or non-conduction of the output gate circuit 30;
The first and second input terminals 80A and 80B are respectively connected to the output terminal of the output data latch circuit and the input/output port terminal 40, and are controlled by the read data selection signal Ss. , a read data selection circuit 80 configured to output the level value of the output terminal of the output data latch circuit 20 or the level value of the input/output port terminal 40 to its output terminal 80C, and its input terminal and output terminal, respectively. Read data selection circuit 8
0 output terminal 80C and internal data bus 10,
An input/output port portion including a read gate circuit 70 whose conduction or non-conduction is controlled by a read command signal RD is provided horizontally.
［作用］
かかる本発明においては、出力ゲート回路３０をオンと
することによって、入出力ポート部を出力ポートとして
機能させ、出力データラッチ回路２０がラッチしている
出力データＤ。を入出力ポート端子４０に出力させるこ
とができる．
また、このとき，読出しデータ選択信号Ｓ５によって読
出しデータ選択回路８０を制御することにより、その出
力端子８０Ｃに、出力データラッチ回路２０がラッチし
ている出力データＤｏを出力させることができる。した
がって、この状態で、読出しゲート回路７０をオンとす
ることにより、出力データラッチ回路２０がラッチして
いる出力データＤ。を内部データバスｌＯに読み出すこ
とができる．即ち、本発明によれば、入出力ポート部を
出力ポートとして機能させている場合において、出力デ
ータラッチ回路２０がラッチしている出力データＤＯを
内部データバスＸＯに読み出すことができる。[Operation] In the present invention, by turning on the output gate circuit 30, the input/output port section functions as an output port, and the output data D latched by the output data latch circuit 20. can be output to the input/output port terminal 40. Further, at this time, by controlling the read data selection circuit 80 using the read data selection signal S5, the output data Do latched by the output data latch circuit 20 can be outputted to its output terminal 80C. Therefore, in this state, by turning on the read gate circuit 70, the output data D latched by the output data latch circuit 20. can be read to the internal data bus lO. That is, according to the present invention, when the input/output port section is functioning as an output port, the output data DO latched by the output data latch circuit 20 can be read out to the internal data bus XO.
他方、出力ゲート回路３０をオフとすることによって、
入出力ポート部を入力ポートとして機能させ、入出力ポ
ート端子４０に入カデータＤＩを入力させることができ
る．
また、このとき、読出しデータ選択信号Ｓｓによって読
出しデータ選択回路８０を制御することにより、その出
力端子８０Ｃに、出力データラッチ回路２０がラッチし
ている出力データＤｏ又は入出力ポート端子４０に入力
されている入力データＤＩを読み出すことができる．し
たがって、読出しゲート回路７０をオンとすることによ
り、出力データラッチ回路２０がラッチしている出力デ
ータＤｏ又は入出力ポート端子４０に入力されている入
力データＤ＋を内部データバス１０に読み出すことがで
きる．即ち、本発明によれば、入出力ポート部を入力ポ
ートとして機能させている場合においても、出力データ
ラッチ回路２０がラッチしている出力データＤｏを内部
データバスｌＯに読み出すことができる．［実施例］
以下、先ず、第２図を参照して、本発明の一実施例につ
いて説明する．
第２図は、本発明の一実施例の要部たる入出力ポート部
を示す回路図である．
本実施例においては、内部データバス１０、出力データ
ラッチ回路２０、出力ゲート回路３０、入出力ポート端
子４０、出力ゲート制御信号ラッチ回路５０及び読出し
ゲート回路７０については第４図従来例と同様に構成さ
れており、読出しデータ選択回路８０について、その楕
戒を異にしている．ここに、本実施例の続出しデータ選
択回路８０は、第１及び第２の入力端子８０Ａ及び８０
Ｂと、出力端子８０Ｃと、スリーステイトバッファ８１
及び８２と、インバータ８３と、読出しデータ選択信号
Ｓｓが供給される読出しデータ選択信号入力端子８４と
を設けて楕或されている。On the other hand, by turning off the output gate circuit 30,
The input/output port section can function as an input port, and input data DI can be input to the input/output port terminal 40. At this time, by controlling the read data selection circuit 80 by the read data selection signal Ss, the output data Do latched by the output data latch circuit 20 or input to the input/output port terminal 40 is input to its output terminal 80C. You can read the input data DI. Therefore, by turning on the read gate circuit 70, the output data Do latched by the output data latch circuit 20 or the input data D+ input to the input/output port terminal 40 can be read to the internal data bus 10. ．． That is, according to the present invention, even when the input/output port section is functioning as an input port, the output data Do latched by the output data latch circuit 20 can be read out to the internal data bus IO. [Embodiment] First, an embodiment of the present invention will be described with reference to FIG. 2. FIG. 2 is a circuit diagram showing an input/output port section which is a main part of an embodiment of the present invention. In this embodiment, the internal data bus 10, output data latch circuit 20, output gate circuit 30, input/output port terminal 40, output gate control signal latch circuit 50, and read gate circuit 70 are the same as in the conventional example shown in FIG. The read data selection circuit 80 has a different ellipse. Here, the successive data selection circuit 80 of this embodiment has first and second input terminals 80A and 80.
B, output terminal 80C, and three-state buffer 81
and 82, an inverter 83, and a read data selection signal input terminal 84 to which the read data selection signal Ss is supplied.
スリーステイトバッファ８ｌは、その入力端子を第１の
入力端子８０Ａを介して出力データラッチ回路２０を横
成するレジスタ２２の出力端子に接続され、その制御端
子を読出しデータ選択信号入力端子８４に接続されてい
る。The three-state buffer 8l has its input terminal connected to the output terminal of the register 22 forming the output data latch circuit 20 via the first input terminal 80A, and its control terminal connected to the read data selection signal input terminal 84. has been done.
また、スリーステイトバッファ８２は、その入力端子を
第２の入力端子８０Ｂを介して入出力ポート・端子４０
に接続され、その制御端子をインバータ８３の出力端子
に接続されているやまた、インハータ８３は，その入力
端子を読出しデータ選択信号入力端子８４に接続されて
いる。The three-state buffer 82 also connects its input terminal to the input/output port/terminal 40 via the second input terminal 80B.
The inverter 83 has its control terminal connected to the output terminal of the inverter 83 , and its input terminal is connected to the read data selection signal input terminal 84 .
このように横戒された本実施例においては、書込み命令
信号ＷＲをハイレベル電圧゛Ｈ”にすると、ｎＭＯｓ
ＦＥＴ２１及び５ｌは、ともにオンとなり，レジスタ
２２及び５２にはそれぞれ出力データＤ。及び出力ゲー
ト制御信号ＳＣがラッチされる．したがって、この場合
において、出力ゲート制御信号ＳＣがハイレベル電圧゜
“Ｈ”であるとすると、スリーステイトバッファ３１が
オンとなり、レジスタ２２にラッチされた出力データＤ
ｏが入出力ポート端子４０に出力される。即ち、このと
き、この入出力ポート部は、出力ポートとして機能して
いることになる。In this embodiment, which has been subject to such restrictions, when the write command signal WR is set to a high level voltage "H", the nMOS
FETs 21 and 5l are both turned on, and output data D is stored in registers 22 and 52, respectively. and output gate control signal SC are latched. Therefore, in this case, if the output gate control signal SC is at a high level voltage "H", the three-state buffer 31 is turned on, and the output data D latched in the register 22 is turned on.
o is output to the input/output port terminal 40. That is, at this time, this input/output port section functions as an output port.
また、この状態で、例えば、読出しデータ選択信号Ｓ．
及び読出し命令信号ＲＤをそれぞれハイレベル電圧“゜
Ｈ゛゜にし、スリーステイトバッファ８１及びｎＭＯｓ
ＦＥＴ７１をそれぞれオンとすることによって、レ
ジスタ２２がラッチしている出力データＤｏをスリース
テイトバッファ８ｌ及びｎＭＯｓＦＥＴ７１を介して内
部データバスｌＯに読み出すことができる．
他方、レジスタ５２がラッチした出力ゲート制御信号Ｓ
ｃがローレベル電圧“Ｌ′゜であるとすると、スリース
テイトバッファ３１はオフとなり，この入出力ポート部
は入カボー１・とじて機能することになる。即ち、入出
力ポート端子４０には入力データＤ１が供給されること
になる．
この場合において、続出しデータ選択信号Ｓ５をローレ
ベル電圧“Ｌ”にすると、スリーステイトバッファ８ｌ
はオフとなり、スリーステイトバッファ８２はオンとな
る。したがって、この状態で、読出しゲート命令信号Ｒ
Ｄをハイレベル電圧“゜Ｈ″とし、ｎＭＯｓ ＦＥ７
７１をオンとすることによって、入出力ポート端子４０
に入力されている入力データＤ１をスリーステイトバッ
ファ８２及びｎＭＯｓＦＥＴ７１を介して内部データバ
スＩＯに読出すことができる．
逆に，読出しデータ選択信号Ｓｓをハイレベル電圧゜“
Ｈ″にすると、スリーステイトバッファ８１はオンとな
り、スリーステイトバッファ８２はオフとなる。したが
って、この状態で、読出しゲート命令信号ＲＤをハイレ
ベル電圧“Ｈ″とし、ｎＭＯｓＦＥＴ７１をオンとする
ことによって，レジスタ２２がラッチしている出力デー
タＤｏをスリーステイトバッファ８１及びｎＭＯｓ
ＦＥＴ７１を介して内部データバスｌＯに読出すことが
できる。In this state, for example, the read data selection signal S.
and read command signal RD are set to high level voltage “゜H゛゜, respectively, and the three-state buffer 81 and nMOs
By turning on each of the FETs 71, the output data Do latched by the register 22 can be read out to the internal data bus IO via the three-state buffer 8l and the nMOSFET 71. On the other hand, the output gate control signal S latched by the register 52
Assuming that c is a low level voltage "L'°, the three-state buffer 31 is turned off, and this input/output port section functions as an input port 1. That is, the input/output port terminal 40 has no input signal. Data D1 is supplied.In this case, when the successive data selection signal S5 is set to low level voltage "L", the three-state buffer 8l
is turned off, and the three-state buffer 82 is turned on. Therefore, in this state, read gate command signal R
D is a high level voltage “゜H”, nMOS FE7
By turning on 71, the input/output port terminal 40
The input data D1 input to the IO can be read out to the internal data bus IO via the three-state buffer 82 and the nMOSFET 71. Conversely, the read data selection signal Ss is set to a high level voltage ゜“
When set to "H", the three-state buffer 81 is turned on and the three-state buffer 82 is turned off. Therefore, in this state, by setting the read gate command signal RD to a high level voltage "H" and turning on the nMOSFET 71, The output data Do latched by the register 22 is transferred to the three-state buffer 81 and nMOs.
It can be read out to the internal data bus IO via FET71.
このように、本実施例においては、その入出力ポート部
を入力ポートとして機能させる場合であっても、また、
出力ポートとして機能させる場合であっても、レジスタ
２２にラッチさせている出力データＤｏを内部データバ
ス１０に読み出すことができる．
したがって、本実施例によれば、レジスタ２２をデータ
格納用のメモリとして使用する場合においてデータ処理
の効率化を図ることができる．次に、第３図を参照して
、本発明の他の実施例につき説明する．
第３図は、本発明の他の実施例の要部である入出力ポー
ト部を示す回路図である．
この第３図例は、出力ゲート回路３０の後段にオーブン
ドレイン形式のｎＭＯｓ ＦＥＴ９０を接続し、その
他については、第２図例と同様に構成したものである。In this way, in this embodiment, even if the input/output port section functions as an input port,
Even when functioning as an output port, the output data Do latched in the register 22 can be read out to the internal data bus 10. Therefore, according to this embodiment, when the register 22 is used as a memory for storing data, it is possible to improve the efficiency of data processing. Next, referring to FIG. 3, another embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing an input/output port section which is a main part of another embodiment of the present invention. In the example shown in FIG. 3, an oven-drain type nMOS FET 90 is connected to the rear stage of the output gate circuit 30, and the other components are configured similarly to the example shown in FIG.
即ち、スリーステイトバッファ３１の出力端子をｎＭＯ
ｓ ＦＥＴ９０のゲートに接続し、このｎＭＯｓ
ＦＥＴ９０のドレインを入出力ポート端子４０に接続し
、このｎＭＯｓ ＦＥＴ９０のソースを接地し、その
他については、第２図例と同様に楕或したものである。That is, the output terminal of the three-state buffer 31 is
Connect to the gate of sFET90 and connect this nMOs
The drain of the FET 90 is connected to the input/output port terminal 40, the source of this nMOS FET 90 is grounded, and the rest is oval like the example in FIG.
かかる第３図例においては、入出力ポート部を出力ポー
トとして機能させる場合、入出力ポート端子４０にはロ
ーレベル電圧“Ｌ”のみが出力されるが，入出力ポート
部を入力ポートとして機能させる場合であっても、また
、出力ポートとして機能させる場合であっても、レジス
タ２２にラッチさせているデータＤ．を内部データバス
１０に読み出せる点については、第２図例と同様である
．したがって、この第３図例においても、第２図例と同
様、レジスタ２２をデータ格納用のメモリとして使用す
る場合においてデータ処理の効率化を図ることができる
．
［発明の効果］
以上のように、本発明によれば、読出しデータ選択回路
は、第４図従来例のように入出力ポート部を入力ポート
として機能させるか、出力ポートとして機能させるかを
制御する出力ゲート制御信号によって制御するのではな
く、別個，独立の読出しデータ選択信号によって制御す
るという横戒を採用したことにより、入出力ポート部を
入力ポートとして機能させる場合であっても、また、出
力ポートとして機能させる場合であっても、出力データ
ラッチ回路にラッチされている出力データを内部データ
バスに読み出すことができるので、出力データラッチ回
路をデータ格納用のメモリとして使用する場合において
データ処理の効率化を図ることができるという効果があ
る。In the example shown in FIG. 3, when the input/output port section is made to function as an output port, only a low level voltage "L" is output to the input/output port terminal 40; Even if the data D. The point that the data can be read out onto the internal data bus 10 is the same as in the example shown in FIG. Therefore, in the example shown in FIG. 3 as well, as in the example shown in FIG. 2, it is possible to improve the efficiency of data processing when the register 22 is used as a memory for storing data. [Effects of the Invention] As described above, according to the present invention, the read data selection circuit controls whether the input/output port section functions as an input port or an output port as in the conventional example shown in FIG. Even when the input/output port section functions as an input port, by adopting the horizontal precept of controlling it not with the output gate control signal but with a separate and independent read data selection signal. Even when functioning as an output port, the output data latched in the output data latch circuit can be read out to the internal data bus, so data processing is easier when the output data latch circuit is used as a data storage memory. This has the effect of increasing efficiency.
第１図は本発明の要部（入出力ポート部〉を示す原理ブ
ロック図、
第２図は本発明の一実施例の要部（入出力ポート部）を
示す回路図、
第３図は本発明の他の実施例の要部（入出力ポート部）
を示す回路図、
第４図は従来例の要部く入出力ポート部）を示す回路図
である。
６０、
１０・・・内部データバス
２０・・・出力データラッチ回路
３０・・・出力ゲート回路
４０・・・入巴カポート端子
５０・・・出力ゲート制御信号ラッチ回路８０・・・読
出しデータ選択回路
７０・・・読出しゲート回路
ＲＤ
本発明の要部（入出力ポート部）
第１図
−実施例の要部（入出力ポート部）
第２図
他の実施例の要部（入出力ポート部）
第３図
従来例の要部（入出力ポート部〉Fig. 1 is a principle block diagram showing the main part (input/output port part) of the present invention, Fig. 2 is a circuit diagram showing the main part (input/output port part) of an embodiment of the invention, and Fig. 3 is the main part of the present invention. Main parts of other embodiments of the invention (input/output port part)
FIG. 4 is a circuit diagram showing the main part (input/output port part) of the conventional example. 60, 10... Internal data bus 20... Output data latch circuit 30... Output gate circuit 40... Input port terminal 50... Output gate control signal latch circuit 80... Read data selection circuit 70... Read gate circuit RD Main part of the present invention (input/output port part) Fig. 1 - Main part of the embodiment (input/output port part) Fig. 2 Main part of another embodiment (input/output port part) Figure 3 Main parts of conventional example (input/output port section)
Claims (1)
（２０）と、 該出力データラッチ回路（２０）の出力端子にその入力
端子を接続された出力ゲート回路（３０）と、該出力ゲ
ート回路（３０）の出力端子に接続された入出力ポート
端子（４０）と、 前記出力ゲート回路（３０）の導通、非導通を制御する
出力ゲート制御信号（Ｓｃ）をラッチし、前記出力ゲー
ト回路（３０）の導通、非導通を制御する出力ゲート制
御信号ラッチ回路（５０）と、 第１及び第２の入力端子（８０Ａ、８０Ｂ）を具備し、
該第１及び第２の入力端子（８０Ａ、８０Ｂ）をそれぞ
れ前記出力データラッチ回路（２０）の出力端子及び前
記入出力ポート端子（４０）に接続し、読出しデータ選
択信号（Ｓｓ）に制御されて、その出力端子（８０Ｃ）
に前記出力データラッチ回路（２０）の出力端子のレベ
ル値又は前記入出力ポート端子（４０）のレベル値を出
力するように構成された読出しデータ選択回路（８０）
と、 その入力端子及び出力端子をそれぞれ前記読出しデータ
選択回路（８０）の出力端子（８０Ｃ）及び内部データ
バス（１０）に接続し、読出し命令信号（ＲＤ）によっ
て、その導通、非導通が制御される読出しゲート回路（
７０）とを 備えた入出力ポート部を設けてなることを特徴とする半
導体集積回路装置。[Claims] An output data latch circuit (20) that latches output data (Do); an output gate circuit (30) whose input terminal is connected to the output terminal of the output data latch circuit (20); An input/output port terminal (40) connected to the output terminal of the output gate circuit (30) and an output gate control signal (Sc) that controls conduction/non-conduction of the output gate circuit (30) are latched; It includes an output gate control signal latch circuit (50) that controls conduction and non-conduction of the output gate circuit (30), and first and second input terminals (80A, 80B),
The first and second input terminals (80A, 80B) are connected to the output terminal of the output data latch circuit (20) and the input/output port terminal (40), respectively, and are controlled by the read data selection signal (Ss). and its output terminal (80C)
a read data selection circuit (80) configured to output the level value of the output terminal of the output data latch circuit (20) or the level value of the input/output port terminal (40);
and its input terminal and output terminal are respectively connected to the output terminal (80C) of the read data selection circuit (80) and the internal data bus (10), and their conduction and non-conduction are controlled by the read command signal (RD). readout gate circuit (
70) A semiconductor integrated circuit device comprising an input/output port section comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194705A JP2504837B2 (en) | 1989-07-27 | 1989-07-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194705A JP2504837B2 (en) | 1989-07-27 | 1989-07-27 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358259A true JPH0358259A (en) | 1991-03-13 |
| JP2504837B2 JP2504837B2 (en) | 1996-06-05 |
Family
ID=16328889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194705A Expired - Fee Related JP2504837B2 (en) | 1989-07-27 | 1989-07-27 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504837B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007113978A1 (en) | 2006-03-31 | 2007-10-11 | Daio Paper Corporation | Pants-type disposable diaper cover |
| JP2008029714A (en) * | 2006-07-31 | 2008-02-14 | Oji Nepia Kk | Pants type disposable diaper and exterior body for pants type disposable diaper |
-
1989
- 1989-07-27 JP JP1194705A patent/JP2504837B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007113978A1 (en) | 2006-03-31 | 2007-10-11 | Daio Paper Corporation | Pants-type disposable diaper cover |
| JP2008029714A (en) * | 2006-07-31 | 2008-02-14 | Oji Nepia Kk | Pants type disposable diaper and exterior body for pants type disposable diaper |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504837B2 (en) | 1996-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7093066B2 (en) | Method for bus capacitance reduction | |
| US4680487A (en) | Input/output port including auxiliary low-power transistors | |
| US20020048195A1 (en) | High speed data bus | |
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| JPH0197016A (en) | Semiconductor integrated circuit device | |
| JPH04236682A (en) | Microcomputer system | |
| US5260908A (en) | Multiport memory device | |
| US6188633B1 (en) | Multi-port computer register file having shared word lines for read and write ports and storage elements that power down or enter a high-impedance state during write operations | |
| JPH06195968A (en) | Integrated semiconductor memory device | |
| JPH0146946B2 (en) | ||
| US5307321A (en) | Semiconductor memory device with particular bank selector means | |
| JPH0315278B2 (en) | ||
| JPH0358259A (en) | Semiconductor integrated circuit device | |
| US5577215A (en) | Data transmission circuit for digital signal processor chip and method therefor | |
| JPS63260319A (en) | Logic integrated circuit device | |
| JPH052888A (en) | Memory cell circuit for gate array | |
| US6202113B1 (en) | Bank register circuit for a multiply accumulate circuit | |
| JPH07130184A (en) | Semiconductor device | |
| JP3048762B2 (en) | Semiconductor integrated circuit device | |
| JPH04123217A (en) | Switching circuit for state of external terminal | |
| JPH0454651A (en) | Connecting system for peripheral processor | |
| JPH04100150A (en) | Register circuit | |
| KR100247906B1 (en) | Data processing method | |
| JPH05241698A (en) | System for controlling input output port | |
| JPH0254617A (en) | Input/output buffer circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |