JPH05166965A - パッケージ構造体 - Google Patents
パッケージ構造体Info
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- JPH05166965A JPH05166965A JP3331042A JP33104291A JPH05166965A JP H05166965 A JPH05166965 A JP H05166965A JP 3331042 A JP3331042 A JP 3331042A JP 33104291 A JP33104291 A JP 33104291A JP H05166965 A JPH05166965 A JP H05166965A
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- signal line
- surface side
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- side ground
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Lead Frames For Integrated Circuits (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】
【目的】 外部回路とのインピーダンス整合が容易で、
表面実装できるパッケージ構造体を提供する。 【構成】 パッケージ構造体４０は、表面に半導体チッ
プ４２が載置された絶縁基板４４と、絶縁基板４４の裏
面に形成された裏面側グランドパターン５２と、絶縁基
板４４の表面の周縁部を含む領域に形成され第２のスル
ーホール内の導体を介して裏面側グランドパターン５２
と接続された表面側グランドパターン４８と、絶縁基板
４４の表面に形成され半導体チップ４２の入力端子又は
出力端子と接続された、表面側グランドパターン及び／
又は裏面側グランドパターンとの間で伝送線路を形成す
る表面側信号ライン４６と、絶縁基板４４の裏面に形成
され第１のスルーホール内の導体を介して表面側信号ラ
インと接続された、表面側グランドパターン４８との間
でマイクロストリップラインを形成する裏面側信号ライ
ン５０と、絶縁基板４４上の半導体チップ４２と表面側
信号ライン４６とを被冠し表面側グランドパターン５２
と接続された導電性キャップ５４とを備えた。
表面実装できるパッケージ構造体を提供する。 【構成】 パッケージ構造体４０は、表面に半導体チッ
プ４２が載置された絶縁基板４４と、絶縁基板４４の裏
面に形成された裏面側グランドパターン５２と、絶縁基
板４４の表面の周縁部を含む領域に形成され第２のスル
ーホール内の導体を介して裏面側グランドパターン５２
と接続された表面側グランドパターン４８と、絶縁基板
４４の表面に形成され半導体チップ４２の入力端子又は
出力端子と接続された、表面側グランドパターン及び／
又は裏面側グランドパターンとの間で伝送線路を形成す
る表面側信号ライン４６と、絶縁基板４４の裏面に形成
され第１のスルーホール内の導体を介して表面側信号ラ
インと接続された、表面側グランドパターン４８との間
でマイクロストリップラインを形成する裏面側信号ライ
ン５０と、絶縁基板４４上の半導体チップ４２と表面側
信号ライン４６とを被冠し表面側グランドパターン５２
と接続された導電性キャップ５４とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、パッケージ構造体に関
し、特に、マイクロ波の半導体チップ、モノリシック集
積回路、ハイブリッド集積回路等をパッケージするのに
適したパッケージ構造体に関する。
し、特に、マイクロ波の半導体チップ、モノリシック集
積回路、ハイブリッド集積回路等をパッケージするのに
適したパッケージ構造体に関する。
【０００２】
【従来の技術】半導体素子の容器であるパッケージ構造
体は、電気的端子を取り出すとともに、外気と半導体チ
ップとを遮断して半導体チップの故障や劣化を防ぐこと
等を目的としている。このようなパッケージ構造体に
は、従来例えば図６から図８に示されたものがある。
体は、電気的端子を取り出すとともに、外気と半導体チ
ップとを遮断して半導体チップの故障や劣化を防ぐこと
等を目的としている。このようなパッケージ構造体に
は、従来例えば図６から図８に示されたものがある。
【０００３】図６、図７に示すパッケージ構造体１０
は、メタル１２の上に載置された半導体チップ１４とこ
の半導体チップ１４の入出力端子と接続された４つのリ
ード端子１６ａ、１６ｂ、１６ｃ、１６ｄの一部とが、
セラミック、ガラス等の電気絶縁物１８を介してメタル
キャップ２０（図６では図示省略）により被冠されパッ
ケージされている。また、図７に示すように、リード端
子１６ａ、１６ｂ、１６ｃ、１６ｄのみがマイクロスト
リップラインとしてメタルキャップ２０の外部に出てい
る。
は、メタル１２の上に載置された半導体チップ１４とこ
の半導体チップ１４の入出力端子と接続された４つのリ
ード端子１６ａ、１６ｂ、１６ｃ、１６ｄの一部とが、
セラミック、ガラス等の電気絶縁物１８を介してメタル
キャップ２０（図６では図示省略）により被冠されパッ
ケージされている。また、図７に示すように、リード端
子１６ａ、１６ｂ、１６ｃ、１６ｄのみがマイクロスト
リップラインとしてメタルキャップ２０の外部に出てい
る。
【０００４】また、図８に示すパッケージ構造体２２
は、半導体チップ２４は箱体２６内に配置されており、
半導体チップ２４の入出力端子と接続されたリード２８
ａ、２８ｂ、２８ｃ、２８ｄが、箱体２６の壁３０ａ、
３０ｂを貫通して外部に取り出されている。
は、半導体チップ２４は箱体２６内に配置されており、
半導体チップ２４の入出力端子と接続されたリード２８
ａ、２８ｂ、２８ｃ、２８ｄが、箱体２６の壁３０ａ、
３０ｂを貫通して外部に取り出されている。
【０００５】
【発明が解決しようとする課題】従来上記に示すような
各種のパッケージ構造体が用いられているが、これらの
うち図７に示すパッケージ構造体１０は、このパッケー
ジ構造体１０が配置される回路基板にこのパッケージ構
造体１０全体をネジで止める必要があり表面実装できな
いという問題がある。
各種のパッケージ構造体が用いられているが、これらの
うち図７に示すパッケージ構造体１０は、このパッケー
ジ構造体１０が配置される回路基板にこのパッケージ構
造体１０全体をネジで止める必要があり表面実装できな
いという問題がある。
【０００６】図８に示すパッケージ構造体２２は、パッ
ケージの製造工程においてリード２８ａ，２８ｂ，２８
ｃ、２８ｄを取り付ける必要があるため、製造工程が複
雑になり、また外部回路とのインピーダンスを整合させ
るのが難しいという問題がある。本発明は、上記問題点
に鑑み、表面実装できるとともにインピーダンス整合の
容易なパッケージ構造体を提供することを目的とする。
ケージの製造工程においてリード２８ａ，２８ｂ，２８
ｃ、２８ｄを取り付ける必要があるため、製造工程が複
雑になり、また外部回路とのインピーダンスを整合させ
るのが難しいという問題がある。本発明は、上記問題点
に鑑み、表面実装できるとともにインピーダンス整合の
容易なパッケージ構造体を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパッケージ構造体は、 （ａ）半導体チップ （ｂ）表面に該半導体チップが載置された、信号ライン
用の第１のスルーホールとグランド用の第２のスルーホ
ールとを有する絶縁基板 （ｃ）前記絶縁基板の裏面に形成された裏面側グランド
パターン （ｄ）前記絶縁基板の表面の周縁部を含む領域に形成さ
れ前記第２のスルーホール内の導体を介して前記裏面側
グランドパターンと接続された表面側グランドパターン （ｅ）前記絶縁基板の表面に形成され前記半導体チップ
の入力端子又は出力端子と接続された、前記表面側グラ
ンドパターン及び／又は前記裏面側グランドパターンと
の間で伝送線路を形成する表面側信号ライン （ｆ）前記絶縁基板の裏面に形成され前記第１のスルー
ホール内の導体を介して前記表面側信号ラインと接続さ
れた、前記表面側グランドパターンとの間でマイクロス
トリップラインを形成する裏面側信号ライン （ｇ）前記絶縁基板上の前記半導体チップと前記表面側
信号ラインとを被冠し前記表面側グランドパターンと接
続された導電性キャップ の各要素を備えたことを特徴とするものである。
に、本発明のパッケージ構造体は、 （ａ）半導体チップ （ｂ）表面に該半導体チップが載置された、信号ライン
用の第１のスルーホールとグランド用の第２のスルーホ
ールとを有する絶縁基板 （ｃ）前記絶縁基板の裏面に形成された裏面側グランド
パターン （ｄ）前記絶縁基板の表面の周縁部を含む領域に形成さ
れ前記第２のスルーホール内の導体を介して前記裏面側
グランドパターンと接続された表面側グランドパターン （ｅ）前記絶縁基板の表面に形成され前記半導体チップ
の入力端子又は出力端子と接続された、前記表面側グラ
ンドパターン及び／又は前記裏面側グランドパターンと
の間で伝送線路を形成する表面側信号ライン （ｆ）前記絶縁基板の裏面に形成され前記第１のスルー
ホール内の導体を介して前記表面側信号ラインと接続さ
れた、前記表面側グランドパターンとの間でマイクロス
トリップラインを形成する裏面側信号ライン （ｇ）前記絶縁基板上の前記半導体チップと前記表面側
信号ラインとを被冠し前記表面側グランドパターンと接
続された導電性キャップ の各要素を備えたことを特徴とするものである。
【０００８】
【作用】本発明のパッケージ構造体は、表面側信号ライ
ンは表面側グランドパターン及び／又は裏面側グランド
パターンとの間で、例えばマイクロストリップライン、
コプレーナ型ストリップライン等の伝送線路を形成し、
裏面側信号ラインは表面側グランドパターンとの間でマ
イクロストリップラインを形成し、しかも表面側信号ラ
インと裏面側信号ラインとはスルーホール内の導体を介
して接続されているため、このスルーホールの寸法等に
より特性インピーダンスが調整され、これにより外部回
路と容易にインピーダンスをマッチングさせることがで
きる。またこのパッケージ構造体を回路基板に載置して
裏面側信号ラインと回路基板上の配線パターンとをハン
ダ等で接続することにより表面実装される。
ンは表面側グランドパターン及び／又は裏面側グランド
パターンとの間で、例えばマイクロストリップライン、
コプレーナ型ストリップライン等の伝送線路を形成し、
裏面側信号ラインは表面側グランドパターンとの間でマ
イクロストリップラインを形成し、しかも表面側信号ラ
インと裏面側信号ラインとはスルーホール内の導体を介
して接続されているため、このスルーホールの寸法等に
より特性インピーダンスが調整され、これにより外部回
路と容易にインピーダンスをマッチングさせることがで
きる。またこのパッケージ構造体を回路基板に載置して
裏面側信号ラインと回路基板上の配線パターンとをハン
ダ等で接続することにより表面実装される。
【０００９】
【実施例】以下、本発明の実施例を示す添付図面を参照
しながら、本発明の実施例を説明する。図１は本発明の
一実施例に係るパッケージ構造体４０の斜視図、図２は
図１のII−II断面図である。
しながら、本発明の実施例を説明する。図１は本発明の
一実施例に係るパッケージ構造体４０の斜視図、図２は
図１のII−II断面図である。
【００１０】このパッケージ構造体４０は、半導体チッ
プ４２が載置された絶縁基板４４と、この絶縁基板４４
の表面に形成された表面側信号ライン４６と、絶縁基板
４４の表面に表面側信号ライン４６を取り巻くように形
成された表面側グランドパターン４８と、絶縁基板４４
の裏面に形成され表面側信号ライン４６と接続された裏
面側信号ライン５０（図２参照）と、絶縁基板４４の裏
面に形成され表面側グランドパターン４８と接続された
裏面側グランドパターン５２（図２参照）と、絶縁基板
４４上の半導体チップ４２と表面側信号ライン４６とを
被冠し表面側グランドパターン４８と接続された導電性
キャップ５４とを備えている。
プ４２が載置された絶縁基板４４と、この絶縁基板４４
の表面に形成された表面側信号ライン４６と、絶縁基板
４４の表面に表面側信号ライン４６を取り巻くように形
成された表面側グランドパターン４８と、絶縁基板４４
の裏面に形成され表面側信号ライン４６と接続された裏
面側信号ライン５０（図２参照）と、絶縁基板４４の裏
面に形成され表面側グランドパターン４８と接続された
裏面側グランドパターン５２（図２参照）と、絶縁基板
４４上の半導体チップ４２と表面側信号ライン４６とを
被冠し表面側グランドパターン４８と接続された導電性
キャップ５４とを備えている。
【００１１】絶縁基板４４は、信号ライン用の複数の第
１のスルーホール５６（図２参照）とグランド用の複数
の第２のスルーホール５８（図１参照）とを有する。ま
た、表面側信号ライン４６は半導体チップ４２の入力端
子又は出力端子と接続されており、この表面側信号ライ
ン４６は、裏面側グランドパターン５２との間でマイク
ロストリップラインを形成している。また、裏面側信号
ライン５０は第１のスルーホール５６内の導体を介して
表面側信号ライン４６と接続されており、表面側グラン
ドパターン４８との間でマイクロストリップラインを形
成している。このマイクロストリップラインは、図１及
び図２に示すように、本実施例では突出部６０に形成さ
れているため、表面実装時の位置が容易にわかりしたが
って歩留まりを向上させることができる。また、裏面側
グランドパターン５２は第２のスルーホール５８内の導
体を介して表面側グランドパターン４８と接続されてい
る。
１のスルーホール５６（図２参照）とグランド用の複数
の第２のスルーホール５８（図１参照）とを有する。ま
た、表面側信号ライン４６は半導体チップ４２の入力端
子又は出力端子と接続されており、この表面側信号ライ
ン４６は、裏面側グランドパターン５２との間でマイク
ロストリップラインを形成している。また、裏面側信号
ライン５０は第１のスルーホール５６内の導体を介して
表面側信号ライン４６と接続されており、表面側グラン
ドパターン４８との間でマイクロストリップラインを形
成している。このマイクロストリップラインは、図１及
び図２に示すように、本実施例では突出部６０に形成さ
れているため、表面実装時の位置が容易にわかりしたが
って歩留まりを向上させることができる。また、裏面側
グランドパターン５２は第２のスルーホール５８内の導
体を介して表面側グランドパターン４８と接続されてい
る。
【００１２】次に、本実施例のパッケージ構造体４０の
製造方法について説明する。まず、アルミナ基板などの
絶縁基板４４の外形とスルーホール５６、５８がＣＯ2
ガスレーザにより加工される。次に、表面側信号ライン
４６のメタライズがＡｕの厚膜導体で形成され、表面側
グランドパターン４８、裏面側信号ライン５０、裏面側
グランドパターン５２、およびスルーホールがＡｇ−Ｐ
ｄの厚膜導体で形成される。次に、モノリシックマイク
ロウェーブ集積回路などの半導体チップ４２がＡｕ−Ｓ
ｎ等の共晶ハンダで絶縁基板４４上にダイボンディング
され、２５μｍφのＡｕワイヤでボンディング配線され
る。次に、導電性キャップ５４が表面側グランドパター
ン４８上にパラレルシーム溶接法で溶接され、パッケー
ジ構造体が完成する。その後、絶縁基板４４の裏面側
が、この絶縁基板４４の裏面のパターンと合致したパタ
ーンが形成されたマザーボードに、Ｓｎ−Ｐｂ等の共晶
ハンダによりはんだ付けされる。
製造方法について説明する。まず、アルミナ基板などの
絶縁基板４４の外形とスルーホール５６、５８がＣＯ2
ガスレーザにより加工される。次に、表面側信号ライン
４６のメタライズがＡｕの厚膜導体で形成され、表面側
グランドパターン４８、裏面側信号ライン５０、裏面側
グランドパターン５２、およびスルーホールがＡｇ−Ｐ
ｄの厚膜導体で形成される。次に、モノリシックマイク
ロウェーブ集積回路などの半導体チップ４２がＡｕ−Ｓ
ｎ等の共晶ハンダで絶縁基板４４上にダイボンディング
され、２５μｍφのＡｕワイヤでボンディング配線され
る。次に、導電性キャップ５４が表面側グランドパター
ン４８上にパラレルシーム溶接法で溶接され、パッケー
ジ構造体が完成する。その後、絶縁基板４４の裏面側
が、この絶縁基板４４の裏面のパターンと合致したパタ
ーンが形成されたマザーボードに、Ｓｎ−Ｐｂ等の共晶
ハンダによりはんだ付けされる。
【００１３】尚、本実施例のパッケージ構造体４０の突
出部６０の形状は、図３に示すような突出部６２の形状
としてもよい。絶縁基板４４の変形例を、図４に示す。
図４からわかるように２枚の絶縁基板６４、６６を重ね
て基板とすることもできる。この場合は、夫々の絶縁基
板６４、６６にスルーホールが形成されて表面と裏面と
の信号ラインが接続される。
出部６０の形状は、図３に示すような突出部６２の形状
としてもよい。絶縁基板４４の変形例を、図４に示す。
図４からわかるように２枚の絶縁基板６４、６６を重ね
て基板とすることもできる。この場合は、夫々の絶縁基
板６４、６６にスルーホールが形成されて表面と裏面と
の信号ラインが接続される。
【００１４】次に、キャップの材料をセラミックとした
例を図５に示す。このセラミック製のキャップ７０は、
その内壁７２または外壁７４がメタライズされており
（図５では外壁がメタライズされている）、このメタラ
イズされた面が絶縁基板４４の表面のグランドパターン
と接続されることによって、電磁遮蔽効果が得られる。
キャップ７０のメタライズは、メッキ、導電塗料の塗
布、厚膜ペーストの塗布などにより行われる。
例を図５に示す。このセラミック製のキャップ７０は、
その内壁７２または外壁７４がメタライズされており
（図５では外壁がメタライズされている）、このメタラ
イズされた面が絶縁基板４４の表面のグランドパターン
と接続されることによって、電磁遮蔽効果が得られる。
キャップ７０のメタライズは、メッキ、導電塗料の塗
布、厚膜ペーストの塗布などにより行われる。
【００１５】尚、上記実施例のパッケージ構造体では、
表面側信号ライン４６は、裏面側グランドパターン５２
との間でマイクロストリップラインが形成されている
が、表面側グランドパターンとの間でコプレーナ型スト
リップライン、表面側及び裏面側グランドパターンとの
間でグランデッドコプレーナ型ストリップラインを形成
してもよい。
表面側信号ライン４６は、裏面側グランドパターン５２
との間でマイクロストリップラインが形成されている
が、表面側グランドパターンとの間でコプレーナ型スト
リップライン、表面側及び裏面側グランドパターンとの
間でグランデッドコプレーナ型ストリップラインを形成
してもよい。
【００１６】また、表面側信号ラインと裏面側信号ライ
ンとの間はスルーホール内の導体を介して接続されてい
るため、このスルーホールの寸法等を調整することによ
って特性インピーダンスを例えば５０Ωに合わせること
ができる。また、表面側グランドパターンと裏面側グラ
ンドパターンとの間もスルーホール内の導体を介して接
続されているため、このスルーホールの数を増やすこと
によって表面側のグランドを強化することができる。
ンとの間はスルーホール内の導体を介して接続されてい
るため、このスルーホールの寸法等を調整することによ
って特性インピーダンスを例えば５０Ωに合わせること
ができる。また、表面側グランドパターンと裏面側グラ
ンドパターンとの間もスルーホール内の導体を介して接
続されているため、このスルーホールの数を増やすこと
によって表面側のグランドを強化することができる。
【００１７】
【発明の効果】以上説明したように、本発明のパッケー
ジ構造体は、表面側信号ラインと裏面側信号ラインに亘
ってマイクロストリップライン等の伝送線路が形成され
しかもスルーホールによりその特性インピーダンスを調
整することができ、したがって外部回路のインピーダン
スを所定のインピーダンスに調整することにより容易に
外部回路との間でインピーダンスが整合される。
ジ構造体は、表面側信号ラインと裏面側信号ラインに亘
ってマイクロストリップライン等の伝送線路が形成され
しかもスルーホールによりその特性インピーダンスを調
整することができ、したがって外部回路のインピーダン
スを所定のインピーダンスに調整することにより容易に
外部回路との間でインピーダンスが整合される。
【００１８】また、このパッケージ構造体を回路基板に
載置して裏面側信号ラインと回路基板上の配線パターン
をハンダ等で接続することができ容易に表面実装が可能
となる。
載置して裏面側信号ラインと回路基板上の配線パターン
をハンダ等で接続することができ容易に表面実装が可能
となる。
【図１】パッケージ構造体を示す斜視図である。
【図２】図１のII−II断面図である。
【図３】突出部の変形例を示す斜視図である。
【図４】絶縁基板を２枚重ねにした場合を示す断面図で
ある。
ある。
【図５】セラミック製のキャップを使用した場合を示す
断面図である。
断面図である。
【図６】キャップで被冠される前の、従来のパッケージ
構造体を示した図である。
構造体を示した図である。
【図７】図６に示す基板にキャップが被冠された場合を
示す断面図である。
示す断面図である。
【図８】従来の他のパッケージ構造体を示す斜視図であ
る。
る。
４０ パッケージ構造体 ４２ 半導体チップ ４４ 絶縁基板 ４６ 表面側信号ライン ４８ 表面側グランドパターン ５０ 裏面側信号ライン ５２ 裏面側グランドパターン ５４ 導電性キャップ ５６、５８ スルーホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｍ 9272−4Ｍ Ｈ０１Ｐ 3/08 7352−4Ｍ Ｈ０１Ｌ 23/14 Ｃ (72)発明者 谷所 博明 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社セラミックス研究所 内 (72)発明者 古屋田 栄 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社セラミックス研究所 内
Claims (1)
- 【請求項１】 半導体チップ、 表面に該半導体チップが載置された、信号ライン用の第
１のスルーホールとグランド用の第２のスルーホールと
を有する絶縁基板、 前記絶縁基板の裏面に形成された裏面側グランドパター
ン、 前記絶縁基板の表面の周縁部を含む領域に形成され前記
第２のスルーホール内の導体を介して前記裏面側グラン
ドパターンと接続された表面側グランドパターン、 前記絶縁基板の表面に形成され前記半導体チップの入力
端子又は出力端子と接続された、前記表面側グランドパ
ターン及び／又は前記裏面側グランドパターンとの間で
伝送線路を形成する表面側信号ライン、 前記絶縁基板の裏面に形成され前記第１のスルーホール
内の導体を介して前記表面側信号ラインと接続された、
前記表面側グランドパターンとの間でマイクロストリッ
プラインを形成する裏面側信号ライン、および前記絶縁
基板上の前記半導体チップと前記表面側信号ラインとを
被冠し前記表面側グランドパターンと接続された導電性
キャップを備えたことを特徴とするパッケージ構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331042A JPH05166965A (ja) | 1991-12-16 | 1991-12-16 | パッケージ構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331042A JPH05166965A (ja) | 1991-12-16 | 1991-12-16 | パッケージ構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166965A true JPH05166965A (ja) | 1993-07-02 |
Family
ID=18239190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3331042A Withdrawn JPH05166965A (ja) | 1991-12-16 | 1991-12-16 | パッケージ構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441471B1 (en) * | 2000-12-27 | 2002-08-27 | Kyocera Corporation | Wiring substrate for high frequency applications |
| US7560811B2 (en) | 2005-12-08 | 2009-07-14 | Yamaha Corporation | Semiconductor device |
| US7619489B2 (en) | 1999-09-20 | 2009-11-17 | Nec Corporation | Semiconductor integrated circuit |
-
1991
- 1991-12-16 JP JP3331042A patent/JPH05166965A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619489B2 (en) | 1999-09-20 | 2009-11-17 | Nec Corporation | Semiconductor integrated circuit |
| US8178974B2 (en) | 1999-09-20 | 2012-05-15 | Nec Corporation | Microstrip structure including a signal line with a plurality of slit holes |
| US6441471B1 (en) * | 2000-12-27 | 2002-08-27 | Kyocera Corporation | Wiring substrate for high frequency applications |
| US7560811B2 (en) | 2005-12-08 | 2009-07-14 | Yamaha Corporation | Semiconductor device |
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| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
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