JPH05166812A - 半導体素子 - Google Patents
半導体素子Info
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- JPH05166812A JPH05166812A JP35110291A JP35110291A JPH05166812A JP H05166812 A JPH05166812 A JP H05166812A JP 35110291 A JP35110291 A JP 35110291A JP 35110291 A JP35110291 A JP 35110291A JP H05166812 A JPH05166812 A JP H05166812A
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- metal film
- chip
- multilayer metal
- bump
- carrier tape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 キャリアテープに対してより高密度に実装す
ることが可能な半導体素子を提供する。 【構成】 チップ１１の周縁部に配設される複数の電極
パッドと、その電極パッドに接する状態で被着される多
層金属膜と、その多層金属膜上に形成されるバンプ１４
とを有する半導体素子であって、多層金属膜はチップ１
１の周縁部から中心側に向けて延設され、且つその多層
金属膜の延出端にバンプ１４が形成されている。
ることが可能な半導体素子を提供する。 【構成】 チップ１１の周縁部に配設される複数の電極
パッドと、その電極パッドに接する状態で被着される多
層金属膜と、その多層金属膜上に形成されるバンプ１４
とを有する半導体素子であって、多層金属膜はチップ１
１の周縁部から中心側に向けて延設され、且つその多層
金属膜の延出端にバンプ１４が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の構造に関
するものである。
するものである。
【０００２】
【従来の技術】半導体実装技術の中には、金属（Ａｕ、
Ａｌ）製の極細線、いわゆるボンディングワイヤを用い
て電極間を１本ずつ接合するワイヤボンディング技術
と、ボンディングワイヤを用いず且つ電極数やリード数
とは無関係に、一括して電極間の接合を行うワイヤレス
ボンディング技術とがある。そして、ワイヤレスボンデ
ィング技術の代表的なものとしては、ＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式が挙げら
れる。
Ａｌ）製の極細線、いわゆるボンディングワイヤを用い
て電極間を１本ずつ接合するワイヤボンディング技術
と、ボンディングワイヤを用いず且つ電極数やリード数
とは無関係に、一括して電極間の接合を行うワイヤレス
ボンディング技術とがある。そして、ワイヤレスボンデ
ィング技術の代表的なものとしては、ＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式が挙げら
れる。
【０００３】図６は、上述のＴＡＢ方式により実装され
る半導体素子の従来例を示しており、図においては、チ
ップ３１の周縁部に配設された複数の電極パッド（後
述）と、フィルムキャリアテープ（以下、キャリアテー
プと称す）のデバイスホール３２内に突設されたインナ
リード３３とが、バンプ３４を介して電気的に接続され
ている。ここで、キャリアテープは、ポリイミドフィル
ムやポリエステルフィルム等からなるリール状の樹脂テ
ープであり、その両側縁にはテープ搬送用のスプロケッ
ト孔が設けられている。
る半導体素子の従来例を示しており、図においては、チ
ップ３１の周縁部に配設された複数の電極パッド（後
述）と、フィルムキャリアテープ（以下、キャリアテー
プと称す）のデバイスホール３２内に突設されたインナ
リード３３とが、バンプ３４を介して電気的に接続され
ている。ここで、キャリアテープは、ポリイミドフィル
ムやポリエステルフィルム等からなるリール状の樹脂テ
ープであり、その両側縁にはテープ搬送用のスプロケッ
ト孔が設けられている。
【０００４】一方、図７は、従来の半導体素子の要部を
示す側断面図であり、図中の半導体素子３０において
は、能動領域３５の周辺、すなわちチップ３１の周縁部
に、上述した電極パッド３６が配設されている。また、
チップ３１上にはオーバコート膜３７がエッチングによ
り形成されている。更に、電極パッド３６の真上には多
層金属膜３８を介してバンプ３４が形成されている。こ
こで多層金属膜３８は、いわゆるバリヤメタルと呼ばれ
るものであり、Ａｕ／Ｎｉ／Ｔｉ或いはＡｕ／Ｃｕ／Ｃ
ｒなどから組成され、チップ３１上に被着されている。
その中で、Ｎｉ、ＣｒはＡｕ拡散防止の役目を果たして
おり、多層金属膜３８としては、バンプ３４を形成する
際のメッキ電極の役目を果たす。
示す側断面図であり、図中の半導体素子３０において
は、能動領域３５の周辺、すなわちチップ３１の周縁部
に、上述した電極パッド３６が配設されている。また、
チップ３１上にはオーバコート膜３７がエッチングによ
り形成されている。更に、電極パッド３６の真上には多
層金属膜３８を介してバンプ３４が形成されている。こ
こで多層金属膜３８は、いわゆるバリヤメタルと呼ばれ
るものであり、Ａｕ／Ｎｉ／Ｔｉ或いはＡｕ／Ｃｕ／Ｃ
ｒなどから組成され、チップ３１上に被着されている。
その中で、Ｎｉ、ＣｒはＡｕ拡散防止の役目を果たして
おり、多層金属膜３８としては、バンプ３４を形成する
際のメッキ電極の役目を果たす。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体素子３０においては、チップ３１周縁部に配
設された電極パッド３６の真上にバンプ３４が形成され
ているため、電極パッド３６の数が増えるに従ってチッ
プ面積が大きくなり、それに対応してデバイスホール３
２も拡大されるので、キャリアテープ上の部品レイアウ
トの自由度が減少したり、キャリアテープに対する半導
体素子の実装密度が低下するなどの問題が生じる。
来の半導体素子３０においては、チップ３１周縁部に配
設された電極パッド３６の真上にバンプ３４が形成され
ているため、電極パッド３６の数が増えるに従ってチッ
プ面積が大きくなり、それに対応してデバイスホール３
２も拡大されるので、キャリアテープ上の部品レイアウ
トの自由度が減少したり、キャリアテープに対する半導
体素子の実装密度が低下するなどの問題が生じる。
【０００６】本発明は上記問題を解決するためになされ
たもので、キャリアテープに対してより高密度に実装す
ることが可能な半導体素子を提供することを目的とす
る。
たもので、キャリアテープに対してより高密度に実装す
ることが可能な半導体素子を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたもので、チップの周縁部に配設さ
れる複数の電極パッドと、その電極パッドに接する状態
で被着される多層金属膜と、その多層金属膜上に形成さ
れるバンプとを有するものであって、上記多層金属膜は
チップの周縁部から中心側に向けて延設され、且つその
多層金属膜の延出端にバンプが形成された半導体素子で
ある。
成するためになされたもので、チップの周縁部に配設さ
れる複数の電極パッドと、その電極パッドに接する状態
で被着される多層金属膜と、その多層金属膜上に形成さ
れるバンプとを有するものであって、上記多層金属膜は
チップの周縁部から中心側に向けて延設され、且つその
多層金属膜の延出端にバンプが形成された半導体素子で
ある。
【０００８】
【作用】本発明の半導体素子においては、チップの周縁
部から中心側に向けて延設された多層金属膜の延出端に
バンプが形成されているので、多層金属膜を延出させた
分だけキャリアテープのデバイスホールが縮小され、も
って、キャリアテープのパターン領域が拡大される。
部から中心側に向けて延設された多層金属膜の延出端に
バンプが形成されているので、多層金属膜を延出させた
分だけキャリアテープのデバイスホールが縮小され、も
って、キャリアテープのパターン領域が拡大される。
【０００９】
【実施例】図１は本発明の実施例を示す平面図であり、
図２はその要部を示す側断面図である。まず、本実施例
の半導体素子１０の構成においては、チップ１１の周縁
部に複数の電極パッド１２が配設されており、更にチッ
プ１１上には各々の電極パッド１２に接する状態で多層
金属膜１３が被着されている。また、個々の多層金属膜
１３上にはＡｕを素材としたバンプ１４が形成されてお
り、このバンプ１４は、上述の電極パッド１２とキャリ
アテープのデバイスホール１５内に突設されたインナリ
ード１６とを電気的に接続させるためのものである。加
えて、本実施例の半導体素子１０においては、例えば左
右端の電極パッド１２に接する多層金属膜１３が、チッ
プ１１の周縁部から中心側に向けて延設され、その延出
端１３ａにバンプ１４が形成されている。これにより、
左右端の電極パッド１２に対応するバンプ１４は、半導
体素子１０の能動領域１７上、すなわちチップ１１の中
心寄りに配置される。
図２はその要部を示す側断面図である。まず、本実施例
の半導体素子１０の構成においては、チップ１１の周縁
部に複数の電極パッド１２が配設されており、更にチッ
プ１１上には各々の電極パッド１２に接する状態で多層
金属膜１３が被着されている。また、個々の多層金属膜
１３上にはＡｕを素材としたバンプ１４が形成されてお
り、このバンプ１４は、上述の電極パッド１２とキャリ
アテープのデバイスホール１５内に突設されたインナリ
ード１６とを電気的に接続させるためのものである。加
えて、本実施例の半導体素子１０においては、例えば左
右端の電極パッド１２に接する多層金属膜１３が、チッ
プ１１の周縁部から中心側に向けて延設され、その延出
端１３ａにバンプ１４が形成されている。これにより、
左右端の電極パッド１２に対応するバンプ１４は、半導
体素子１０の能動領域１７上、すなわちチップ１１の中
心寄りに配置される。
【００１０】ここで、本実施例におけるバンプ形成の製
造工程を、図３及び図４を用いて説明する。まず、第１
の工程（図３上段）では、オーバコート膜１８が形成さ
れたチップ１１上に、スパッタ蒸着等により多層金属膜
（バリヤメタル）１３を被着する。次いで、第２の工程
（図３中段）では、先に被着させた多層金属膜１３上に
厚さ２０μｍ程度のフォトレジスト膜１９を形成すると
ともに、チップ１１の周縁部から所定寸法離れた位置に
バンプ形成用の孔２０を形成する。続いて、第３の工程
（図３下段）では、電解めっき法等により多層金属膜１
３を一方の電極として、バンプ形成用の孔２０にバンプ
１４を成長させる。その際、バンプ１４が孔２０からは
み出ないように、バンプ１４の形成高さを１５〜１６μ
ｍとする。
造工程を、図３及び図４を用いて説明する。まず、第１
の工程（図３上段）では、オーバコート膜１８が形成さ
れたチップ１１上に、スパッタ蒸着等により多層金属膜
（バリヤメタル）１３を被着する。次いで、第２の工程
（図３中段）では、先に被着させた多層金属膜１３上に
厚さ２０μｍ程度のフォトレジスト膜１９を形成すると
ともに、チップ１１の周縁部から所定寸法離れた位置に
バンプ形成用の孔２０を形成する。続いて、第３の工程
（図３下段）では、電解めっき法等により多層金属膜１
３を一方の電極として、バンプ形成用の孔２０にバンプ
１４を成長させる。その際、バンプ１４が孔２０からは
み出ないように、バンプ１４の形成高さを１５〜１６μ
ｍとする。
【００１１】更に、第４の工程（図４上段）では、バン
プ１４の形成により不要になったフォトレジスト膜１９
（図３）を除去する。次いで、第５の工程（図４中段）
では、バンプ１４の上方から新たにフォトレジスト膜２
１を塗布し、多層金属膜１３をエッチングするためのパ
ターンを形成する。そして、最後の第６の工程では、必
要な部分だけを残して多層金属膜１３のエッチングを行
うとともに、先の第５工程で塗布したフォトレジスト膜
２１を除去する。以上の製造工程により、多層金属膜１
３の延出端１３ａにバンプ１４が形成され、且つそのバ
ンプ１４は、半導体素子１０の能動領域１７上、この場
合はチップ１１の中心寄りに配置される。
プ１４の形成により不要になったフォトレジスト膜１９
（図３）を除去する。次いで、第５の工程（図４中段）
では、バンプ１４の上方から新たにフォトレジスト膜２
１を塗布し、多層金属膜１３をエッチングするためのパ
ターンを形成する。そして、最後の第６の工程では、必
要な部分だけを残して多層金属膜１３のエッチングを行
うとともに、先の第５工程で塗布したフォトレジスト膜
２１を除去する。以上の製造工程により、多層金属膜１
３の延出端１３ａにバンプ１４が形成され、且つそのバ
ンプ１４は、半導体素子１０の能動領域１７上、この場
合はチップ１１の中心寄りに配置される。
【００１２】このようにしてバンプ１４がチップ１１の
中心寄りに配置されると、図１に示すハッチング部分の
面積分だけキャリアテープのデバイスホール１５が縮小
される。これにより、キャリアテープのパターン領域が
拡大されるため、キャリアテープ上の部品レイアウトの
自由度が増すとともに、キャリアテープにより多くの半
導体素子１０を実装することが可能となり、もって、キ
ャリアテープに対する半導体素子の実装密度が高められ
る。
中心寄りに配置されると、図１に示すハッチング部分の
面積分だけキャリアテープのデバイスホール１５が縮小
される。これにより、キャリアテープのパターン領域が
拡大されるため、キャリアテープ上の部品レイアウトの
自由度が増すとともに、キャリアテープにより多くの半
導体素子１０を実装することが可能となり、もって、キ
ャリアテープに対する半導体素子の実装密度が高められ
る。
【００１３】また、本実施例の半導体素子１０において
は、チップ１１の左右端に配設された電極パッド１２が
単に中継端子としてのみ機能するようになるため、従来
よりも電極パッドの大きさを小さくすることができる。
すなわち、図５（ａ）に示すように電極パッド２２の真
上にバンプ２３を形成する場合は、１００μｍ角の大き
さの電極パッド２２を必要としていたが、電極パッドが
中継端子として機能する場合は、図５（ｂ）に示すよう
に多層金属膜２４の延出方向Ｘに対して電極パッド２５
の寸法Ｌを例えば２０μｍに設定しても全く問題になら
ない。したがって、本実施例の半導体素子１０では、左
右方向のチップ幅を合計１６０μｍ程度小さくすること
が可能となる。
は、チップ１１の左右端に配設された電極パッド１２が
単に中継端子としてのみ機能するようになるため、従来
よりも電極パッドの大きさを小さくすることができる。
すなわち、図５（ａ）に示すように電極パッド２２の真
上にバンプ２３を形成する場合は、１００μｍ角の大き
さの電極パッド２２を必要としていたが、電極パッドが
中継端子として機能する場合は、図５（ｂ）に示すよう
に多層金属膜２４の延出方向Ｘに対して電極パッド２５
の寸法Ｌを例えば２０μｍに設定しても全く問題になら
ない。したがって、本実施例の半導体素子１０では、左
右方向のチップ幅を合計１６０μｍ程度小さくすること
が可能となる。
【００１４】尚、本実施例の説明では、多層金属膜１３
の延出端１３ａに形成されるバンプ１４をチップ１１の
中心寄りに配置するとしたが、本発明はこれに限るもの
ではない。すなわち、本発明においては、バンプ形成の
製造工程にてバンプ形成位置を自由に設定することがで
きるため、バンプの配置を、例えばチップの上寄りや下
寄り、或いは左寄りや右寄りに設定することも可能であ
る。
の延出端１３ａに形成されるバンプ１４をチップ１１の
中心寄りに配置するとしたが、本発明はこれに限るもの
ではない。すなわち、本発明においては、バンプ形成の
製造工程にてバンプ形成位置を自由に設定することがで
きるため、バンプの配置を、例えばチップの上寄りや下
寄り、或いは左寄りや右寄りに設定することも可能であ
る。
【００１５】
【発明の効果】以上、説明したように本発明によれば、
チップの周縁部から中心側に向けて延設された多層金属
膜の延出端にバンプが形成されているので、多層金属膜
を延出させた分だけキャリアテープのパターン領域が拡
大される。これにより、キャリアテープ上の部品レイア
ウトの自由度が増すとともに、キャリアテープに対する
半導体素子の実装密度が高められる。
チップの周縁部から中心側に向けて延設された多層金属
膜の延出端にバンプが形成されているので、多層金属膜
を延出させた分だけキャリアテープのパターン領域が拡
大される。これにより、キャリアテープ上の部品レイア
ウトの自由度が増すとともに、キャリアテープに対する
半導体素子の実装密度が高められる。
【００１６】また、本発明においては、多層金属膜の延
出端にバンプを形成することで、それに対応する電極パ
ッドの大きさを小さくすることができる。その結果、従
来よりもチップ面積を小さくすることが可能となり、も
って半導体素子としての小型、軽量化が図られる。
出端にバンプを形成することで、それに対応する電極パ
ッドの大きさを小さくすることができる。その結果、従
来よりもチップ面積を小さくすることが可能となり、も
って半導体素子としての小型、軽量化が図られる。
【図１】本発明の実施例を示す平面図である。
【図２】実施例の要部を示す側断面図である。
【図３】製造工程の説明図（その１）である。
【図４】製造工程の説明図（その２）である。
【図５】電極パッドの大きさの比較図である。
【図６】従来例を示す平面図である。
【図７】従来例の要部を示す側断面図である。
１０ 半導体素子 １１ チップ １２ 電極パッド １３ 多層金属膜（バリヤメタル） １４ バンプ
Claims (1)
- 【請求項１】 チップの周縁部に配設される複数の電極
パッドと、その電極パッドに接する状態で被着される多
層金属膜と、その多層金属膜上に形成されるバンプとを
有する半導体素子において、 前記多層金属膜は前記チップの周縁部から中心側に向け
て延設され、且つその多層金属膜の延出端に前記バンプ
が形成されたことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110291A JP3146580B2 (ja) | 1991-12-11 | 1991-12-11 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110291A JP3146580B2 (ja) | 1991-12-11 | 1991-12-11 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166812A true JPH05166812A (ja) | 1993-07-02 |
| JP3146580B2 JP3146580B2 (ja) | 2001-03-19 |
Family
ID=18415069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35110291A Expired - Lifetime JP3146580B2 (ja) | 1991-12-11 | 1991-12-11 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146580B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102466A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体装置の製造方法及び半導体ウエハー |
| US5920115A (en) * | 1995-06-16 | 1999-07-06 | Hitachi, Ltd. | Semiconductor device and display unit using the semiconductor device and notebook-size personal computer |
| WO2009099145A1 (ja) * | 2008-02-08 | 2009-08-13 | Hitachi Chemical Company, Ltd. | 半導体チップ及び半導体チップの実装方法 |
-
1991
- 1991-12-11 JP JP35110291A patent/JP3146580B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102466A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体装置の製造方法及び半導体ウエハー |
| USRE39603E1 (en) | 1994-09-30 | 2007-05-01 | Nec Corporation | Process for manufacturing semiconductor device and semiconductor wafer |
| US5920115A (en) * | 1995-06-16 | 1999-07-06 | Hitachi, Ltd. | Semiconductor device and display unit using the semiconductor device and notebook-size personal computer |
| WO2009099145A1 (ja) * | 2008-02-08 | 2009-08-13 | Hitachi Chemical Company, Ltd. | 半導体チップ及び半導体チップの実装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3146580B2 (ja) | 2001-03-19 |
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Legal Events
| Date | Code | Title | Description |
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