JPH04118958A - 表面実装用多層型配線基板 - Google Patents
表面実装用多層型配線基板Info
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- JPH04118958A JPH04118958A JP2239289A JP23928990A JPH04118958A JP H04118958 A JPH04118958 A JP H04118958A JP 2239289 A JP2239289 A JP 2239289A JP 23928990 A JP23928990 A JP 23928990A JP H04118958 A JPH04118958 A JP H04118958A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は表面実装用多層型配線基板に係り、特に回路特
性を損なうことなく、回路変更ないし回路修正を容易に
なし得る表面実装用多層型配線基板に関する。
性を損なうことなく、回路変更ないし回路修正を容易に
なし得る表面実装用多層型配線基板に関する。
（従来の技術）
たとえば多ピンベアチップＩＣなど、所要の各種電子部
品を配線基板の所定面に、搭載・実装して成る実装回路
基板ないし実装回路装置は、電子回路の小形化などの点
から注目され、広く実用に供されている。
品を配線基板の所定面に、搭載・実装して成る実装回路
基板ないし実装回路装置は、電子回路の小形化などの点
から注目され、広く実用に供されている。
ところで、多ピンベアチップＩＣを含む複数個の電子部
品を搭載・実装する配線基板の場合は、配線構成など複
雑になり、設計や製造に多くの時間を要するばかりでな
く、回路変更ないし回路修正を要することがしばしばあ
る。このような回路変更などの要求に対し、その都度配
線基板を開発・製造するなど、短期的な対応は事実上困
難である。
品を搭載・実装する配線基板の場合は、配線構成など複
雑になり、設計や製造に多くの時間を要するばかりでな
く、回路変更ないし回路修正を要することがしばしばあ
る。このような回路変更などの要求に対し、その都度配
線基板を開発・製造するなど、短期的な対応は事実上困
難である。
こうした事情に対処して、たとえば第３図（ａ）に要部
を断面的に、また第３図（ｂ）に要部を平面的に示すよ
うな構成の表面実装用多層型配線基板が開発されている
。すなわち、絶縁層１を介して所要の内層パターン２が
配設され、また搭載・実装されるベアチップＩＣ３のイ
ンナー１ツートノく・ノド３ａに対応するとともに配線
チエ・ツク端子と回路の機能チェック端子の機能を成す
アウター１ノードパツド４および回路変更用パターン５
が表面に配設されて成る表面実装用多層型配線基板６カ
（使用されている。
を断面的に、また第３図（ｂ）に要部を平面的に示すよ
うな構成の表面実装用多層型配線基板が開発されている
。すなわち、絶縁層１を介して所要の内層パターン２が
配設され、また搭載・実装されるベアチップＩＣ３のイ
ンナー１ツートノく・ノド３ａに対応するとともに配線
チエ・ツク端子と回路の機能チェック端子の機能を成す
アウター１ノードパツド４および回路変更用パターン５
が表面に配設されて成る表面実装用多層型配線基板６カ
（使用されている。
しかして、前記アウターリードノく・ノド４および回路
変更用パターン５は、互いに離隔して配設され、スルホ
ール接続７ａ、 ７ｂおよび内層）くターン２ａを介し
て電気的に接続し、またＩ／Ｏリード８番よスルホール
接続７Ｃによって前記回路変更用／＜ターン５に接続し
た構成を成している。なお、回路変更など要する場合は
、たとえばダイ、＜ノド９上１こ配置されたベアチップ
ＩＣ３のアウターリード、（ノド３ａとアウターリード
バッド４とを接続するＡＵワイヤーｌＯのボンディング
変更によって行うようになっている。
変更用パターン５は、互いに離隔して配設され、スルホ
ール接続７ａ、 ７ｂおよび内層）くターン２ａを介し
て電気的に接続し、またＩ／Ｏリード８番よスルホール
接続７Ｃによって前記回路変更用／＜ターン５に接続し
た構成を成している。なお、回路変更など要する場合は
、たとえばダイ、＜ノド９上１こ配置されたベアチップ
ＩＣ３のアウターリード、（ノド３ａとアウターリード
バッド４とを接続するＡＵワイヤーｌＯのボンディング
変更によって行うようになっている。
（発明が解決しようとする課題）
しかしながら、上記構成の表面実装用多層配線基板６の
場合は、実用上次のような不具合力くある。すなわち回
路変更用ノくターン５とアウターリ−ドバッド４とが、
前記したよう；；分離した形でそれぞれ配線基板６表面
に形設されて−）るため、電子部品の搭載・実装可能な
面積が低減する。つまり、所要電子部品の実装密度が制
約され、実装回路装置ないし実装回路基板のコンノ々ク
トイヒの支障となっている。しかも、前記回路変更用、
＜ターン５は、回路変更を要しないと無用の長物であり
、むしろ信号配線の長尺化となって特性的１こ悪影響を
及ぼす恐れもある。
場合は、実用上次のような不具合力くある。すなわち回
路変更用ノくターン５とアウターリ−ドバッド４とが、
前記したよう；；分離した形でそれぞれ配線基板６表面
に形設されて−）るため、電子部品の搭載・実装可能な
面積が低減する。つまり、所要電子部品の実装密度が制
約され、実装回路装置ないし実装回路基板のコンノ々ク
トイヒの支障となっている。しかも、前記回路変更用、
＜ターン５は、回路変更を要しないと無用の長物であり
、むしろ信号配線の長尺化となって特性的１こ悪影響を
及ぼす恐れもある。
本発明は上記事情に対処して成されたもので、電子部品
の搭載・実装領域面を比較的広く確保でき、しかも配線
パターン（信号配線）の長尺イヒも防止された表面実装
用多層配線基板の提供を目的とする。
の搭載・実装領域面を比較的広く確保でき、しかも配線
パターン（信号配線）の長尺イヒも防止された表面実装
用多層配線基板の提供を目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、少な（とも表面にベアチ・ノブＩＣを含む複
数個の電子部品を搭載する領域および前記搭載する電子
部品のアウターリードボンディングパッドを有し、かつ
前記アウターリードボンディングパッド側に一端が接続
して導出された！／Ｏリードを具備して成る表面実装用
多層型配線基板において、 前記アウターリードボンディング／り・ノドがベアチッ
プＩＣのアウターリードボンディング領域とＩ／Ｏリー
ド接続領域とに切り離し可能に表面に一体に形成され、
かつ配線チェック端子および回路機能チェック端子とし
て使用されることを特徴とするものである。
数個の電子部品を搭載する領域および前記搭載する電子
部品のアウターリードボンディングパッドを有し、かつ
前記アウターリードボンディングパッド側に一端が接続
して導出された！／Ｏリードを具備して成る表面実装用
多層型配線基板において、 前記アウターリードボンディング／り・ノドがベアチッ
プＩＣのアウターリードボンディング領域とＩ／Ｏリー
ド接続領域とに切り離し可能に表面に一体に形成され、
かつ配線チェック端子および回路機能チェック端子とし
て使用されることを特徴とするものである。
（作用）
上記構成においては、ベアチップＩＣのアウターリード
ボンディングされるアウターリードボンディングパッド
と配線チェック端子および回路機能チェック端子として
使用されるＩ／Ｏリード接続用パターンとが切り離し可
能に一体に形設されている。つまり、アウターリードボ
ンディングパッドとＩ／Ｏリード接続用パターンと基板
表面で直接連接し、スルホール接続および内層パターン
を不要としている。このため、電子部品の搭載・実装可
能な表面積の確保は容易となり、実装密度の向上を図り
得るとともに、信号配線の抵抗低減なども達成し得る。
ボンディングされるアウターリードボンディングパッド
と配線チェック端子および回路機能チェック端子として
使用されるＩ／Ｏリード接続用パターンとが切り離し可
能に一体に形設されている。つまり、アウターリードボ
ンディングパッドとＩ／Ｏリード接続用パターンと基板
表面で直接連接し、スルホール接続および内層パターン
を不要としている。このため、電子部品の搭載・実装可
能な表面積の確保は容易となり、実装密度の向上を図り
得るとともに、信号配線の抵抗低減なども達成し得る。
（実施例）
以下第１図（ａ） 、 （ｂ）および第２図を参照して
本発明の詳細な説明する。
本発明の詳細な説明する。
第１図（ａ）は本発明に係る表面実装用多層型配線基板
の要部構成を断面的に、また第１図（ｂ）は同じく要部
構成を平面的に示したもので、絶縁層１１を介して所要
の内層パターン１２が配設され、また表面には、搭載・
実装されるベアチップＩＣｌ３のインナーリードバッド
１８ａに対応するアウターリードバッド１４が配設され
た構成を成している。
の要部構成を断面的に、また第１図（ｂ）は同じく要部
構成を平面的に示したもので、絶縁層１１を介して所要
の内層パターン１２が配設され、また表面には、搭載・
実装されるベアチップＩＣｌ３のインナーリードバッド
１８ａに対応するアウターリードバッド１４が配設され
た構成を成している。
しかして、この表面実装用多層型配線基板１６において
は、前記アウターリードバッド１４は、ベアチップＩＣ
ＩＩのインナーリードバッド１８ａに対応するアウター
リードバッド領域１４ａとＩ／Ｏリード接続領域１４ｂ
とが一体化した形を成して形設されており、またこのア
ウターリードノく・ソド１４は配線チェック端子および
回路の機能チェック端子の機能をもなす。つまり、アウ
ターリードボンディングパッド１４は、ベアチップＩＣ
ｌ３に対するアウターリードボンディング領域１４ａと
Ｉ／Ｏリード接続領域１４ｂとに、たとえばレーザーカ
ットによって容易に切り離しできるように、両端側を膨
大とし中央の幅狭の部分で切り離し可能な形状に形成さ
れている。しかも、このアウターリードバッド１４ 、
たとえば前記Ｉ／Ｏリード接続領域１４ｂが配線チェッ
ク端子および回路機能チェック端子として使用される構
成となっている。なお、図において１８はスルホール接
続１７ｃを介して前記のＩ／Ｏリード接続領域１４ｂに
接続し、導出されたＩ／Ｏリード端子であり、１９はダ
イパッドである。
は、前記アウターリードバッド１４は、ベアチップＩＣ
ＩＩのインナーリードバッド１８ａに対応するアウター
リードバッド領域１４ａとＩ／Ｏリード接続領域１４ｂ
とが一体化した形を成して形設されており、またこのア
ウターリードノく・ソド１４は配線チェック端子および
回路の機能チェック端子の機能をもなす。つまり、アウ
ターリードボンディングパッド１４は、ベアチップＩＣ
ｌ３に対するアウターリードボンディング領域１４ａと
Ｉ／Ｏリード接続領域１４ｂとに、たとえばレーザーカ
ットによって容易に切り離しできるように、両端側を膨
大とし中央の幅狭の部分で切り離し可能な形状に形成さ
れている。しかも、このアウターリードバッド１４ 、
たとえば前記Ｉ／Ｏリード接続領域１４ｂが配線チェッ
ク端子および回路機能チェック端子として使用される構
成となっている。なお、図において１８はスルホール接
続１７ｃを介して前記のＩ／Ｏリード接続領域１４ｂに
接続し、導出されたＩ／Ｏリード端子であり、１９はダ
イパッドである。
このように構成された本発明に係る表面実装用多層配線
基板１６においては、たとえばベアチップＩＣｌ３に対
するワイヤーボンディング２０が、前記アウターリード
バッド１４のアウターリードボンディング領域１４ａと
の間でなされる。しかして、回路変更ないし修正を要す
る場合には、前記アウターリードバッド１４をたとえば
レーザーカットによって、アウターリードボンディング
領域１４ａとＩ／Ｏリード接続−領域１４ｂとに切り離
し、他の所要のアウターリードボンディング領域１４ａ
とＩ／Ｏリード接続領域１４ｂとの間をワイヤーボンデ
ィングすれば、容易に所望の回路変更を行ない得る。
基板１６においては、たとえばベアチップＩＣｌ３に対
するワイヤーボンディング２０が、前記アウターリード
バッド１４のアウターリードボンディング領域１４ａと
の間でなされる。しかして、回路変更ないし修正を要す
る場合には、前記アウターリードバッド１４をたとえば
レーザーカットによって、アウターリードボンディング
領域１４ａとＩ／Ｏリード接続−領域１４ｂとに切り離
し、他の所要のアウターリードボンディング領域１４ａ
とＩ／Ｏリード接続領域１４ｂとの間をワイヤーボンデ
ィングすれば、容易に所望の回路変更を行ない得る。
なお、この場合はアウターリードボンディング領域１４
ａが回路の機能チェック端子の役割をなす。
ａが回路の機能チェック端子の役割をなす。
上記したように本発明に係る表面実装用多層配線基板は
、回路変更などが可能であるばかりでなく、電子部品の
表面実装領域を十分確保し得る。
、回路変更などが可能であるばかりでなく、電子部品の
表面実装領域を十分確保し得る。
しかも、冗長パターンを最小限に抑え得るので、配線抵
抗も低く保持でき、実装回路装置を構成した場合も良好
な特性を発揮する。
抗も低く保持でき、実装回路装置を構成した場合も良好
な特性を発揮する。
第２図は本発明に係る表面実装用多層配線基板の他の構
成例の要部を断面的に示したもので、たとえばゲートア
レイなど大面積ベアチップＩＣの搭載・実装用に適する
ビングリッドアレイ型配線基板である。この表面実装用
多層配線基板においては、多ビン化に伴いＩ／Ｏリード
端子１８が、前記大面積ベアチップＩＣｌ３を搭載・実
装する位置の下側にも導出する場合がある。この場合、
前記Ｉ／Ｏリード端子１８ケースは、スルホール接続１
７ｃ１内層パターン１２ａおよびスルホール接続１７ａ
を介してアウターリードバッド１４のＩ／Ｏリード接続
領域１４ｂに接続されているが、前記アウターリードボ
ンディング領域１４ａとＩ／Ｏリード接続領域１４ｂと
の一体化によって、配線パターンの冗長も大幅に改善さ
れる。つまり、従来の場合のように、配線パターンの迂
回的な配役が回避され、配線（信号配線）抵抗もそれだ
け低減し、良好な特性を有する実装回路装置の構成が可
能となる。
成例の要部を断面的に示したもので、たとえばゲートア
レイなど大面積ベアチップＩＣの搭載・実装用に適する
ビングリッドアレイ型配線基板である。この表面実装用
多層配線基板においては、多ビン化に伴いＩ／Ｏリード
端子１８が、前記大面積ベアチップＩＣｌ３を搭載・実
装する位置の下側にも導出する場合がある。この場合、
前記Ｉ／Ｏリード端子１８ケースは、スルホール接続１
７ｃ１内層パターン１２ａおよびスルホール接続１７ａ
を介してアウターリードバッド１４のＩ／Ｏリード接続
領域１４ｂに接続されているが、前記アウターリードボ
ンディング領域１４ａとＩ／Ｏリード接続領域１４ｂと
の一体化によって、配線パターンの冗長も大幅に改善さ
れる。つまり、従来の場合のように、配線パターンの迂
回的な配役が回避され、配線（信号配線）抵抗もそれだ
け低減し、良好な特性を有する実装回路装置の構成が可
能となる。
［発明の効果］
上記説明したように、回路変更用の表面パターン層（Ｉ
／Ｏリード接続領域）とアウターリードボンディング領
域とを切離可能に一体化し、これらの占有面積を全体的
に低減するとともに、スルホール接続数などの低減によ
る配線パターンの冗長化を回避した、本発明に係る表面
実装用多層型配線基板は、電子部品の実装可能な面積を
比較的広く確保でき、これによって実装密度の向上も容
易に図り得る。しかも、スルホール接続の低減などによ
り配線抵抗も低下するため、実装回路として良好な機能
ないし性能の保持発揮にも大きく寄与する。
／Ｏリード接続領域）とアウターリードボンディング領
域とを切離可能に一体化し、これらの占有面積を全体的
に低減するとともに、スルホール接続数などの低減によ
る配線パターンの冗長化を回避した、本発明に係る表面
実装用多層型配線基板は、電子部品の実装可能な面積を
比較的広く確保でき、これによって実装密度の向上も容
易に図り得る。しかも、スルホール接続の低減などによ
り配線抵抗も低下するため、実装回路として良好な機能
ないし性能の保持発揮にも大きく寄与する。
第１図（ａ）は本発明に係る表面実装用多層型配線基板
の要部構成例を示す断面図、第１図（１））は第１図（
ａ）に図示した表面実装用多層型配線基板の要部平面図
、第２図は本発明に係る表面実装用多層型配線基板の他
の要部構成例を示す断面図、第３図（ａ）は従来の表面
実装用多層型配線基板の要部構成を示す断面図、第３図
（ｂ）は第３図（ａ）に図示した表面実装用多層型配線
基板の要部平面図である。 １．１１・・・・・・絶縁層 ２、２ａ、１２，１２ａ −内層パターン３．１３・・
・・・・ベアチップＩＣ ３ａ、１３ａ・・・・・・ベアチップＩＣのアウターリ
ードパッド ４ １４・・・・・・アウターリードパッド１４ａ・・
・・・・・・・アウターリードボンディング領域１４ｂ
・・・・・・・・・Ｉ／Ｏリード接続領域５・・・・・
・・・・・・・回路変更用パターン６．１６・・・・・
・表面実装用多層配線基板７ａ、７ｂ、７ｃ、１７ｃｍ
・−・−・スルホール接続８．１８・・・・・・Ｉ／Ｏ
リード ９．１９・・・・・・ダイパッド ／Ｏ．２０・・・・・・ボンディングワイヤ出願人
株式会社 東芝 代理人 弁理士 須 山 佐 − 第３図 ℃、
の要部構成例を示す断面図、第１図（１））は第１図（
ａ）に図示した表面実装用多層型配線基板の要部平面図
、第２図は本発明に係る表面実装用多層型配線基板の他
の要部構成例を示す断面図、第３図（ａ）は従来の表面
実装用多層型配線基板の要部構成を示す断面図、第３図
（ｂ）は第３図（ａ）に図示した表面実装用多層型配線
基板の要部平面図である。 １．１１・・・・・・絶縁層 ２、２ａ、１２，１２ａ −内層パターン３．１３・・
・・・・ベアチップＩＣ ３ａ、１３ａ・・・・・・ベアチップＩＣのアウターリ
ードパッド ４ １４・・・・・・アウターリードパッド１４ａ・・
・・・・・・・アウターリードボンディング領域１４ｂ
・・・・・・・・・Ｉ／Ｏリード接続領域５・・・・・
・・・・・・・回路変更用パターン６．１６・・・・・
・表面実装用多層配線基板７ａ、７ｂ、７ｃ、１７ｃｍ
・−・−・スルホール接続８．１８・・・・・・Ｉ／Ｏ
リード ９．１９・・・・・・ダイパッド ／Ｏ．２０・・・・・・ボンディングワイヤ出願人
株式会社 東芝 代理人 弁理士 須 山 佐 − 第３図 ℃、
Claims (1)
- 少なくとも表面にべアチップＩＣを含む複数個の電子
部品を搭載する領域および前記搭載する電子部品のアウ
ターリードボンディングパッドを有し、かつ前記アウタ
ーリードボンディングパッド側に一端が接続して導出さ
れたＩ／Ｏリードを具備して成る表面実装用多層型配線
基板において、前記アウターリードボンディングパッド
がベアチップＩＣのアウターリードボンディング領域と
Ｉ／Ｏリード接続領域とに切り離し可能に表面に一体的
に形成され、かつ配線チェック端子および回路機能チェ
ック端子として使用されることを特徴とする表面実装用
多層型配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239289A JPH04118958A (ja) | 1990-09-10 | 1990-09-10 | 表面実装用多層型配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239289A JPH04118958A (ja) | 1990-09-10 | 1990-09-10 | 表面実装用多層型配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04118958A true JPH04118958A (ja) | 1992-04-20 |
Family
ID=17042524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2239289A Pending JPH04118958A (ja) | 1990-09-10 | 1990-09-10 | 表面実装用多層型配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04118958A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757078A (en) * | 1995-04-27 | 1998-05-26 | Nec Corporation | Semiconductor device with increased multi-bumps and adhered multilayered insulating films and method for installing same |
| US6376906B1 (en) | 1997-02-12 | 2002-04-23 | Denso Corporation | Mounting structure of semiconductor element |
| CN114900953A (zh) * | 2022-04-19 | 2022-08-12 | 微智医疗器械有限公司 | 多个电子元件与电路板的连接方法、组件及电子设备 |
-
1990
- 1990-09-10 JP JP2239289A patent/JPH04118958A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757078A (en) * | 1995-04-27 | 1998-05-26 | Nec Corporation | Semiconductor device with increased multi-bumps and adhered multilayered insulating films and method for installing same |
| US6376906B1 (en) | 1997-02-12 | 2002-04-23 | Denso Corporation | Mounting structure of semiconductor element |
| CN114900953A (zh) * | 2022-04-19 | 2022-08-12 | 微智医疗器械有限公司 | 多个电子元件与电路板的连接方法、组件及电子设备 |
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