JPH05164768A - Speed controller for dc motor - Google Patents
Speed controller for dc motorInfo
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- JPH05164768A JPH05164768A JP33169591A JP33169591A JPH05164768A JP H05164768 A JPH05164768 A JP H05164768A JP 33169591 A JP33169591 A JP 33169591A JP 33169591 A JP33169591 A JP 33169591A JP H05164768 A JPH05164768 A JP H05164768A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は直流電動機の速度制御装
置に係り、さらに詳細には、電動機の回転軸に結合され
たエンコーダを速度検出手段とする直流電動機の速度制
御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a speed control device for a DC motor, and more particularly to a speed control device for a DC motor which uses an encoder coupled to a rotary shaft of the motor as speed detecting means.
【０００２】[0002]
【従来の技術】直流電動機の回転軸に結合され、電動機
の速度に応じた周波数信号を出力する従来形直流電動機
の速度制御装置は、図４に示すように、エンコーダのパ
ルス数を計数する第１カウンタと、同じく前記エンコー
ダの時間間隔を計数する第２カウンタと、一定周期ごと
に速度演算の起動をかけるタイミング発生手段とによっ
て速度の算出をおこなう。2. Description of the Related Art A speed control device for a conventional DC motor, which is connected to a rotary shaft of a DC motor and outputs a frequency signal according to the speed of the motor, is designed to count the number of pulses of an encoder as shown in FIG. The speed is calculated by the 1 counter, the second counter which also counts the time interval of the encoder, and the timing generating means for activating the speed calculation at every constant cycle.
【０００３】すなわち、第１カウンタ，第２カウンタの
値をエンコーダ信号の入力ごとに書込み・読出し可能な
記憶手段に逐次格納しておき、一定周期ごとのタイミン
グ信号が入力される直前に格納された値（図５中の
Ｐ1，Ｐ6，Ｔ1，Ｔ6）をさらに別の記憶手段の格納す
る。That is, the values of the first counter and the second counter are sequentially stored in a writable / readable storage means for each input of an encoder signal, and are stored immediately before a timing signal is input at regular intervals. The values (P 1 , P 6 , T 1 , T 6 in FIG. 5) are stored in another storage means.
【０００４】そして、一定周期ごとに起動がかかる演算
処理において、前記記憶手段に格納された値にもとづ
き、第２カウンタの値Ｔ6からＴ1を減算することによ
り、一定周期内の時間幅Ｔｗを算出する。Then, in the arithmetic processing which is activated every fixed period, the time width Tw within the fixed period is reduced by subtracting T 1 from the value T 6 of the second counter based on the value stored in the storage means. To calculate.
【０００５】また、第１カウンタの値Ｐ6からＰ1を減算
することにより、前記時間幅Ｔｗの間に入力されるエン
コーダパルス数Ｐｎを算出する。Further, the number Pn of encoder pulses input during the time width Tw is calculated by subtracting P 1 from the value P 6 of the first counter.
【０００６】そして、前記時間幅Ｔｗとエンコーダパル
ス数とから、次式によって直流電動機の速度を求める。Then, from the time width Tw and the number of encoder pulses, the speed of the DC motor is calculated by the following equation.
【０００７】[0007]
【数１】直流電動機の速度Ｎ＝Ｋ・Ｐｎ／Ｔｗ なお、この種技術に関連する従来例としては、たとえば
特開昭６０−６０６５１号公報を挙げることができる。## EQU1 ## Speed of DC motor N = K.Pn / Tw As a conventional example related to this type of technology, there is, for example, JP-A-60-60651.
【０００８】[0008]
【発明が解決しようとする課題】ところで、直流電動機
を低速から高速まで広範囲に速度制御する場合、或る一
定のサンプリング時間中にエンコーダパルスの入力がな
ければならず、低速時においても或る一定のサンプリン
グ時間中に確実にエンコーダパルスが入力されるよう、
この低速時に合わせてエンコーダの分解能を設定する必
要がある。By the way, in the case of controlling the speed of the DC motor over a wide range from low speed to high speed, it is necessary to input the encoder pulse during a certain sampling time, and even at a low speed, there is a certain constant. Make sure that the encoder pulse is input during the sampling time of
It is necessary to set the resolution of the encoder according to this low speed.
【０００９】その結果、高速時においては、単位時間当
りのエンコーダパルス入力数が増大し、前記エンコーダ
のエッジ入力を処理開始要求信号とする第１カウンタ，
第２カウンタのデーダ格納処理が頻繁におこなわれ、極
端な場合、データ格納処理が終了する前に次のエッジ入
力による処理開始要求が発生してしまい、エンコーダパ
ルス入力によるデータ格納処理以外の処理をおこなう時
間がなくなってしまういう状態に陥る。As a result, at high speeds, the number of encoder pulse inputs per unit time increases, and the first counter that uses the edge input of the encoder as the processing start request signal,
The data storage processing of the second counter is frequently performed, and in an extreme case, a processing start request by the next edge input occurs before the data storage processing ends, and processing other than data storage processing by encoder pulse input is performed. It falls into a state where there is no time to do it.
【００１０】このため、従来においては、高速設定時に
おけるエンコーダパルス入力によるデータ格納処理の実
行頻度を低減するため、エンコーダの分周回路を設置す
るようにしている。Therefore, in the past, in order to reduce the execution frequency of the data storage process by the encoder pulse input at the time of high speed setting, the frequency divider circuit of the encoder is installed.
【００１１】本発明の目的は、エンコーダ入力ごとの格
納処理が頻繁におこなわれる高速設定時において、エン
コーダの分周回路を不要とした、安価な直流電動機の速
度制御装置を提供することにある、It is an object of the present invention to provide an inexpensive DC motor speed control device that does not require a frequency divider circuit for an encoder at a high speed setting in which storage processing for each encoder input is frequently performed.
【００１２】[0012]
【課題を解決するための手段】前記目的は、直流電動機
の回転軸に結合され、電動機の速度に応じた周波数で互
いに位相差を有する信号を出力する２相エンコーダを速
度検出手段として、複数の速度設定値を有する直流電動
機の速度制御装置において、前記エンコーダ信号のエッ
ジ入力ごとに、エンコーダパルス数の計数カウンタ値お
よびエンコーダの周期を計測する時間計数カウンタ値を
取り込み、前記２相エンコーダのそれぞれのエッジ入力
を割込要求信号とする２つの独立した割込処理をおこな
い、電動機の速度が高速の場合それぞれの割込処理のな
かで自分自身の割込をマスクし、他方の割込のマスクを
解除して、エンコーダ信号のエッジ入力を擬似的に分周
する手段を備えることによって達成される。A plurality of two-phase encoders, which are coupled to a rotary shaft of a DC motor and output signals having a phase difference at a frequency corresponding to the speed of the motor, are used as speed detecting means. In a speed control device for a DC electric motor having a speed setting value, a count counter value of the encoder pulse number and a time count counter value for measuring the period of the encoder are taken in for each edge input of the encoder signal, and each of the two-phase encoders is loaded. Performs two independent interrupt processes with the edge input as the interrupt request signal, and masks its own interrupt in each interrupt process when the motor speed is high, and masks the other interrupt. It is achieved by providing means for canceling and pseudo-dividing the edge input of the encoder signal.
【００１３】[0013]
【作用】互いに位相差を有する２相のエンコーダ信号に
関し、進相信号をＡ相，遅相信号をＢ相とする。With respect to the two-phase encoder signals having a phase difference with each other, the advance signal is the A phase and the delay signal is the B phase.
【００１４】また、Ａ相信号のエッジ入力を処理開始要
求信号として実行される処理を処理１とし、Ａ相信号よ
り位相の遅れたＢ相信号のエッジ入力を処理開始要求信
号として実行される処理、すなわち処理１の開始からエ
ンコーダの位相差に相当する時間だけ遅れて実行が開始
される処理を処理２とする。Further, the processing executed by using the edge input of the A-phase signal as the processing start request signal is called processing 1, and the processing executed by the edge input of the B-phase signal whose phase is delayed from the A-phase signal as the processing start request signal. That is, the process that is started after the process 1 is started with a delay corresponding to the phase difference of the encoder is referred to as process 2.
【００１５】処理１では、エンコーダパルス数を計数す
る第１カウンタとエンコーダの時間間隔を計数する第２
カウンタのデータ格納処理、さらに処理１の再実行の禁
止と処理２の再実行の許可をおこなう。In the process 1, the first counter for counting the number of encoder pulses and the second counter for counting the time interval of the encoder.
Data storage processing of the counter, prohibition of re-execution of processing 1, and permission of re-execution of processing 2 are performed.
【００１６】一方、処理２では、処理２の再実行の禁止
と処理１の再実行の許可をおこなう。On the other hand, in the process 2, the re-execution of the process 2 is prohibited and the re-execution of the process 1 is permitted.
【００１７】しかして、処理１の実行が終了する前に発
生する処理２の処理開始要求信号は無視され、また処理
２が実行されないため、処理１の再実行はおこなわれな
い。However, the processing start request signal of the processing 2 generated before the completion of the processing 1 is ignored, and the processing 2 is not executed, so that the processing 1 is not re-executed.
【００１８】つまり、エンコーダ信号のＡ相，Ｂ相のエ
ッジ入力の時間が処理１の実行に要する時間よりも短い
場合（直流電動機の高速運転時）は、Ｂ相のエッジ入力
にもとづく処理２が実行されないため、次のＡ相信号の
エッジ入力による処理１の開始要求は受け付けられなく
なる。That is, when the time for inputting the A phase and B phase edges of the encoder signal is shorter than the time required for executing the process 1 (during high-speed operation of the DC motor), the process 2 based on the B phase edge input is performed. Since it is not executed, the request to start the process 1 due to the next edge input of the A-phase signal cannot be accepted.
【００１９】そして、次のＢ相信号のエッジ入力を請け
て処理２が実行されるまで処理１の実行は許可されな
い。The execution of the process 1 is not permitted until the process 2 is executed by accepting the next edge input of the B-phase signal.
【００２０】したがって、エンコーダのＡ相信号のエッ
ジ入力によって実行を開始するデータ格納処理は、直流
電動機の速度が速く、エンコーダのＡ相，Ｂ相信号のエ
ッジ入力の時間間隔が短くなる場合には、処理開始要求
信号が無視され、その結果、直流電動機の高速運転時に
おいては、データ格納処理の実行頻度を自動的に低減
し、エンコーダ信号を分周したものと同様の効果を得る
ことができる。Therefore, the data storing process which is started by the edge input of the A phase signal of the encoder is performed when the speed of the DC motor is high and the time interval of the edge input of the A phase and B phase signals of the encoder is short. The processing start request signal is ignored, and as a result, during high-speed operation of the DC motor, the frequency of execution of data storage processing is automatically reduced, and the same effect as that obtained by dividing the encoder signal can be obtained. ..
【００２１】[0021]
【実施例】以下、本発明を、図１〜図４の一実施例にも
とづいて説明すると、図１は本発明装置によって２相エ
ンコーダの各相のエッジ入力を割込要求信号とする割込
処理のフローチャートである。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described below with reference to one embodiment shown in FIGS. 1 to 4. In FIG. It is a flowchart of a process.
【００２２】また、図２は図１に示すフローにしたが
い、直流電動機が低速で運転される場合のエンコーダ信
号と割込処理とのタイミングチャート、図３は同じく図
１に示すフローにしたがい、直流電動機が高速で運転さ
れる場合のエンコーダ信号と割込処理とのタイミングチ
ャートである。Further, FIG. 2 is a timing chart of an encoder signal and an interrupt process when the DC motor is operated at a low speed according to the flow shown in FIG. 1, and FIG. 3 is also a flow chart shown in FIG. 6 is a timing chart of an encoder signal and an interrupt process when the electric motor is operated at high speed.
【００２３】さらに、図４は本発明装置の速度制御部を
説明する図である。Further, FIG. 4 is a diagram for explaining the speed control section of the device of the present invention.
【００２４】しかして、互いに９０°の位相差を有する
エンコーダの進相信号のエッジ入力を処理開始要求信号
とする処理を割込処理１とし、遅相信号のエッジ入力を
処理開始要求信号とする処理を割込処理２とする。Therefore, the processing of using the edge input of the phase advance signals of the encoders having the phase difference of 90 ° as the processing start request signal is the interrupt processing 1, and the edge input of the delay signal is the processing start request signal. The process is called interrupt process 2.
【００２５】ここで、割込処理１，割込処理２の処理内
容を図１により説明する。Here, the processing contents of the interrupt processing 1 and the interrupt processing 2 will be described with reference to FIG.
【００２６】割込処理１では、エンコーダパルス数を計
数する第１カウンタの値とパルス間隔時間を計数する第
２カウンタの値を書込み・読出し可能な記憶手段に格納
する処理と、割込処理１のマスクと、割込処理２の割込
要求信号の解除、および割込処理２のマスク解除をおこ
なう。In the interrupt processing 1, the value of the first counter for counting the number of encoder pulses and the value of the second counter for counting the pulse interval time are stored in the writable / readable storage means, and the interrupt processing 1 , The interrupt request signal of the interrupt processing 2 is released, and the mask of the interrupt processing 2 is released.
【００２７】一方、割込処理２では、割込処理２のマス
クと、割込処理１の割込要求信号のクリア、および割込
処理１のマスク解除をおこなう。On the other hand, in the interrupt process 2, the mask of the interrupt process 2, the interrupt request signal of the interrupt process 1 is cleared, and the mask of the interrupt process 1 is released.
【００２８】つまり、直流電動機の速度計測に必要なデ
ータの格納処理は、割込処理１によっておこなう。That is, the process of storing the data required for measuring the speed of the DC motor is performed by the interrupt process 1.
【００２９】次に、前記割込処理１と割込処理２との実
際の実行タイミングを、図２および図３により説明す
る。Next, the actual execution timing of the interrupt processing 1 and the interrupt processing 2 will be described with reference to FIGS. 2 and 3.
【００３０】なお、図２は、直流動機が低速で運転され
ている状態を表したものである。FIG. 2 shows a state in which the DC motor is operating at a low speed.
【００３１】直流電動機が低速で運転されている場合、
エンコーダ周期は長く、進相信号であるＡ相信号の立上
りエッジ入力と遅相信号であるＢ相信号の立上りエッジ
入力との間隔時間は長い。When the DC motor is operated at a low speed,
The encoder cycle is long, and the interval time between the rising edge input of the A-phase signal that is a phase advance signal and the rising edge input of the B-phase signal that is a phase delay signal is long.
【００３２】このため、Ａ相信号の立上りエッジ入力と
Ｂ相信号の立上りエッジ入力との間に先の割込処理１を
実行でき、速度計測に必要なデータの格納処理を終了す
ることができる。Therefore, the interrupt processing 1 can be executed between the rising edge input of the A-phase signal and the rising edge input of the B-phase signal, and the processing for storing the data required for speed measurement can be completed. ..
【００３３】また、割込処理１，割込処理２の実行に要
する時間をｔ1，ｔ2として、ｔ1≧ｔ2の関係があるとす
れば、一度割込処理１を実行してから再び割込処理１を
実行するまでの間（エンコーダの１周期分に相当）に
は、割込処理に消費されるｔ1＋ｔ2の時間を差し引いて
も、常にｔ1＋ｔ2に相当する以上の空き時間が存在し、
この空き時間を使って速度計測のためのデータ格納以外
の処理を実行することができる。Further, assuming that there is a relation of t 1 ≧ t 2 where t 1 and t 2 are the times required to execute the interrupt processing 1 and the interrupt processing 2, after the interrupt processing 1 is executed once, Until the interrupt processing 1 is executed again (corresponding to one cycle of the encoder), even if the time of t 1 + t 2 consumed by the interrupt processing is subtracted, it always corresponds to t 1 + t 2 or more. There is free time
Using this free time, processing other than data storage for speed measurement can be executed.
【００３４】図３は、直流電動機が高速で運転されてい
る状態を表したものである。FIG. 3 shows a state in which the DC motor is operating at high speed.
【００３５】直流電動機が高速で運転されている場合、
Ａ相信号とＢ相信号との時間差は短くなる。When the DC motor is operated at high speed,
The time difference between the A-phase signal and the B-phase signal becomes short.
【００３６】したがって、図３に示すように、Ａ相信号
の立上りエッジ入力とＢ相信号の立上りエッジ入力との
間隔時間は短くなり、割込要求信号１−１にもとづく割
込処理１の実行が終了する前に、割込処理２の要求信号
２−１が発生する。Therefore, as shown in FIG. 3, the interval time between the rising edge input of the A-phase signal and the rising edge input of the B-phase signal becomes short, and the interrupt processing 1 based on the interrupt request signal 1-1 is executed. , The request signal 2-1 of the interrupt processing 2 is generated.
【００３７】しかし、このとき発生する前記要求信号２
−１は無視され、割込処理２は実行されない。However, the request signal 2 generated at this time
-1 is ignored and interrupt processing 2 is not executed.
【００３８】したがって、割込処理１は、再実行がマス
クされたままとなり、割込要求信号１−２も無視される
ことになる。Therefore, the interrupt processing 1 remains masked for re-execution, and the interrupt request signal 1-2 is also ignored.
【００３９】このため、速度計測をおこなうためのデー
タ格納処理をおこなう割込処理１は、要求信号１−１に
もとづき実行された後は、要求信号１−３が発生するタ
イミングまで実行されない。Therefore, the interrupt processing 1 for performing the data storage processing for speed measurement is not executed until the timing at which the request signal 1-3 is generated after being executed based on the request signal 1-1.
【００４０】その結果、見かけ上エンコーダ信号のＡ相
信号を分周したかのような動作をおこなうことができ
る。As a result, it is possible to perform an operation as if the A-phase signal of the encoder signal was apparently divided.
【００４１】また、割込処理１に要する時間は、エンコ
ーダ１周期の時間よりも短いという条件の下では、割込
処理１の実行終了から割込処理２の実行開始までには、
割込処理１に要する時間をｔ1とすると、最低でも1／4
ｔ1の空き時間が存在するので、この空き時間を使って
速度計測をおこなうためのデータ処理をおこなうことが
できる。Further, under the condition that the time required for the interrupt processing 1 is shorter than the time for one cycle of the encoder 1, from the end of execution of the interrupt processing 1 to the start of execution of the interrupt processing 2,
If the time required for interrupt processing 1 is t 1 , then at least 1/4
Since there is a vacant time of t 1 , data processing for speed measurement can be performed using this vacant time.
【００４２】このように、２相のエンコーダのエッジ入
力を、要求信号による２つの割込みを使ったエンコーダ
の周期に応じて、自動的にあたかもエンコーダ信号を分
周したような動作をおこなうことができる。In this way, the edge input of the two-phase encoder can be automatically operated as if the encoder signal was divided according to the cycle of the encoder using the two interrupts by the request signal. ..
【００４３】ここで、前記したごとき速度制御を実現す
るための概略構成を、図４にもとづいて説明すると、図
４には、エンコーダのＡ相信号を入力とする割込処理１
の要求信号入力端子，エンコーダパルス数，パルス間隔
時間を計数する第１カウンタ，第２カウンタの入力端
子、およびＢ相信号を入力信号とする割込信号２の要求
信号入力端子が示されている。Here, a schematic structure for realizing the speed control as described above will be described with reference to FIG. 4. In FIG. 4, an interrupt process 1 in which an A phase signal of an encoder is input is shown.
Request signal input terminal, encoder pulse number, first counter for counting pulse interval time, second counter input terminal, and request signal input terminal for interrupt signal 2 having B phase signal as input signal. ..
【００４４】ところで、以上の内容は、割込処理１に要
する時間が常にエンコーダの１周期よりも短いという前
提条件で話を進めてきたが、直流電動機の制御設定速度
の上限値に合わせてエンコーダの周期、および割込処理
に要する時間を設定しても、直流電動機に何等かの異常
が生じ、想定していなかった速度で運転がおこなわれる
可能性がある。By the way, the above description has been made on the premise that the time required for the interrupt processing 1 is always shorter than one cycle of the encoder, but the encoder is adjusted according to the upper limit value of the control set speed of the DC motor. Even if the cycle and the time required for the interrupt processing are set, some abnormality may occur in the DC motor and the operation may be performed at an unexpected speed.
【００４５】このように、割込処理１に要する時間より
もエンコーダ１周期の時間が短いという直流電動機の速
度異常検知について以下に述べる。The speed abnormality detection of the DC motor, in which the time for one encoder cycle is shorter than the time required for the interrupt processing 1 as described above, will be described below.
【００４６】割込処理に要する時間よりもエンコーダの
１周期の時間が短いのであるから、割込処理１を実行し
ている途中で再度割込処理１の要求信号が発生すること
になる。Since the one cycle of the encoder is shorter than the time required for the interrupt processing, the request signal for the interrupt processing 1 is generated again during the execution of the interrupt processing 1.
【００４７】したがって、割込処理１を実行するなか
で、再度割込処理１の要求信号が発生したかどうかをチ
ェックすることで速度異常を監視し、異常を検知したな
らば、割込処理１，割御処理２の両方をマスクするとと
もに、直流電動機を停止させるなどの制御をおこなえば
よい。Therefore, during execution of the interrupt processing 1, the speed abnormality is monitored by checking again whether the request signal of the interrupt processing 1 is generated, and if the abnormality is detected, the interrupt processing 1 It is only necessary to mask both the allocation processes 2 and perform control such as stopping the DC motor.
【００４８】また、このことは、割込処理１が終了する
と同時に、割込処理２の実行を開始してしまうような異
常時において、マイコンが２つの割込処理以外の処理を
おこなわなくなってしまい、プログラムが暴走してしま
うことを未然に防止する手段となる。Further, this means that the microcomputer will not perform any processing other than the two interrupt processings in the abnormal situation in which the execution of the interrupt processing 2 is started at the same time when the interrupt processing 1 ends. , It is a means to prevent the program from running out of control.
【００４９】[0049]
【発明の効果】以上、本発明によれば、エンコーダ入力
ごとの格納処理が頻繁におこなわれる直流電動機の高速
運転において、データ格納処理の実行頻度を自動的に低
減し、エンコーダ信号を自動的に擬似分周することで、
エンコーダの分周回路を不要とした、安価な直流電動機
の速度制御装置を提供することができる。As described above, according to the present invention, in high-speed operation of a DC motor in which storage processing is frequently performed for each encoder input, the frequency of data storage processing is automatically reduced and encoder signals are automatically generated. By dividing by pseudo,
It is possible to provide an inexpensive DC motor speed control device that does not require a frequency divider circuit for an encoder.
【００５０】また、本発明によれば、あらかじめ設定さ
れる直流電動機の最高速度にもとづくエンコーダ周期
と、速度計測に必要な割込処理に要する時間との関係か
ら、瞬時に速度異常を検知すると同時に、想定されるエ
ンコーダパルス数を上回るエンコーダ信号が入力された
場合のプログラムの暴走を未然に防ぐことができる。Further, according to the present invention, from the relationship between the preset encoder cycle based on the maximum speed of the DC motor and the time required for the interrupt processing required for speed measurement, the speed abnormality is detected at the same time. It is possible to prevent program runaway when an encoder signal that exceeds the expected number of encoder pulses is input.
【図１】本発明装置によって２相エンコーダの各相のエ
ッジ入力を割込要求信号とする割込処理のフローチャー
トである。FIG. 1 is a flow chart of an interrupt process in which an edge input of each phase of a two-phase encoder is used as an interrupt request signal by the device of the present invention.
【図２】図１に示すフローにしたがい、直流電動機が低
速で運転される場合のエンコーダ信号と割込処理とのタ
イミングチャートである。FIG. 2 is a timing chart of an encoder signal and an interrupt process when the DC motor is operated at a low speed according to the flow shown in FIG.
【図３】同じく図１に示すフローにしたがい、直流電動
機が高速で運転される場合のエンコーダ信号と割込処理
とのタイミングチャートである。FIG. 3 is a timing chart of an encoder signal and an interrupt process when the DC motor is operated at high speed according to the flow shown in FIG.
【図４】本発明装置の速度制御部を説明する図である。FIG. 4 is a diagram illustrating a speed control unit of the device of the present invention.
【図５】直流電動機のエンコーダパルス数とパルス間隔
時間との計数タイミングチャートである。FIG. 5 is a counting timing chart of the number of encoder pulses of the DC motor and the pulse interval time.
Ｐ1，Ｐ2，Ｐ3，Ｐ4，Ｐ5，Ｐ6，Ｐ7…第１カウンタ
値、Ｔ1，Ｔ2，Ｔ3，Ｔ4，Ｔ5，Ｔ6，Ｔ7…第２カウン
タ値、１−１，１−２，１−３…割込処理１の割込要求
信号、２−１，２−２，２−３…割込処理２の割込要求
信号、ｔ1…割込処理１の実行時間、ｔ2…割込処理２５
の実行時間、Ｔ…エンコーダ周期。 P 1, P 2, P 3 , P 4, P 5, P 6, P 7 ... first counter value, T 1, T 2, T 3, T 4, T 5, T 6, T 7 ... second counter Value, 1-1, 1-2, 1-3 ... interrupt request signal of interrupt processing 1, 2-1, 2-2, 2-3 ... interrupt request signal of interrupt processing 2, t 1 ... Execution time of interrupt processing 1, t 2 ... Interrupt processing 25
Execution time, T ... Encoder cycle.
Claims (1)
速度に応じた周波数で互いに位相差を有する信号を出力
する２相エンコーダを速度検出手段として、複数の速度
設定値を有する直流電動機の速度制御装置において、 前記エンコーダ信号のエッジ入力ごとに、エンコーダパ
ルス数の計数カウンタ値およびエンコーダの周期を計測
する時間計数カウンタ値を取り込み、前記２相エンコー
ダのそれぞれのエッジ入力を割込要求信号とする２つの
独立した割込処理をおこない、電動機の速度が高速の場
合それぞれの割込処理のなかで自分自身の割込をマスク
し、他方の割込のマスクを解除して、エンコーダ信号の
エッジ入力を擬似的に分周する手段を有することを特徴
とする直流電動機の速度制御装置。1. A DC motor having a plurality of speed setting values, wherein a two-phase encoder coupled to a rotary shaft of the DC motor and outputting signals having a phase difference at a frequency corresponding to the speed of the motor is used as a speed detecting means. In the speed control device, for each edge input of the encoder signal, a count counter value of the encoder pulse number and a time count counter value for measuring the cycle of the encoder are taken in, and each edge input of the two-phase encoder is set as an interrupt request signal. If the speed of the motor is high, mask your own interrupt in each interrupt process, unmask the other interrupt, and set the edge of the encoder signal. A speed control device for a DC motor, characterized in that it has means for artificially dividing an input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331695A JP3049671B2 (en) | 1991-12-16 | 1991-12-16 | DC motor speed control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331695A JP3049671B2 (en) | 1991-12-16 | 1991-12-16 | DC motor speed control device |
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| JPH05164768A true JPH05164768A (en) | 1993-06-29 |
| JP3049671B2 JP3049671B2 (en) | 2000-06-05 |
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ID=18246552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3331695A Expired - Lifetime JP3049671B2 (en) | 1991-12-16 | 1991-12-16 | DC motor speed control device |
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| JP (1) | JP3049671B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105738642A (en) * | 2016-02-03 | 2016-07-06 | 上海新源工业控制技术有限公司 | T-method motor speed measurement method of four-way parallel sampling |
-
1991
- 1991-12-16 JP JP3331695A patent/JP3049671B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105738642A (en) * | 2016-02-03 | 2016-07-06 | 上海新源工业控制技术有限公司 | T-method motor speed measurement method of four-way parallel sampling |
Also Published As
| Publication number | Publication date |
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| JP3049671B2 (en) | 2000-06-05 |
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