JPH06195245A - Monitor timer device - Google Patents

Abstract

PURPOSE:To detect the runaway of a program by outputting an internal reset signal in accordance with the overflow signal of a timer and the output of a shift register. CONSTITUTION:Data 11 showing measuring time shorter than the measuring time of a monitor timer 1 is given to a register 10, and the measuring time of the timer 7 is set. At normal time, a timing signal 1 is generated at a time interval between the measuring time of the monitor timer 2 and the measuring time of the timer 7. Thus, the monitor timer 2 does not generate the overflow signal 4, and an internal reset signal 6 is not outputted. When the program runs away, an interval when the timing signal 1 is generated becomes short, the overflow signal 8 of the timer 7 is not generated and the shift register 9 is not reset. Namely, the shift register 9 is set by the timing signal 1 when runaway is started after it is reset, and it is set again without being reset. A reset circuit 5 operates by the output of the shift register 9.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明はコンピュータシステム
においてプログラムの実行タイミングを監視する監視タ
イマ装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a monitor timer device for monitoring program execution timing in a computer system.

【０００２】[0002]

【従来の技術】図３は従来の監視タイマ装置を示すブロ
ック図であり、図において、１はＣＰＵがプログラムの
命令を実行する毎に発生するタイミング信号、２はタイ
ミング信号１によりカウントをスタートして一定時間を
計測する監視タイマ、３は監視タイマ２がカウントする
システムクロック、４は監視タイマ２が一定時間を計測
したときに出力するオーバフロー信号、５はオーバフロ
ー信号４が加えられるリセット回路、６はリセット回路
５からオーバフロー信号４に応じて出力される内部リセ
ット信号である。2. Description of the Related Art FIG. 3 is a block diagram showing a conventional monitoring timer device. In FIG. 3, 1 is a timing signal generated each time a CPU executes a program instruction, and 2 is a timing signal 1 which starts counting. A monitoring timer for measuring a fixed time by 3; a system clock counted by the monitoring timer 2, 4: an overflow signal output when the monitoring timer 2 measures a fixed time, 5: a reset circuit to which the overflow signal 4 is added, 6 Is an internal reset signal output from the reset circuit 5 in response to the overflow signal 4.

【０００３】次に動作について説明する。プログラムの
命令を実行する毎にタイミング信号１が監視タイマ２に
加えられると、監視タイマ２はシステムクロック３をカ
ウントアップ又はカウントダウンして時間を計測する。
プログラムの実行処理が正常に行われていれば、タイミ
ング信号１は一定時間以内に発生するので、監視タイマ
２はオーバフローする前にタイミング信号１によりカウ
ント値をスタート時の値に戻される。従ってオーバーフ
ロー信号４が発生することはない。Next, the operation will be described. When the timing signal 1 is added to the monitoring timer 2 every time the instruction of the program is executed, the monitoring timer 2 counts up or down the system clock 3 to measure the time.
If the program execution process is normally performed, the timing signal 1 is generated within a fixed time, and therefore the monitoring timer 2 returns the count value to the value at the start by the timing signal 1 before overflow. Therefore, the overflow signal 4 does not occur.

【０００４】システムの異常によりプログラムの実行が
遅れたりあるいは実行が停止すると、タイミング信号１
が一定時間以内に発生しなくなり、従って、監視タイマ
２は一定時間を計測してオーバフロー信号４を発生す
る。このオーバフロー信号に応じてリセット回路５が内
部リセット信号６を出力して、システム内部をリセット
する。When the execution of the program is delayed or stopped due to an abnormality in the system, the timing signal 1
Does not occur within a fixed time, and therefore the monitoring timer 2 generates an overflow signal 4 by measuring the fixed time. In response to this overflow signal, the reset circuit 5 outputs the internal reset signal 6 to reset the inside of the system.

【０００５】[0005]

【発明が解決しようとする課題】従来の監視タイマ装置
は以上のように構成されているので、プログラムの実行
の遅れや停止等の異常を検出することはできるが、プロ
グラムが暴走したり、あるいは同じ命令アドレスが続け
て繰り返されたりするような異常を検出することはでき
ない等の問題点があった。Since the conventional monitoring timer device is configured as described above, it is possible to detect an abnormality such as a delay in execution of the program or a stop, but the program runs out of control, or There is a problem that it is not possible to detect an abnormality such that the same instruction address is repeatedly repeated.

【０００６】この発明は上記のような問題点を解決する
ためになされたもので、プログラムが暴走したり、同じ
アドレスが繰り返されたりすることを検出することので
きる監視タイマ装置を得ることを目的としている。The present invention has been made to solve the above problems, and an object of the present invention is to obtain a monitoring timer device capable of detecting a program runaway or the same address being repeated. I am trying.

【０００７】[0007]

【課題を解決するための手段】請求項１の発明に係る監
視タイマ装置は、監視タイマの計測時間より短い計測時
間を持つ別のタイマを設けると共に、この別のタイマの
オーバフロー信号でリセットされタイミング信号でセッ
トされるシフトレジスタを設け、このシフトレジスタの
出力をリセット回路に加えるようにしたものである。According to a first aspect of the present invention, there is provided a monitoring timer device, wherein another timer having a measuring time shorter than that of the monitoring timer is provided, and the timing is reset by an overflow signal of the other timer. A shift register set by a signal is provided, and the output of this shift register is added to the reset circuit.

【０００８】請求項２の発明に係る監視タイマ装置は、
今回の実行アドレスラッチと、前回実行アドレスラッチ
とを設けると共に、両ラッチのアドレスの一致を検出す
る比較器とを設けたものである。A monitoring timer device according to the invention of claim 2 is
The present execution address latch and the previous execution address latch are provided, and a comparator for detecting the coincidence of the addresses of both latches is provided.

【０００９】[0009]

【作用】請求項１の発明における監視タイマ装置は、暴
走時には速いタイミングでタイミング信号が発生するの
で、別のタイマはオーバフロー信号を発生しなくなり、
このためシフトレジスタはセットされた後で、直ぐにも
う１度セットされ、このときのシフトレジスタの出力に
基づいてリセット回路が内部リセット信号を出力する。In the monitoring timer device according to the present invention, since the timing signal is generated at a fast timing when the runaway occurs, another timer does not generate an overflow signal,
Therefore, the shift register is set again immediately after it is set, and the reset circuit outputs an internal reset signal based on the output of the shift register at this time.

【００１０】請求項２の発明における監視タイマ装置
は、今回の実行アドレスと前回の実行アドレスとを保持
し、保持した２つの実行アドレスを比較器で比較し、一
致した場合、内部リセット信号を発生する。According to another aspect of the invention, in the monitoring timer device, the execution address of this time and the execution address of the previous time are held, the two held execution addresses are compared by the comparator, and if they match, an internal reset signal is generated. To do.

【００１１】[0011]

【実施例】【Example】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１においては図３と同一部分には同一符
号を付して説明を省略する。図１において、７は監視タ
イマ２とは別に設けられた計測時間の短いタイマで、タ
イミング信号１により監視タイマ２と共にシステムクロ
ック３をカウントする。８はタイマ７のオーバフロー信
号、９はタイミング信号１でセットされ、オーバフロー
信号８でリセットされるシフトレジスタで、その出力が
リセット回路５に加えられる。１０はタイマ７に計測時
間を設定するレジスタ、１１はレジスタ１０に与えられ
る計測時間のデータである。尚、監視タイマ２を第１の
タイマとし、タイマ７を第２のタイマとする。Example 1. An embodiment of the invention of claim 1 will be described below with reference to the drawings. In FIG. 1, the same parts as those in FIG. In FIG. 1, 7 is a timer having a short measuring time, which is provided separately from the monitoring timer 2, and counts the system clock 3 together with the monitoring timer 2 by the timing signal 1. 8 is an overflow signal of the timer 7, 9 is a shift register which is set by the timing signal 1 and is reset by the overflow signal 8, the output of which is applied to the reset circuit 5. Reference numeral 10 is a register for setting the measurement time in the timer 7, and 11 is data of the measurement time given to the register 10. The monitoring timer 2 is the first timer and the timer 7 is the second timer.

【００１２】次に動作について説明する。先ず、ユーザ
は監視タイマ１の計測時間より短い、計測時間を示すデ
ータ１１をレジスタ１０に与えてタイマ７の計測時間を
設定する。正常時には監視タイマ２の計測時間とタイマ
７の計測時間との間の時間間隔でタイミング信号１が発
生する。従って、監視タイマ２は従来と同様にオーバフ
ロー信号４を発生せず、内部リセット信号６は出力され
ない。また、タイマ７はタイミング信号１でスタートす
るが、次のタイミング信号１までの間にオーバフローし
てオーバフロー信号８を発生し、シフトレジスタ９をリ
セットする。シフトレジスタ９はタイミング信号１でセ
ットされた後、リセットされるので、出力は得られず、
リセット回路５は動作しない。Next, the operation will be described. First, the user sets the measurement time of the timer 7 by giving the register 10 the data 11 indicating the measurement time, which is shorter than the measurement time of the monitoring timer 1. In the normal state, the timing signal 1 is generated at a time interval between the measurement time of the monitoring timer 2 and the measurement time of the timer 7. Therefore, the monitor timer 2 does not generate the overflow signal 4 and the internal reset signal 6 is not output as in the conventional case. The timer 7 starts with the timing signal 1, but overflows until the next timing signal 1 to generate the overflow signal 8 and reset the shift register 9. Since the shift register 9 is reset after being set by the timing signal 1, no output is obtained,
The reset circuit 5 does not operate.

【００１３】次に、プログラムが暴走すると、タイミン
グ信号１が発生する間隔が短くなるので、タイマ７のオ
ーバフロー信号８が発生しなくなり、シフトレジスタ９
はリセットされなくなる。即ち、シフトレジスタ９は一
旦リセットされた後で暴走が始まるとタイミング信号１
でセットされ、この後、リセットされることなく、もう
一度セットされる。このときのシフトレジスタ９の出力
により、リセット回路５が動作して内部リセット信号６
が出力される。Next, when the program goes out of control, the interval at which the timing signal 1 is generated is shortened, so that the overflow signal 8 of the timer 7 is not generated and the shift register 9 is generated.
Will not be reset. That is, the shift register 9 is reset once, and when the runaway starts, the timing signal 1
And then set again without being reset. At this time, the output of the shift register 9 causes the reset circuit 5 to operate and the internal reset signal 6
Is output.

【００１４】実施例２．図２は請求項２の発明の実施例
を示す。図２において、１２は命令のアドレス、１３は
アドレス取込み用のタイミング信号、１４はタイミング
信号１３によりアドレス１２を取込むアドレス取込みレ
ジスタ、１５はアドレス取込みレジスタ１４から今回実
行される命令のアドレスをタイミング信号１により保持
する実行アドレスラッチ、１６は実行アドレスラッチ１
５に保持されたアドレスをタイミング信号１により取込
み、前回の実行アドレスとして保持する前回実行アドレ
スラッチ、１７は実行アドレスラッチ１５に保持された
今回のアドレスと前回実行アドレスラッチ１６に保持さ
れた前回のアドレスとの一致を検出する比較器、１８は
比較器１７が両アドレスの一致を検出したとき出力する
異常検出信号である。Example 2. FIG. 2 shows an embodiment of the invention of claim 2. In FIG. 2, 12 is the address of the instruction, 13 is a timing signal for fetching the address, 14 is an address fetch register that fetches the address 12 by the timing signal 13, and 15 is the timing of the address of the instruction to be executed this time from the address fetch register 14. Execution address latch held by signal 1, 16 is execution address latch 1
The previous execution address latch that takes in the address held in 5 by the timing signal 1 and holds it as the previous execution address, 17 is the current address held in the execution address latch 15 and the previous execution address latch held in the previous execution address latch 16. A comparator for detecting a match with the address, and 18 is an abnormality detection signal output when the comparator 17 detects a match for both addresses.

【００１５】次に動作について説明する。アドレス取込
みレジスタ１４はタイミング信号１３により、実行され
る命令のアドレス１２を取込んで保持する。実行アドレ
スラッチ１５はタイミング信号１により、アドレス取込
みレジスタ１３に保持されたアドレスを取込んで保持す
る。これと共に前回実行アドレスラッチ１６は実行アド
レスラッチ１５からアドレスを取込み、これを前回実行
アドレスとして保持する。比較器１７は実行アドレスラ
ッチ１５及び前回実行アドレスラッチ１６にそれぞれ保
持された２つのアドレスを比較する。異常により同じア
ドレスが続いて２回繰り返された場合は、比較器１７は
今回のアドレスと前回のアドレスとの一致を検出して、
異常検出信号１８を出力する。Next, the operation will be described. The address fetch register 14 fetches and holds the address 12 of the instruction to be executed by the timing signal 13. The execution address latch 15 takes in and holds the address held in the address fetch register 13 in response to the timing signal 1. Along with this, the previous execution address latch 16 fetches the address from the execution address latch 15 and holds it as the previous execution address. The comparator 17 compares the two addresses held in the execution address latch 15 and the previous execution address latch 16, respectively. If the same address is repeated twice due to an abnormality, the comparator 17 detects a match between the current address and the previous address,
The abnormality detection signal 18 is output.

【００１６】[0016]

【発明の効果】以上のように、請求項１の発明によれ
ば、監視タイマより短い計測時間を持つ別のタイマを設
けると共に、このタイマのオーバフロー信号でリセット
され、タイミング信号でセットされるシフトレジスタを
設ける構成としたので、命令の実行の遅れ、停止等の異
常の検出と共にプログラムの暴走による異常の検出も行
うことができる効果がある。As described above, according to the first aspect of the present invention, another timer having a measuring time shorter than that of the monitoring timer is provided, and the shift signal reset by the overflow signal of this timer and set by the timing signal. Since the register is provided, there is an effect that it is possible to detect an abnormality such as a delay in execution of an instruction or a stop, and also an abnormality due to a program runaway.

【００１７】請求項２の発明によれば、今回実行される
命令のアドレスと前回実行された命令のアドレスとの一
致を検出するように構成したので、同じアドレスが２回
繰り返される異常を検出することができる効果がある。According to the second aspect of the invention, since the coincidence between the address of the instruction executed this time and the address of the instruction executed last time is detected, an abnormality in which the same address is repeated twice is detected. There is an effect that can be.

【図面の簡単な説明】[Brief description of drawings]

【図１】請求項１の発明の一実施例を示すブロック図で
ある。FIG. 1 is a block diagram showing an embodiment of the invention of claim 1;

【図２】請求項２の発明の一実施例を示すブロック図で
ある。FIG. 2 is a block diagram showing an embodiment of the invention of claim 2;

【図３】従来の監視タイマ装置を示すブロック図であ
る。FIG. 3 is a block diagram showing a conventional monitoring timer device.

【符号の説明】[Explanation of symbols]

１ タイミング信号 ２ 監視タイマ（第１のタイマ） ４，８ オーバフロー信号 ５ リセット回路 ６ 内部リセット信号 ７ タイマ（第２のタイマ） ９ シフトレジスタ １５ 実行アドレスラッチ １６ 前回実行アドレスラッチ １７ 比較器 1 Timing Signal 2 Monitoring Timer (First Timer) 4, 8 Overflow Signal 5 Reset Circuit 6 Internal Reset Signal 7 Timer (Second Timer) 9 Shift Register 15 Execution Address Latch 16 Previous Execution Address Latch 17 Comparator

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 所定の計測時間を有し、命令の実行を示
すタイミング信号により動作を開始される第１のタイマ
と、上記第１のタイマの計測時間より短い計測時間を有
し、上記タイミング信号により動作を開始される第２の
タイマと、上記タイミング信号でセットされ上記第２の
タイマのオーバフロー信号でリセットされるシフトレジ
スタと、上記第１のタイマのオーバフロー信号及び上記
シフトレジスタの出力に応じて内部リセット信号を出力
するリセット回路とを備えた監視タイマ装置。1. A first timer having a predetermined measurement time and started to operate by a timing signal indicating execution of an instruction; and a measurement time shorter than the measurement time of the first timer, the timing A second timer which is started by a signal; a shift register which is set by the timing signal and is reset by the overflow signal of the second timer; and an overflow signal of the first timer and an output of the shift register. A monitoring timer device including a reset circuit that outputs an internal reset signal in response thereto. 【請求項２】 今回実行される命令のアドレスを保持す
る実行アドレスラッチと、前回実行された命令のアドレ
スを保持する前回実行アドレスラッチと、上記実行アド
レスラッチに保持されたアドレスと上記前回実行アドレ
スラッチに保持されたアドレスとの一致を検出する比較
器とを備えた監視タイマ装置。2. An execution address latch holding an address of an instruction executed this time, a previous execution address latch holding an address of a previously executed instruction, an address held in the execution address latch, and the previous execution address. A monitoring timer device including a comparator for detecting a match with an address held in a latch.