JPH05161016A - Ｄｃｔ変換ａｃ係数を利用した量子化幅調整回路 - Google Patents

Ｄｃｔ変換ａｃ係数を利用した量子化幅調整回路

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JPH05161016A
JPH05161016A JP26642791A JP26642791A JPH05161016A JP H05161016 A JPH05161016 A JP H05161016A JP 26642791 A JP26642791 A JP 26642791A JP 26642791 A JP26642791 A JP 26642791A JP H05161016 A JPH05161016 A JP H05161016A
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Abstract

(57)【要約】 【目的】 ＪＰＥＧから勧告するイメージコンプレッシ
ョン方式のディジタル映像処理システムの量子化幅調整
技術であって、画像を多数個のブロックに分離して各ブ
ロック別にＤＣＴ処理した後にＡＣ値を利用して画像の
複雑性により量子化幅を可変する技術を提供することを
目的とする。 【構成】 画像を多数個のブロックにフォーマッティン
グしてＤＣＴ処理した後に画像信号のイメージが複雑な
ブロックは量子化幅を小幅にして圧縮率を減少させ、イ
メージが簡単なブロックは量子化幅を広幅にして圧縮率
を高めることによってＳ／Ｎ比を向上させ、ハードウェ
ア構成を簡素化することができる構成とした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＪＰＥＧ（ＣＣＩＴＴと
ＩＳＯのジョイントグループ）から勧告するイメージコ
ンプレッション方式のディジタル映像処理システムにお
ける量子化幅調整回路に関するもので、特に画像を多数
個のブロックに分離して各ブロック別にＤＣＴ処理した
後にＡＣ値を利用して画像の複雑性により量個化幅を可
変してＳ／Ｎ比を高めることができる量子化幅調整回路
に関するものである。
【０００２】
【従来の技術】一般的に、ＪＰＥＧから勧告するイメー
ジコンプレッションの方式は図１から見るようにディジ
タルイメージ記録再生装置内でデータ圧縮のためＤＣＴ
変換した後に量子化する。このとき、量子化幅は人間の
視覚特性を考慮した８×８ブロックの量子化マトリック
スと一定のスケーリングファクターＳによって決定され
た。このように、一定のスケーリングファクターＳによ
って量子化幅が決定されると、大変複雑なイメージは正
確に再生されず、単純なイメージは処理過程で多いメモ
リーが必要となる問題点があった。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は画像を多数個のブロックに分類して各ブロック別にＤ
ＣＴ処理した後に複雑なイメージはスケーリングファク
ターＳ値を大幅に与えて量子化幅を小幅にしてデータ圧
縮率を減少させ、単純なイメージはスケーリングファク
ターＳ値を減少させて与えて量子化幅を大幅にしてデー
タ圧縮率を高めることによってＳ／Ｎ比を向上させるこ
とができる量子化幅調整回路を提供することにある。
【０００４】本発明の他の目的は画像を多数個のブロッ
クに分けてＤＣＴ処理した後にＡＣ値を利用して各ブロ
ック別に画像の複雑性により量子化幅を可変してハード
ウェフ構成を簡素化することができる量子化幅調整回路
を提供することにある。
【０００５】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。ブロックフォーマッティングされたブロック
別の８×８データを入力して１個のＤＣ係数と６３個の
ＡＣ係数をシリアル出力するＤＣＴ１０と、前記ＤＣＴ
１０の出力ＡＣ係数を入力して絶対値を取るＡＢＳ２０
と、前記ＡＢＳ２０の絶対値を取った６３個のＡＣ係数
を順次的に入力して累算する累算器３０と、前記累算器
３０の累算された係数を入力して各ブロックのイメージ
の複雑性の状態によりスケーリングファクターを決定す
るスケーリングファクター決定部４０と、前記スケーリ
ングファクター決定部４０で出力されたスケーリングフ
ァクター値により量子化幅を決定する量子化幅調整部５
０と、クロック信号を受けてカウンティングして前記累
算器３０及びスケーリングファクター決定部４０の動作
制御信号を発生する動作制御部６０と、６４個のレジス
ターとから構成されて前記ＤＣＴ１０のＤＣＴ処理され
たデータを順次的にシフトさせてスケーリングファクタ
ーが決定されるまで遅延させるシフトレジスター７０
と、前記シフトレジスター７０で遅延されたデータを入
力して前記量子化幅調整部５０で決定された量子化幅に
より量子化を遂行するリニア量子化部８０とから構成さ
れる。前記構成中の累算器３０はクロックが入力される
ことにより前記ＡＢＳ２０の絶対値を取ったＡＣ係数を
加算する加算器３１と、前記加算器３１で加算されたＡ
Ｃ係数値をラッチ出力するラッチ３２で構成され、前記
スケーリングファクター決定部４０は前記ラッチ３２の
出力信号を入力した後に第１リファレンス値と第１スケ
ーリングファクターの範囲を決定する第１スケーリング
ファクター発生手段と前記ラッチ３２の出力信号を入力
して第２リファレンスと比較した後に前記第１スケーリ
ングファクター発生手段から第１スケーリングファクタ
ーの範囲のオーバ信号を受けて論理組合して第２スケー
リングファクター範囲を決定する第２スケーリングファ
クター発生手段と、前記ラッチ３２の出力信号を入力し
て第３リファレンス値と比較した後に前記第２スケーリ
ングファクター発生手段から第２スケーリングファクタ
ーの範囲のオーバ信号を受けて論理組合して第３スケー
リングファクターの範囲を決定する第３スケーリングフ
ァクター発生手段と、前記第３スケーリングファクター
の発生手段から第３スケーリングファクターの範囲のオ
ーバ信号を受けて論理組合して第４スケーリングファク
ターの範囲を決定する第４スケーリングファクター発生
手段と、前記第１−第４スケーリングファクター発生手
段からスケーリングファクターの範囲の決定信号を受け
てエンコーディング出力するエンコーダー４４とから構
成され、動作制御部６０はクロック信号を受けてカウン
ティングして出力端Ｑ０−Ｑ５にカウンティング値を出
力するリングカウンター６１と、前記リングカウンター
６１の出力端Ｑ０−Ｑ５に出力されたカウンティング値
を入力して前記累算器３０及びスケーリングファクター
決定部４０のリセット信号を発生するＮＯＲゲート６２
と、前記リングカウンター６１の出力端Ｑ０−Ｑ５に出
力されたカウンティング値を入力して前記スケーリング
ファクター決定部４０のイネイブル信号を発生するＡＮ
Ｄゲート６３とから構成される。前記構成に基づいて本
発明の一実施例を図２を参照して詳細に説明する。
【０００６】入力端Ｐ１を通じてブロックフォーマッテ
ィングされた８×８データを入力するＤＣＴ１０はクロ
ック端Ｐ２を通じてクロック入力されることにより１個
のＤＣ係数と６３個のＡＣ係数をシリアルに出力する。
前記ＤＣＴ１０で出力されるＡＣ係数は＋，−値をも
つ。ですから、前記ＤＣＴ１０で出力される係数を入力
するＡＢＳ２０は絶対値を取って出力する。前記ＡＢＳ
２０で出力される絶対値を取ったＡＣ係数を順次的に入
力する加算器３１はクロック信号によって６３個のＡＣ
係数を加算出力する。前記加算器３１で加算されたＡＣ
係数を入力するラッチ３２はクロック端Ｐ２を通じて入
力されるクロックによってラッチ出力する。また、クロ
ック信号を入力するリングカウンター６１はクロック端
Ｑ０−Ｑ５に００００００を出力するときＮＯＲゲート
６２は“ハイ”信号を出力して前記ラッチ３２と第１−
第３比較器４１−４３及びエンコーダー４４をリセット
させる。また、前記リングカウンター６１の出力が１１
１１１１であるときＡＮＤゲート６３は“ハイ”信号を
出力して前記第１−第３比較器４１−４３及びエンコー
ダー４４をイネイブルさせる。前記ラッチ３２のラッチ
出力された値が第１比較器４１の入力端Ａに入力され、
入力端Ｂに入力された第１リファレンス値と比較して前
記第１リファレンス値より小さい場合には第１スケーリ
ングファクターとして決定されてエンコーダー４４の第
１入力端０に印加される。
【０００７】しかし、前記第１リファレンス値より前記
ラッチ３２でラッチ出力された値が同じとか、大きな値
であると、前記ラッチ３２の出力値が第２比較器４２の
入力端Ｃに入力されて入力端Ｄを通じて入力された第２
リファレンス値と比較して前記第２リファレンス値より
小さい場合には前記第１比較器４１の出力値がＯＲゲー
トＯＲ１を通じて第２スケーリングファクターとして決
定されてエンコーダー４４の入力端１に印加される。
【０００８】また、前記ラッチ３２の出力値が第２リフ
ァレンス値と同じとか、それより大きい場合には前記ラ
ッチ３２の出力値が第３比較器４３の入力端Ｅに入力さ
れて入力端Ｆを通じて入力された第３リファレンス値と
比較して前記第３リファレンス値より小さい場合には前
記第２比較器４２の出力値がＯＲゲートＯＲ２を通じて
第２比較器４２の出力値とＡＮＤゲートＡＮ２に入力さ
れて論理組合として第３スケーリングファクターとして
決定されてエンコーダー４４の入力端２に印加される。
しかし前記ラッチ３２の出力値が第３リファレンスと同
じとか、それより大きい場合には第３比較器４３の出力
がＯＲゲートＯＲ３に入力されて論理組合することによ
って第４スケーリングファクターとして決定されてエン
コーダー４４の入力端３に印加される。
【０００９】これによって、前記エンコーダー６４はイ
メージの複雑性により出力されたスケーリングファクタ
ーをエンコーディング出力する。前記エンコーダー６４
の出力であるスケーリングファクターは量子化幅決定部
５０に印加されて量子化幅を決定する。また、前記ＤＣ
Ｔ１０でＤＣＴ処理されたデータを順次的に入力するシ
フトレジスター７０は６４個のレジスターとから構成さ
れてシフトさせるが、ＤＣＴ変換係数は量子化するため
に必要としたスケーリングファクターが決定されるまで
遅延させる。前記シフトレジスター７０にシフト出力さ
れたデータを入力するリニア量子化部８０は前記量子化
幅決定部５０で決定された量子化幅によって量子化す
る。
【００１０】
【発明の効果】上述のようにブロックフォーマッティン
グされた８×８データをＤＣＴ処理した後に画像信号の
イメージが複雑なブロックは量子化幅を小幅にして圧縮
率を減少させ、イメージが簡単なブロックは量子化幅を
広幅にして圧縮率を高めることによってＳ／Ｎ比を向上
することができ、ハードウェアの構成を簡素化して費用
を節減することができる利点がある。
【図面の簡単な説明】
【図１】ＪＰＥＧ勧告のアルゴリズムブロック構成図で
ある。
【図２】本発明によるシステム構成図である。
【符号の説明】
１０ ＤＣＴ ２０ ＡＢＳ ３０ 累算器 ４０ スケーリングファクター決定部 ５０ 量子化幅決定部 ６０ 動作制御部 ７０ シフトレジスター ８０ リニア量子化部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 11/04 Ｚ 9187−5Ｃ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ブロックフォーマッティングされたブロ
    ックは８×８データを入力して１個のＤＣ係数と６３個
    のＡＣ係数をシリアル出力するＤＣＴ（１０）とスケー
    リングファクターを入力して量子化幅を決定する量子化
    幅決定部（５０）と、前記ＤＣＴ（１０）でＤＣＴ処理
    されたデータを入力して前記量子化幅決定部（５０）の
    量子化幅により量子化を遂行するリニア量子化部（８
    ０）を具備した量子化幅調整回路における前記ＤＣＴ
    （１０）で処理された出力係数を入力して絶対値を取る
    ＡＢＳ（２０）と、前記ＡＢＳ（２０）の絶対値を取っ
    た６３個のＡＣ係数を順次的に入力してクロックに周期
    を合わせて累算する累算器（３０）と、前記累算器（３
    ０）の累算されたＡＣ係数を入力して各ブロックのイメ
    ージの複雑性の状態によりスケーリングファクターを決
    定するスケーリングファクター決定部（４０）と、クロ
    ック信号を受けてカウンティングして前記累算器（３
    ０）及びスケーリングファクター決定部（４０）の動作
    制御信号を発生する動作制御部（６０）と、前記ＤＣＴ
    （１０）でＤＣＴ処理されたデータを入力して順次的に
    シフトさせてスケーリングファクターが決定されるまで
    遅延させるシフトレジスター（７０）とから構成される
    ことを特徴とする量子化幅調整回路。
  2. 【請求項２】 動作制御部（６０）はクロック信号を入
    力してカウンティングして出力端（Ｑ０−Ｑ５）にカウ
    ンティング値を出力するリングカウンター（６１）と、
    前記リングカウンター（６１）の出力端（Ｑ０−Ｑ５）
    に出力されたカウンティング値を入力して前記加算器
    （３１）とスケーリングファクター決定部（４０）のリ
    セット信号を発生する手段と、前記リングカウンター
    （６１）の出力端（Ｑ０−Ｑ５）に出力されたカウンテ
    ィング値を入力して前記スケーリングファクター決定部
    （４０）のイネイブル信号を発生する手段とから構成さ
    れることを特徴とする請求項１記載の量子化幅調整回
    路。
  3. 【請求項３】 前記スケーリングファクター決定部（４
    ０）が前記量子化幅決定部（５０）に連結されることを
    特徴とする請求項１記載の量子化幅調整回路。
  4. 【請求項４】 シフトレジスター（７０）がリニア量子
    化部（８０）に連結されることを特徴とする請求項１記
    載の量子化幅調整回路。
JP26642791A 1990-10-16 1991-10-15 Ｄｃｔ変換ａｃ係数を利用した量子化幅調整回路 Pending JPH05161016A (ja)

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