JPH05160067A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH05160067A JPH05160067A JP4120209A JP12020992A JPH05160067A JP H05160067 A JPH05160067 A JP H05160067A JP 4120209 A JP4120209 A JP 4120209A JP 12020992 A JP12020992 A JP 12020992A JP H05160067 A JPH05160067 A JP H05160067A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- plug electrode
- forming
- recess
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000010410 layer Substances 0.000 claims abstract description 323
- 239000011229 interlayer Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000004020 conductor Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 34
- 230000002950 deficient Effects 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 51
- 229910052782 aluminium Inorganic materials 0.000 abstract description 44
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 44
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 41
- 229910052721 tungsten Inorganic materials 0.000 abstract description 41
- 239000010937 tungsten Substances 0.000 abstract description 41
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 238000007747 plating Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 8
- 239000011265 semifinished product Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- -1 silicide compound Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 配線層のパターンがたとえばサブミクロンオ
ーダーにまで微細化されても、被配線接続領域と配線層
とが層間絶縁膜の接続孔を介して確実に導電接続可能な
半導体装置およびその製造方法を実現すること。 【構成】 基板７２の表面側に層間絶縁膜７４およびア
ルミニウム層たる配線層７６を積層しておき、それらを
開口した凹部７７にタングステン膜たるプラグ電極７８
を埋め込んで、このプラグ電極７８を介して、配線層７
６と拡散層７３とを導電接続する。
ーダーにまで微細化されても、被配線接続領域と配線層
とが層間絶縁膜の接続孔を介して確実に導電接続可能な
半導体装置およびその製造方法を実現すること。 【構成】 基板７２の表面側に層間絶縁膜７４およびア
ルミニウム層たる配線層７６を積層しておき、それらを
開口した凹部７７にタングステン膜たるプラグ電極７８
を埋め込んで、このプラグ電極７８を介して、配線層７
６と拡散層７３とを導電接続する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の配線構造
に関し、とくに、半導体基板の表面側で、その被配線接
続領域に層間絶縁膜の接続孔を介して導電接続する配線
構造において、配線層のパターンが微細化されても、被
配線接続領域と配線層とを確実に導電接続するためのプ
ラグ電極を利用した配線構造に関する。
に関し、とくに、半導体基板の表面側で、その被配線接
続領域に層間絶縁膜の接続孔を介して導電接続する配線
構造において、配線層のパターンが微細化されても、被
配線接続領域と配線層とを確実に導電接続するためのプ
ラグ電極を利用した配線構造に関する。
【０００２】
【従来の技術】半導体装置における配線構造において
は、基板の表面側に形成された拡散領域や多層配線を構
成する下層側の配線層などの被配線接続領域に対して、
層間絶縁膜の接続孔を介して配線層を導電接続するのが
一般的であり、その接続孔の内部における配線層の状態
は、半導体装置の電気的特性や信頼性を大きく支配す
る。
は、基板の表面側に形成された拡散領域や多層配線を構
成する下層側の配線層などの被配線接続領域に対して、
層間絶縁膜の接続孔を介して配線層を導電接続するのが
一般的であり、その接続孔の内部における配線層の状態
は、半導体装置の電気的特性や信頼性を大きく支配す
る。
【０００３】すなわち、図１４（ａ）に示すように、基
板９１の表面に形成された拡散層９２に対して、層間絶
縁膜９３の接続孔９４を介してアルミニウム層などの配
線層９５を導電接続するときには、アルミニウムを基板
９１の表面側から蒸着法などによって成膜するため、接
続孔９４の開口縁９４ａに付着したアルミニウムによっ
て接続孔９４の底面側の隅部９４ｂが遮られて、配線層
９５の欠損部が凹部９５ｂとして形成されてしまうこと
がある。この状態では、配線層９５と拡散層９２との接
続抵抗および接続孔９４の内部における配線層９５の配
線抵抗が高いことに加えて、配線層９５に断線が発生し
やすいという問題点がある。また、基板９１の表面側に
多層配線を構成する場合において、接続孔９４の上方に
は凹部９５ｂの形状が反映されるため、上層側の配線層
に段差切れなどが発生しやすくなってしまう。そこで、
図１４（ｂ）に示すように、接続孔９４の内部をカバレ
ージが良好なタングステン膜などのプラグ電極９６で予
め埋め込んでおき、その表面側にアルミニウム層などの
配線層９７を形成する構造が案出されている。
板９１の表面に形成された拡散層９２に対して、層間絶
縁膜９３の接続孔９４を介してアルミニウム層などの配
線層９５を導電接続するときには、アルミニウムを基板
９１の表面側から蒸着法などによって成膜するため、接
続孔９４の開口縁９４ａに付着したアルミニウムによっ
て接続孔９４の底面側の隅部９４ｂが遮られて、配線層
９５の欠損部が凹部９５ｂとして形成されてしまうこと
がある。この状態では、配線層９５と拡散層９２との接
続抵抗および接続孔９４の内部における配線層９５の配
線抵抗が高いことに加えて、配線層９５に断線が発生し
やすいという問題点がある。また、基板９１の表面側に
多層配線を構成する場合において、接続孔９４の上方に
は凹部９５ｂの形状が反映されるため、上層側の配線層
に段差切れなどが発生しやすくなってしまう。そこで、
図１４（ｂ）に示すように、接続孔９４の内部をカバレ
ージが良好なタングステン膜などのプラグ電極９６で予
め埋め込んでおき、その表面側にアルミニウム層などの
配線層９７を形成する構造が案出されている。
【０００４】
【発明が解決しようとする課題】しかしながら、接続孔
９４の内部に埋め込みしたプラグ電極９６を利用しただ
けでは、配線層９７のパターンが微細化されるに伴っ
て、接続孔９４のサイズが小径化された場合には、プラ
グ電極９６は、その上端面でのみ配線層９７に導電接続
しているため、プラグ電極９６と配線層９７との接触面
積が小さくなり、その接続抵抗が増大してしまうという
問題点がある。しかも、このような問題点は、配線層９
７のパターンが微細化されて接続孔のサイズが小径化さ
れる程、より顕著化してくる。また、下層側への付きま
わりが低い配線層９７の形成工程を後工程として行うた
め、その成膜中に欠損部が発生しても、以降の工程にて
修復されることがないので、欠損部が残ってしまう。
９４の内部に埋め込みしたプラグ電極９６を利用しただ
けでは、配線層９７のパターンが微細化されるに伴っ
て、接続孔９４のサイズが小径化された場合には、プラ
グ電極９６は、その上端面でのみ配線層９７に導電接続
しているため、プラグ電極９６と配線層９７との接触面
積が小さくなり、その接続抵抗が増大してしまうという
問題点がある。しかも、このような問題点は、配線層９
７のパターンが微細化されて接続孔のサイズが小径化さ
れる程、より顕著化してくる。また、下層側への付きま
わりが低い配線層９７の形成工程を後工程として行うた
め、その成膜中に欠損部が発生しても、以降の工程にて
修復されることがないので、欠損部が残ってしまう。
【０００５】以上の問題点に鑑みて、本発明の課題は、
基板の表面側において、その被配線接続領域に層間絶縁
膜の接続孔を介して導電接続する配線層のパターンがた
とえばサブミクロンオーダーにまで微細化されても、被
配線接続領域と配線層とが確実に導電接続可能な半導体
装置を提供することにある。
基板の表面側において、その被配線接続領域に層間絶縁
膜の接続孔を介して導電接続する配線層のパターンがた
とえばサブミクロンオーダーにまで微細化されても、被
配線接続領域と配線層とが確実に導電接続可能な半導体
装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、つぎのような構成の配線構造を
採用する。すなわち、基板の表面側の被配線接続領域に
対して、その表面側に形成された層間絶縁膜の接続孔を
介して配線層が導電接続する半導体装置において、接続
孔の底面側から配線層の表面にまで至る凹部を導電性の
プラグ電極によって埋め込みすることである。
に、本発明においては、つぎのような構成の配線構造を
採用する。すなわち、基板の表面側の被配線接続領域に
対して、その表面側に形成された層間絶縁膜の接続孔を
介して配線層が導電接続する半導体装置において、接続
孔の底面側から配線層の表面にまで至る凹部を導電性の
プラグ電極によって埋め込みすることである。
【０００７】ここで、凹部は、たとえば、基板の表面側
に形成された配線層の接続孔の内部における配線層の欠
損部を含むものとして生じる。このような構成の半導体
装置の製造方法においては、基板の表面側の被配線接続
領域の表面側に層間絶縁膜を形成する層間絶縁膜形成工
程と、この層間絶縁膜の表面から被配線接続領域の表面
に至る接続孔を形成して被配線接続領域の表面を窓開け
する接続孔形成工程と、この層間絶縁膜の表面側に配線
層形成用導電体膜を形成する配線層形成用導電体膜形成
工程と、接続孔の底面側から配線層形成用導電体膜の表
面にまで至る凹部の内部にプラグ電極形成用導電体膜を
形成して凹部を導電性のプラグ電極で埋め込みするプラ
グ電極形成工程とを行う。
に形成された配線層の接続孔の内部における配線層の欠
損部を含むものとして生じる。このような構成の半導体
装置の製造方法においては、基板の表面側の被配線接続
領域の表面側に層間絶縁膜を形成する層間絶縁膜形成工
程と、この層間絶縁膜の表面から被配線接続領域の表面
に至る接続孔を形成して被配線接続領域の表面を窓開け
する接続孔形成工程と、この層間絶縁膜の表面側に配線
層形成用導電体膜を形成する配線層形成用導電体膜形成
工程と、接続孔の底面側から配線層形成用導電体膜の表
面にまで至る凹部の内部にプラグ電極形成用導電体膜を
形成して凹部を導電性のプラグ電極で埋め込みするプラ
グ電極形成工程とを行う。
【０００８】また、凹部は配線層が接続孔の外部の層間
絶縁膜の表面のみに在ることによって生じることがあ
り、この場合には、配線層は被配線接続領域にプラグ電
極を介して導電接続することになる。このような構成の
半導体装置の製造方法においては、基板の表面側の被配
線接続領域の表面側に層間絶縁膜を形成する層間絶縁膜
形成工程と、この層間絶縁膜の表面側に配線層形成用導
電体膜を形成する配線層形成用導電体膜形成工程と、こ
の配線層形成用導電体膜の表面側から開口して層間絶縁
膜に接続孔を形成して被配線接続領域の表面を窓開けす
る接続孔形成工程と、接続孔の底面側から配線層形成用
導電体膜の表面にまで至る凹部の内部に対してプラグ電
極形成用導電体膜を形成して凹部を導電性のプラグ電極
で埋め込みするプラグ電極形成工程とを行う。また、別
の製造方法としては、接続孔形成工程において、配線層
形成用導電体膜の表面側から層間絶縁膜の表面に至る開
口部を形成した後に、配線層形成用導電体膜をマスク層
として開口部から層間絶縁膜に対してエッチングを施し
て接続孔を形成する。すなわち、配線層形成用導電体膜
の開口部に対して、自己整合的に接続孔を形成するため
であり、これによって、配線層形成用導電体膜の開口部
の形成のみをフォト・エッチングで行う一方、接続孔の
形成には通常のエッチングを採用することができる。
絶縁膜の表面のみに在ることによって生じることがあ
り、この場合には、配線層は被配線接続領域にプラグ電
極を介して導電接続することになる。このような構成の
半導体装置の製造方法においては、基板の表面側の被配
線接続領域の表面側に層間絶縁膜を形成する層間絶縁膜
形成工程と、この層間絶縁膜の表面側に配線層形成用導
電体膜を形成する配線層形成用導電体膜形成工程と、こ
の配線層形成用導電体膜の表面側から開口して層間絶縁
膜に接続孔を形成して被配線接続領域の表面を窓開けす
る接続孔形成工程と、接続孔の底面側から配線層形成用
導電体膜の表面にまで至る凹部の内部に対してプラグ電
極形成用導電体膜を形成して凹部を導電性のプラグ電極
で埋め込みするプラグ電極形成工程とを行う。また、別
の製造方法としては、接続孔形成工程において、配線層
形成用導電体膜の表面側から層間絶縁膜の表面に至る開
口部を形成した後に、配線層形成用導電体膜をマスク層
として開口部から層間絶縁膜に対してエッチングを施し
て接続孔を形成する。すなわち、配線層形成用導電体膜
の開口部に対して、自己整合的に接続孔を形成するため
であり、これによって、配線層形成用導電体膜の開口部
の形成のみをフォト・エッチングで行う一方、接続孔の
形成には通常のエッチングを採用することができる。
【０００９】また、本発明に係る半導体装置の製造方法
において、プラグ電極形成工程では、たとえば、凹部の
内部に対してのみ選択的にプラグ電極形成用導電体膜を
形成してプラグ電極を形成する。これに対して、プラグ
電極形成工程において、凹部の内部に加えて、その外部
における配線層形成用導電体膜の表面にもプラグ電極形
成用導電体膜を形成し、その後に、プラグ電極形成用導
電体膜の表面側からエッチバックを行い、凹部の内部に
のみプラグ電極形成用導電体膜を残してプラグ電極を形
成することもできる。
において、プラグ電極形成工程では、たとえば、凹部の
内部に対してのみ選択的にプラグ電極形成用導電体膜を
形成してプラグ電極を形成する。これに対して、プラグ
電極形成工程において、凹部の内部に加えて、その外部
における配線層形成用導電体膜の表面にもプラグ電極形
成用導電体膜を形成し、その後に、プラグ電極形成用導
電体膜の表面側からエッチバックを行い、凹部の内部に
のみプラグ電極形成用導電体膜を残してプラグ電極を形
成することもできる。
【００１０】さらに、本発明においては、プラグ電極を
凹部の内部から配線層の表面上にまで延設して、その延
設部分を配線層に対する冗長配線層として利用すること
ができる。このような構成の半導体装置を製造するに
は、そのプラグ電極形成工程において、凹部の内部に加
えて、その外部における配線層形成用導電体膜の表面に
もプラグ電極形成用導電体膜を形成し、その後に、凹部
の内部および配線パターンに対応する領域のプラグ電極
形成用導電体層を残してプラグ電極および冗長配線層を
形成する。
凹部の内部から配線層の表面上にまで延設して、その延
設部分を配線層に対する冗長配線層として利用すること
ができる。このような構成の半導体装置を製造するに
は、そのプラグ電極形成工程において、凹部の内部に加
えて、その外部における配線層形成用導電体膜の表面に
もプラグ電極形成用導電体膜を形成し、その後に、凹部
の内部および配線パターンに対応する領域のプラグ電極
形成用導電体層を残してプラグ電極および冗長配線層を
形成する。
【００１１】そして、本発明においては、配線層の厚さ
は接続孔の内径の約１／４倍以上に設定されることが好
ましい。接続孔が小径化されても、配線層とプラグ電極
との接触面積を広く確保するという特徴を効果的に発揮
させるためである。
は接続孔の内径の約１／４倍以上に設定されることが好
ましい。接続孔が小径化されても、配線層とプラグ電極
との接触面積を広く確保するという特徴を効果的に発揮
させるためである。
【００１２】さらに、溶融状態にある金属または合金を
利用してプラグ電極形成用導電体膜を形成可能とするた
めに、プラグ電極としては、配線層の融点に比較して低
い融点の錫やはんだなどの金属または合金から選択す
る。
利用してプラグ電極形成用導電体膜を形成可能とするた
めに、プラグ電極としては、配線層の融点に比較して低
い融点の錫やはんだなどの金属または合金から選択す
る。
【００１３】
【作用】上記手段を講じた配線構造においては、接続孔
の底面側から配線層の表面にまで至る凹部を導電性のプ
ラグ電極によって埋め込みしてあるため、配線層のパタ
ーンがサブミクロンオーダーにまで微細化されて接続孔
のサイズが小さくなっても、凹部の内部はプラグ電極に
よって確実に埋め込みされ、しかも、プラグ電極はその
側面部を介して配線層に広い接触面積をもって導電接続
しているので、配線層と被配線接続領域とは確実に導電
接続する。これ故、半導体装置の電気的特性および信頼
性が向上する。たとえば、凹部が接続孔の内部における
配線層の欠損部の場合には、その欠損部に起因する配線
抵抗および接続抵抗の低減が可能である。
の底面側から配線層の表面にまで至る凹部を導電性のプ
ラグ電極によって埋め込みしてあるため、配線層のパタ
ーンがサブミクロンオーダーにまで微細化されて接続孔
のサイズが小さくなっても、凹部の内部はプラグ電極に
よって確実に埋め込みされ、しかも、プラグ電極はその
側面部を介して配線層に広い接触面積をもって導電接続
しているので、配線層と被配線接続領域とは確実に導電
接続する。これ故、半導体装置の電気的特性および信頼
性が向上する。たとえば、凹部が接続孔の内部における
配線層の欠損部の場合には、その欠損部に起因する配線
抵抗および接続抵抗の低減が可能である。
【００１４】また、配線層が接続孔の外部の層間絶縁膜
の表面のみに形成され、その表面側から形成された接続
孔としての凹部を導電性のプラグ電極で埋め込みした場
合には、凹部の形成パターンに対応して情報を記録でき
るので、凹部の形成前の状態のものをゲートアレイやＲ
ＯＭの半完成品として利用し、それらの製造に要する期
間を短縮することもできる。
の表面のみに形成され、その表面側から形成された接続
孔としての凹部を導電性のプラグ電極で埋め込みした場
合には、凹部の形成パターンに対応して情報を記録でき
るので、凹部の形成前の状態のものをゲートアレイやＲ
ＯＭの半完成品として利用し、それらの製造に要する期
間を短縮することもできる。
【００１５】
【実施例】〔実施例１〕図１は本発明の実施例１に係る
半導体装置の要部を示す断面図である。図において、半
導体装置１１の基体たるｐ型のシリコンからなる基板１
２の表面には、深さが約０．１μｍの被配線接続領域た
るｎ型の拡散層１３が形成され、この拡散層１３の表面
側には厚さが０．３〜０．５μｍのシリコン酸化膜など
からなる層間絶縁膜１４が形成されていると共に、この
層間絶縁膜１４には拡散層１３の形成領域に対応して直
径が約０．５μｍの接続孔１５が形成されている。ま
た、層間絶縁膜１５の表面側には厚さが約０．５μｍの
アルミニウム層からなる配線層１６が形成されており、
配線層１６は接続孔１５の底面で拡散層１３に導電接続
しているが、接続孔１５の内周面へのアルミニウムの付
き回りのばらつきなどによって、配線層１６には拡散層
１３の表面に形成されていない部分がある。このため、
基板１２の表面側には接続孔１５の底面側から配線層１
６の表面にまで至る凹部１７が形成された状態にあり、
この凹部１７は接続孔１５の内部における配線層１６の
欠損部を含む状態にある。ここで、図２に示すように、
アルミニウム層の成膜条件によっては、配線層１６と拡
散層１３とが完全に絶縁状態にある部分１６ａや、導電
接続していても極めて薄いアルミニウム層のみで不安定
な状態で導電接続している部分１６ｂなどが発生する
が、図２には、その状態を模式的に示してある。このよ
うな凹部１７は、半導体装置１１における配線パターン
を微細化する目的に、接続孔１５の径を小さくするほ
ど、すなわち、接続孔１５のアスペクト比が約０．３以
上に大きくなるほど発生しやすく、接続孔１５の内部で
の配線層１６の断線や接続孔１５の開口縁での断線など
の原因となる。
半導体装置の要部を示す断面図である。図において、半
導体装置１１の基体たるｐ型のシリコンからなる基板１
２の表面には、深さが約０．１μｍの被配線接続領域た
るｎ型の拡散層１３が形成され、この拡散層１３の表面
側には厚さが０．３〜０．５μｍのシリコン酸化膜など
からなる層間絶縁膜１４が形成されていると共に、この
層間絶縁膜１４には拡散層１３の形成領域に対応して直
径が約０．５μｍの接続孔１５が形成されている。ま
た、層間絶縁膜１５の表面側には厚さが約０．５μｍの
アルミニウム層からなる配線層１６が形成されており、
配線層１６は接続孔１５の底面で拡散層１３に導電接続
しているが、接続孔１５の内周面へのアルミニウムの付
き回りのばらつきなどによって、配線層１６には拡散層
１３の表面に形成されていない部分がある。このため、
基板１２の表面側には接続孔１５の底面側から配線層１
６の表面にまで至る凹部１７が形成された状態にあり、
この凹部１７は接続孔１５の内部における配線層１６の
欠損部を含む状態にある。ここで、図２に示すように、
アルミニウム層の成膜条件によっては、配線層１６と拡
散層１３とが完全に絶縁状態にある部分１６ａや、導電
接続していても極めて薄いアルミニウム層のみで不安定
な状態で導電接続している部分１６ｂなどが発生する
が、図２には、その状態を模式的に示してある。このよ
うな凹部１７は、半導体装置１１における配線パターン
を微細化する目的に、接続孔１５の径を小さくするほ
ど、すなわち、接続孔１５のアスペクト比が約０．３以
上に大きくなるほど発生しやすく、接続孔１５の内部で
の配線層１６の断線や接続孔１５の開口縁での断線など
の原因となる。
【００１６】そこで、本例においては、接続孔１５の底
面側から配線層１６の表面にまで至る凹部１７をタング
ステン膜からなるプラグ電極１８で埋め込みしてある。
すなわち、接続孔１５の内部において、配線層１６は、
部分的であるが拡散層１３の表面に直接に導電接続して
いると共に、プラグ電極１８を介しても拡散層１３に導
電接続している。また、プラグ電極１８と配線層１６と
によって構成される半導体装置３１の表面は平坦になっ
ている。
面側から配線層１６の表面にまで至る凹部１７をタング
ステン膜からなるプラグ電極１８で埋め込みしてある。
すなわち、接続孔１５の内部において、配線層１６は、
部分的であるが拡散層１３の表面に直接に導電接続して
いると共に、プラグ電極１８を介しても拡散層１３に導
電接続している。また、プラグ電極１８と配線層１６と
によって構成される半導体装置３１の表面は平坦になっ
ている。
【００１７】ここで、プラグ電極１８としては、選択Ｃ
ＶＤ法（化学蒸着法）により成膜したタングステン膜の
他に、同様に、選択ＣＶＤ法（化学蒸着法）により凹部
１７の内部に選択的に成膜した窒化チタン膜または多結
晶シリコン膜などを利用できる。また、接続孔１５の底
面側に薄いニッケル層をめっきにより形成した後に、は
んだのじゃぶ漬けめっきなどによって、はんだ層を凹部
１７の内部に選択的に形成することもできる。このよう
な方法によれば、プラグ電極１８は接続孔１８の底面側
から凹部１７の形状に沿って成長するので、凹部１７の
内部を完全に埋め込むことができる。また、凹部１７の
内部に加えて、その外部における配線層１６を構成すべ
きアルミニウム膜の表面にも、この凹部１７の深さに比
して２倍以上厚い導電体膜、たとえば、１μｍ程度のタ
ングステン膜，ニッケルメッキ膜や蒸着金属膜を形成し
ておき、そのうち、接続孔１５の外部の不要部分をエッ
チバックして除去して、凹部１７の内部にのみプラグ電
極１８を残してもよい。
ＶＤ法（化学蒸着法）により成膜したタングステン膜の
他に、同様に、選択ＣＶＤ法（化学蒸着法）により凹部
１７の内部に選択的に成膜した窒化チタン膜または多結
晶シリコン膜などを利用できる。また、接続孔１５の底
面側に薄いニッケル層をめっきにより形成した後に、は
んだのじゃぶ漬けめっきなどによって、はんだ層を凹部
１７の内部に選択的に形成することもできる。このよう
な方法によれば、プラグ電極１８は接続孔１８の底面側
から凹部１７の形状に沿って成長するので、凹部１７の
内部を完全に埋め込むことができる。また、凹部１７の
内部に加えて、その外部における配線層１６を構成すべ
きアルミニウム膜の表面にも、この凹部１７の深さに比
して２倍以上厚い導電体膜、たとえば、１μｍ程度のタ
ングステン膜，ニッケルメッキ膜や蒸着金属膜を形成し
ておき、そのうち、接続孔１５の外部の不要部分をエッ
チバックして除去して、凹部１７の内部にのみプラグ電
極１８を残してもよい。
【００１８】このような構成の半導体装置１１におい
て、接続孔１５の内部における配線層１６は凹部１７に
埋め込まれたタングステン膜からなるプラグ電極１８に
よって補強された状態にあり、しかも、凹部１７はタン
グステン膜のように凹部１７の内周面に対するカバレー
ジが良好なプラグ電極１８で完全に埋め込まれて、その
内部に欠損部がない。このため、接続孔１５の径が小さ
くなっても、接続孔１５の内部での断線や接続孔１５の
開口縁での断線などが発生しないので、半導体装置の信
頼性が向上する。また、拡散層１３に対する接続抵抗お
よび接続孔１５の内部における配線抵抗を低減すること
もできる。さらに、プラグ電極１８は、その側面部を介
しても配線層１６に導電接続しているため、接続孔１５
の径、すなわち、凹部１７の内径が小さくなっても、プ
ラグ電極１８と配線層１６との接触面積を広く確保でき
る。
て、接続孔１５の内部における配線層１６は凹部１７に
埋め込まれたタングステン膜からなるプラグ電極１８に
よって補強された状態にあり、しかも、凹部１７はタン
グステン膜のように凹部１７の内周面に対するカバレー
ジが良好なプラグ電極１８で完全に埋め込まれて、その
内部に欠損部がない。このため、接続孔１５の径が小さ
くなっても、接続孔１５の内部での断線や接続孔１５の
開口縁での断線などが発生しないので、半導体装置の信
頼性が向上する。また、拡散層１３に対する接続抵抗お
よび接続孔１５の内部における配線抵抗を低減すること
もできる。さらに、プラグ電極１８は、その側面部を介
しても配線層１６に導電接続しているため、接続孔１５
の径、すなわち、凹部１７の内径が小さくなっても、プ
ラグ電極１８と配線層１６との接触面積を広く確保でき
る。
【００１９】さらに、凹部１７は完全にプラグ電極１８
に埋め込まれて、プラグ電極１８および配線層１６で構
成される半導体装置１１の表面は平坦になっている。こ
のため、多層配線構造を構成するにあたって、図３に断
面を示すように、配線層１６の表面側に、上層側の層間
絶縁膜２１を形成すると共に、配線層１６およびプラグ
電極１８の表面側に対して上層側の層間絶縁膜２１の接
続孔２２を介して上層側の配線層２３を導電接続する場
合に、上層側の接続孔２２を下層側の接続孔１５の直上
位置に設けても、信頼性の高い配線構造を実現できる。
ここで、上層側の配線構造においても、上層側の配線層
２３の欠損部としての凹部２４をタングステン膜などの
プラグ電極２５で埋め込みした構造を採用することがで
きる。また、図４（ａ）に断面を示し、図４（ｂ）に平
面を示すように、配線層１６の表面側に形成された上層
側の絶縁膜２６の表面上において、上層側の配線層２７
を下層側の接続孔１５の直上位置を通過させても、段差
切れなどが発生しないので、信頼性が高い多層配線を構
成できる。従って、図４（ｂ）に一点鎖線で示す配線層
２９のように、下層側の接続孔１５の形成領域を迂回さ
せる必要がないので、高密度配線構造を設計するにあた
っての自由度が高い。
に埋め込まれて、プラグ電極１８および配線層１６で構
成される半導体装置１１の表面は平坦になっている。こ
のため、多層配線構造を構成するにあたって、図３に断
面を示すように、配線層１６の表面側に、上層側の層間
絶縁膜２１を形成すると共に、配線層１６およびプラグ
電極１８の表面側に対して上層側の層間絶縁膜２１の接
続孔２２を介して上層側の配線層２３を導電接続する場
合に、上層側の接続孔２２を下層側の接続孔１５の直上
位置に設けても、信頼性の高い配線構造を実現できる。
ここで、上層側の配線構造においても、上層側の配線層
２３の欠損部としての凹部２４をタングステン膜などの
プラグ電極２５で埋め込みした構造を採用することがで
きる。また、図４（ａ）に断面を示し、図４（ｂ）に平
面を示すように、配線層１６の表面側に形成された上層
側の絶縁膜２６の表面上において、上層側の配線層２７
を下層側の接続孔１５の直上位置を通過させても、段差
切れなどが発生しないので、信頼性が高い多層配線を構
成できる。従って、図４（ｂ）に一点鎖線で示す配線層
２９のように、下層側の接続孔１５の形成領域を迂回さ
せる必要がないので、高密度配線構造を設計するにあた
っての自由度が高い。
【００２０】このような構成の半導体装置１１は、たと
えば、以下の製造方法によって製造することができる。
えば、以下の製造方法によって製造することができる。
【００２１】まず、図５（ａ）に示すように、深さが約
０．１μｍの被配線接続領域としての拡散層１３が形成
された基板１２の表面側に厚さが０．３〜０．５μｍの
シリコン酸化膜などからなる層間絶縁膜１４を形成する
（層間絶縁膜形成工程）。
０．１μｍの被配線接続領域としての拡散層１３が形成
された基板１２の表面側に厚さが０．３〜０．５μｍの
シリコン酸化膜などからなる層間絶縁膜１４を形成する
（層間絶縁膜形成工程）。
【００２２】つぎに、層間絶縁膜１４に対して、拡散層
１３の形成領域に対応して直径が約０．５μｍの接続孔
１５を形成し、拡散層１３の表面を窓開けする（接続孔
形成工程）。
１３の形成領域に対応して直径が約０．５μｍの接続孔
１５を形成し、拡散層１３の表面を窓開けする（接続孔
形成工程）。
【００２３】つぎに、図５（ｂ）に示すように、基板１
２の表面側から配線層１６を構成すべき厚さが約０．５
μｍのアルミニウム層１６１を蒸着する（配線層形成用
導電体膜形成工程）。ここで、接続孔１５の内部にもア
ルミニウム層１６１は形成されるが、付き回りのばらつ
きなどによって、接続孔１５の内部には配線層１６が形
成されない部分などが存在する。このため、アルミニウ
ム層１６１は完全に接続孔１５の内部に埋め込まれた状
態になく、基板１２の表面側には接続孔１５の底面側か
らアルミニウム層１６１の表面にまで至る凹部１７が発
生している。この状態で、アルミニウム層１６１に対し
て、所定のマスク層を用いてパターニングし、配線層１
６を形成する。このパターニングは、必要に応じて、以
降に行ういずれかの工程において行うこともできる。
２の表面側から配線層１６を構成すべき厚さが約０．５
μｍのアルミニウム層１６１を蒸着する（配線層形成用
導電体膜形成工程）。ここで、接続孔１５の内部にもア
ルミニウム層１６１は形成されるが、付き回りのばらつ
きなどによって、接続孔１５の内部には配線層１６が形
成されない部分などが存在する。このため、アルミニウ
ム層１６１は完全に接続孔１５の内部に埋め込まれた状
態になく、基板１２の表面側には接続孔１５の底面側か
らアルミニウム層１６１の表面にまで至る凹部１７が発
生している。この状態で、アルミニウム層１６１に対し
て、所定のマスク層を用いてパターニングし、配線層１
６を形成する。このパターニングは、必要に応じて、以
降に行ういずれかの工程において行うこともできる。
【００２４】しかる後に、図１に示すように、基板１２
の表面側から接続孔１５の内部に対して，プラグ電極形
成用導電性膜としてのタングステン膜をＳｉＨ4 とＷＦ
6 との混合ガスを用いて選択ＣＶＤ法により形成して、
接続孔１５の内部をタングステン膜で埋め込み、プラグ
電極１８を形成する（プラグ電極形成工程）。その結
果、配線層１６は部分的であるが拡散層１３の表面に直
接に導電接続していると共に、プラグ電極１８を介して
も拡散層１３に導電接続している状態になる。
の表面側から接続孔１５の内部に対して，プラグ電極形
成用導電性膜としてのタングステン膜をＳｉＨ4 とＷＦ
6 との混合ガスを用いて選択ＣＶＤ法により形成して、
接続孔１５の内部をタングステン膜で埋め込み、プラグ
電極１８を形成する（プラグ電極形成工程）。その結
果、配線層１６は部分的であるが拡散層１３の表面に直
接に導電接続していると共に、プラグ電極１８を介して
も拡散層１３に導電接続している状態になる。
【００２５】ここで、プラグ電極１８の形成にあたっ
て、凹部１７の内部に加えて、その外部におけるアルミ
ニウム膜１６１（配線層１６）の表面にもこの凹部１７
の深さに比して厚い導電体膜、たとえば、１μｍ程度の
タングステン膜を形成しておき、そのうち、凹部１８の
外部の不要部分をエッチバックして除去して、凹部１７
の内部にのみプラグ電極１８を残してもよい。この場合
には、タングステン膜に代えて、１μｍ程度のニッケル
メッキ層または蒸着金属膜も利用できる。また、接続孔
１５の底面側に薄いニッケル層をめっきにより形成した
後に、錫やはんだのじゃぶ漬けめっきなどによって凹部
１８の内部を選択的に埋め込むこともできる。
て、凹部１７の内部に加えて、その外部におけるアルミ
ニウム膜１６１（配線層１６）の表面にもこの凹部１７
の深さに比して厚い導電体膜、たとえば、１μｍ程度の
タングステン膜を形成しておき、そのうち、凹部１８の
外部の不要部分をエッチバックして除去して、凹部１７
の内部にのみプラグ電極１８を残してもよい。この場合
には、タングステン膜に代えて、１μｍ程度のニッケル
メッキ層または蒸着金属膜も利用できる。また、接続孔
１５の底面側に薄いニッケル層をめっきにより形成した
後に、錫やはんだのじゃぶ漬けめっきなどによって凹部
１８の内部を選択的に埋め込むこともできる。
【００２６】以上のとおり、本例においては、付きまわ
りが低いアルミニウム層による配線層１６の形成工程を
先に行い、その成膜過程で生じた凹部１７を、後工程に
おいて付きまわりの良好なタングステン膜で修復するの
で、半導体装置１１に配線層１６の欠損部が残ることが
ない。
りが低いアルミニウム層による配線層１６の形成工程を
先に行い、その成膜過程で生じた凹部１７を、後工程に
おいて付きまわりの良好なタングステン膜で修復するの
で、半導体装置１１に配線層１６の欠損部が残ることが
ない。
【００２７】〔実施例２〕図６は本発明の実施例２に係
る半導体装置の要部を示す断面図である。図において、
本例の半導体装置３１の構成は、図１に示した実施例１
に係る半導体装置の構成と同様であるため、各部位の詳
細な説明は省略するが、半導体装置３１の基体たる基板
３２の表面には、深さが約０．１μｍの被配線接続領域
たる拡散層３３が形成され、この拡散層３３の表面側に
は、厚さが約１．０μｍのシリコン酸化膜などからなる
層間絶縁膜３４が形成されていると共に、この層間絶縁
膜３４には、拡散層３３の形成領域に対応して直径が約
０．５μｍの接続孔３５が形成されている。また、層間
絶縁膜３４の表面側には厚さが約１．０μｍのアルミニ
ウム層からなる配線層３６が形成されており、配線層３
６は接続孔３５の底面で拡散層３３に導電接続している
が、実施例１において、図２を用いて説明したとおり、
基板３２の表面側には接続孔３５の底面側から配線層３
６の表面にまで至る凹部３７が形成された状態にある。
この凹部３７は接続孔３５の内部における配線層３６の
欠損部を含み、凹部３７の存在は配線抵抗や接続抵抗の
増大の原因となることに加えて、断線の原因にもなる。
る半導体装置の要部を示す断面図である。図において、
本例の半導体装置３１の構成は、図１に示した実施例１
に係る半導体装置の構成と同様であるため、各部位の詳
細な説明は省略するが、半導体装置３１の基体たる基板
３２の表面には、深さが約０．１μｍの被配線接続領域
たる拡散層３３が形成され、この拡散層３３の表面側に
は、厚さが約１．０μｍのシリコン酸化膜などからなる
層間絶縁膜３４が形成されていると共に、この層間絶縁
膜３４には、拡散層３３の形成領域に対応して直径が約
０．５μｍの接続孔３５が形成されている。また、層間
絶縁膜３４の表面側には厚さが約１．０μｍのアルミニ
ウム層からなる配線層３６が形成されており、配線層３
６は接続孔３５の底面で拡散層３３に導電接続している
が、実施例１において、図２を用いて説明したとおり、
基板３２の表面側には接続孔３５の底面側から配線層３
６の表面にまで至る凹部３７が形成された状態にある。
この凹部３７は接続孔３５の内部における配線層３６の
欠損部を含み、凹部３７の存在は配線抵抗や接続抵抗の
増大の原因となることに加えて、断線の原因にもなる。
【００２８】そこで、本例においても、実施例１と同様
に、凹部３７をタングステン膜からなるプラグ電極３８
で埋め込みしてある。また、プラグ電極３８は凹部３７
の内部から配線層３６の表面上にまで同じ形成パターン
をもって延設され、その延設部分３８ａは配線層３６に
対する冗長配線層になっている。ここで、プラグ電極３
８および延設部分３８ａとしては、タングステン膜の他
に、窒化チタン膜または多結晶シリコン膜なども利用さ
れる。
に、凹部３７をタングステン膜からなるプラグ電極３８
で埋め込みしてある。また、プラグ電極３８は凹部３７
の内部から配線層３６の表面上にまで同じ形成パターン
をもって延設され、その延設部分３８ａは配線層３６に
対する冗長配線層になっている。ここで、プラグ電極３
８および延設部分３８ａとしては、タングステン膜の他
に、窒化チタン膜または多結晶シリコン膜なども利用さ
れる。
【００２９】このような構成の半導体装置３１におい
て、配線層３６は凹部３７に埋め込まれたタングステン
膜からなるプラグ電極３８によって補強された状態にあ
り、しかも、凹部３７はタングステン膜のように凹部３
７の内周面に対するカバレージが良好なプラグ電極３８
で完全に埋め込まれて、その内部に欠損部がない。この
ため、拡散層３３に対する接続抵抗および接続孔３５の
内部における配線抵抗が低いのに加えて、半導体装置３
１における配線パターンがサブミクロンオーダーまで微
細化されて接続孔３５の内径が小さくなっても、配線層
３６に断線などが発生しないので、半導体装置３１の信
頼性が向上する。さらに、プラグ電極３８は凹部３７の
内部から配線層３６の表面上にまで同じ形成パターンを
もって延設され、その延設部分３８ａは配線層３６に対
する冗長配線層になっているため、配線層３６の電気的
特性および信頼性も向上する。また、凹部３７の内部に
埋め込みされたプラグ電極３８は、その側面部を介して
配線層３６に導電接続しているため、接続孔３５の径が
小さい場合であっても、プラグ電極３８と配線層３６と
の接触面積が広いので、それらの間の接続抵抗が低減さ
れている。
て、配線層３６は凹部３７に埋め込まれたタングステン
膜からなるプラグ電極３８によって補強された状態にあ
り、しかも、凹部３７はタングステン膜のように凹部３
７の内周面に対するカバレージが良好なプラグ電極３８
で完全に埋め込まれて、その内部に欠損部がない。この
ため、拡散層３３に対する接続抵抗および接続孔３５の
内部における配線抵抗が低いのに加えて、半導体装置３
１における配線パターンがサブミクロンオーダーまで微
細化されて接続孔３５の内径が小さくなっても、配線層
３６に断線などが発生しないので、半導体装置３１の信
頼性が向上する。さらに、プラグ電極３８は凹部３７の
内部から配線層３６の表面上にまで同じ形成パターンを
もって延設され、その延設部分３８ａは配線層３６に対
する冗長配線層になっているため、配線層３６の電気的
特性および信頼性も向上する。また、凹部３７の内部に
埋め込みされたプラグ電極３８は、その側面部を介して
配線層３６に導電接続しているため、接続孔３５の径が
小さい場合であっても、プラグ電極３８と配線層３６と
の接触面積が広いので、それらの間の接続抵抗が低減さ
れている。
【００３０】このような構成の半導体装置３１は、たと
えば、以下の製造方法によって製造することができる。
えば、以下の製造方法によって製造することができる。
【００３１】まず、図７（ａ）に示すように、深さが約
０．１μｍの被配線接続領域としての拡散層３３が形成
された基板３２の表面側に厚さが約１μｍのシリコン酸
化膜などからなる層間絶縁膜３４を形成する（層間絶縁
膜形成工程）。
０．１μｍの被配線接続領域としての拡散層３３が形成
された基板３２の表面側に厚さが約１μｍのシリコン酸
化膜などからなる層間絶縁膜３４を形成する（層間絶縁
膜形成工程）。
【００３２】つぎに、層間絶縁膜３４に対して、拡散層
３３の形成領域に対応して直径が約０．５μｍの接続孔
３５を形成し、拡散層３３の表面を窓開けする（接続孔
形成工程）。
３３の形成領域に対応して直径が約０．５μｍの接続孔
３５を形成し、拡散層３３の表面を窓開けする（接続孔
形成工程）。
【００３３】つぎに、図７（ｂ）に示すように、基板１
２の表面側から、配線層３６を構成すべき厚さが約１μ
ｍのアルミニウム層３６１を蒸着する（配線層形成用導
電体膜形成工程）。ここで、アルミニウム層３６１は完
全に接続孔３５の内部に埋め込まれた状態にないため、
基板３２の表面側には接続孔３５の底面側からアルミニ
ウム層３６１の表面にまで至る凹部３７が発生してい
る。
２の表面側から、配線層３６を構成すべき厚さが約１μ
ｍのアルミニウム層３６１を蒸着する（配線層形成用導
電体膜形成工程）。ここで、アルミニウム層３６１は完
全に接続孔３５の内部に埋め込まれた状態にないため、
基板３２の表面側には接続孔３５の底面側からアルミニ
ウム層３６１の表面にまで至る凹部３７が発生してい
る。
【００３４】しかる後に、図７（ｃ）に示すように、凹
部３７の内部に加えて、その外部におけるアルミニウム
層３６１の表面にも、プラグ電極形成用導電性膜として
の厚いタングステン膜３８０をＣＶＤ法などにより全面
に形成して、接続孔３５の内部をタングステン膜３８０
で埋め込む（プラグ電極形成工程）。つぎに、タングス
テン膜３８０の表面側に所定のマスクパターンを有する
マスク層を形成してタングステン膜３８０をパターニン
グして、凹部３８の内部にプラグ電極１８を残すと共
に、凹部３８の外部には冗長配線層としての延設部分３
８ａを残す。この場合には、アルミニウム層３６１も同
時にパターニングして配線層３６を形成することもでき
る。
部３７の内部に加えて、その外部におけるアルミニウム
層３６１の表面にも、プラグ電極形成用導電性膜として
の厚いタングステン膜３８０をＣＶＤ法などにより全面
に形成して、接続孔３５の内部をタングステン膜３８０
で埋め込む（プラグ電極形成工程）。つぎに、タングス
テン膜３８０の表面側に所定のマスクパターンを有する
マスク層を形成してタングステン膜３８０をパターニン
グして、凹部３８の内部にプラグ電極１８を残すと共
に、凹部３８の外部には冗長配線層としての延設部分３
８ａを残す。この場合には、アルミニウム層３６１も同
時にパターニングして配線層３６を形成することもでき
る。
【００３５】以上のとおり、本例においても、付きまわ
りが低いアルミニウム層による配線層３６の形成工程を
先に行い、その成膜過程で生じた凹部３７を後工程にお
いて付きまわりの良好なタングステン膜で修復するの
で、半導体装置３１に配線層３６の欠損部が残ることが
ない。
りが低いアルミニウム層による配線層３６の形成工程を
先に行い、その成膜過程で生じた凹部３７を後工程にお
いて付きまわりの良好なタングステン膜で修復するの
で、半導体装置３１に配線層３６の欠損部が残ることが
ない。
【００３６】〔実施例３〕図８（ｄ）は本発明の実施例
３に係る半導体装置の要部を示す断面図である。
３に係る半導体装置の要部を示す断面図である。
【００３７】図において、本例の半導体装置４１の構成
は、図１に示した実施例１に係る半導体装置の構成と同
様であるため、各部位の詳細な説明は省略するが、半導
体装置４１の基体たる基板４２の表面には深さが約０．
１μｍの被配線接続領域たる拡散層４３が形成され、こ
の拡散層４３の表面側には厚さが約１．０μｍのシリコ
ン酸化膜などからなる層間絶縁膜４４が形成されてい
る。また、層間絶縁膜４４には、拡散層４３の形成領域
に対応して直径が約１．０μｍの接続孔４５が形成され
ている。また、層間絶縁膜４５の表面側には厚さが約
１．０μｍのアルミニウム層からなる配線層４６が形成
されているが、接続孔４５の内部には配線層４５が形成
されておらず、基板４２の表面側には接続孔４５の底面
側から配線層４６の表面にまで至る凹部４７が形成され
た状態にある。
は、図１に示した実施例１に係る半導体装置の構成と同
様であるため、各部位の詳細な説明は省略するが、半導
体装置４１の基体たる基板４２の表面には深さが約０．
１μｍの被配線接続領域たる拡散層４３が形成され、こ
の拡散層４３の表面側には厚さが約１．０μｍのシリコ
ン酸化膜などからなる層間絶縁膜４４が形成されてい
る。また、層間絶縁膜４４には、拡散層４３の形成領域
に対応して直径が約１．０μｍの接続孔４５が形成され
ている。また、層間絶縁膜４５の表面側には厚さが約
１．０μｍのアルミニウム層からなる配線層４６が形成
されているが、接続孔４５の内部には配線層４５が形成
されておらず、基板４２の表面側には接続孔４５の底面
側から配線層４６の表面にまで至る凹部４７が形成され
た状態にある。
【００３８】そこで、本例においては、凹部４７をタン
グステン膜からなるプラグ電極４８で埋め込みして、プ
ラグ電極４８を介して、配線層４６と拡散層４３とを導
電接続している。なお、配線層４６およびプラグ電極４
８によって構成される表面は平坦になっている。
グステン膜からなるプラグ電極４８で埋め込みして、プ
ラグ電極４８を介して、配線層４６と拡散層４３とを導
電接続している。なお、配線層４６およびプラグ電極４
８によって構成される表面は平坦になっている。
【００３９】このような構成の半導体装置４１において
は、配線層４６は凹部４７に埋め込まれたタングステン
膜からなるプラグ電極４８によって拡散層４３に導電接
続し、このプラグ電極４８は付き回りの良好なタングス
テン膜であるため、凹部４７の内部に欠損部がない。し
かも、凹部４７の内部に埋め込みされたプラグ電極４８
は、その側面部を介して配線層３６に導電接続している
ため、接続孔４５の径が小さい場合であっても、プラグ
電極４８と配線層４６との接触面積が広いので、それら
の間の接続抵抗が低減されている。すなわち、凹部４７
の半径をｒ、配線層４６の膜厚をｔとすると、図１４
（ｂ）に示す従来の半導体装置のように、接続孔の内部
に埋め込みされたプラグ電極がその上端面のみで配線層
に接触している構造では、その接触面積はπｒ2 で表さ
れるのに対し、本例のように、プラグ電極４８が、その
側面部で配線層４６に接触している構造では、その接触
面積は２πｒｔで表される。従って、本例の構造の接触
面積が従来構造の接触面積に比して広い条件は、２πｒ
ｔ＞πｒ2 で表され、２ｔ＞ｒの条件式が成り立つ範囲
である。すなわち、接続孔４５の内径が小さくなって、
接続孔４５の直径２ｒが配線層の膜厚ｔの４倍以下の場
合には、本例の配線構造の方がプラグ電極４８と配線層
４６との接触面積を広く確保できる。
は、配線層４６は凹部４７に埋め込まれたタングステン
膜からなるプラグ電極４８によって拡散層４３に導電接
続し、このプラグ電極４８は付き回りの良好なタングス
テン膜であるため、凹部４７の内部に欠損部がない。し
かも、凹部４７の内部に埋め込みされたプラグ電極４８
は、その側面部を介して配線層３６に導電接続している
ため、接続孔４５の径が小さい場合であっても、プラグ
電極４８と配線層４６との接触面積が広いので、それら
の間の接続抵抗が低減されている。すなわち、凹部４７
の半径をｒ、配線層４６の膜厚をｔとすると、図１４
（ｂ）に示す従来の半導体装置のように、接続孔の内部
に埋め込みされたプラグ電極がその上端面のみで配線層
に接触している構造では、その接触面積はπｒ2 で表さ
れるのに対し、本例のように、プラグ電極４８が、その
側面部で配線層４６に接触している構造では、その接触
面積は２πｒｔで表される。従って、本例の構造の接触
面積が従来構造の接触面積に比して広い条件は、２πｒ
ｔ＞πｒ2 で表され、２ｔ＞ｒの条件式が成り立つ範囲
である。すなわち、接続孔４５の内径が小さくなって、
接続孔４５の直径２ｒが配線層の膜厚ｔの４倍以下の場
合には、本例の配線構造の方がプラグ電極４８と配線層
４６との接触面積を広く確保できる。
【００４０】このような構成の半導体装置４１は、たと
えば、以下の製造方法によって製造することができる。
えば、以下の製造方法によって製造することができる。
【００４１】まず、図８（ａ）に示すように、深さが約
０．１μｍの被配線接続領域としての拡散層４３が形成
された基板４２の表面側に厚さが約１．０μｍのシリコ
ン酸化膜などからなる層間絶縁膜４４を形成する（層間
絶縁膜形成工程）。
０．１μｍの被配線接続領域としての拡散層４３が形成
された基板４２の表面側に厚さが約１．０μｍのシリコ
ン酸化膜などからなる層間絶縁膜４４を形成する（層間
絶縁膜形成工程）。
【００４２】つぎに、層間絶縁膜４４に対して、拡散層
４３の形成領域に対応して直径が約１．０μｍの接続孔
４５を形成し、拡散層４３の表面を窓開けする（接続孔
形成工程）。
４３の形成領域に対応して直径が約１．０μｍの接続孔
４５を形成し、拡散層４３の表面を窓開けする（接続孔
形成工程）。
【００４３】つぎに、図８（ｂ）に示すように、基板４
２の表面側から、配線層４６を構成すべき厚さが約１．
０μｍのアルミニウム層４６１を蒸着する（配線層形成
用導電体膜形成工程）。ここで、アルミニウム層４６１
は接続孔４５の内部にはほとんど形成されず、接続孔４
５の底面側からアルミニウム層４６１の表面にまで至る
凹部４７が形成される。
２の表面側から、配線層４６を構成すべき厚さが約１．
０μｍのアルミニウム層４６１を蒸着する（配線層形成
用導電体膜形成工程）。ここで、アルミニウム層４６１
は接続孔４５の内部にはほとんど形成されず、接続孔４
５の底面側からアルミニウム層４６１の表面にまで至る
凹部４７が形成される。
【００４４】しかる後に、図８（ｃ）に示すように、凹
部４７の内部に加えて、その外部におけるアルミニウム
層４６１の表面側にもタングステン膜４８０からなるプ
ラグ電極形成用導電性膜をＣＶＤ法などにより全面に形
成して、接続孔４５の内部をタングステン膜４８０で埋
め込む。つぎに、タングステン膜４８０の表面からエッ
チバックを行って、凹部４８の内部にのみプラグ電極４
８を残す（プラグ電極形成工程）。なお、アルミニウム
層４６１に対しては、所定の工程においてパターニング
を施して配線層４６を構成する。
部４７の内部に加えて、その外部におけるアルミニウム
層４６１の表面側にもタングステン膜４８０からなるプ
ラグ電極形成用導電性膜をＣＶＤ法などにより全面に形
成して、接続孔４５の内部をタングステン膜４８０で埋
め込む。つぎに、タングステン膜４８０の表面からエッ
チバックを行って、凹部４８の内部にのみプラグ電極４
８を残す（プラグ電極形成工程）。なお、アルミニウム
層４６１に対しては、所定の工程においてパターニング
を施して配線層４６を構成する。
【００４５】以上のとおり、本例においても、付きまわ
りが低いアルミニウム層による配線層４６の形成工程を
先に行い、付きまわりの良好なタングステン膜を後工程
で形成するので、半導体装置４１に配線層４６の欠損部
が残ることがない。
りが低いアルミニウム層による配線層４６の形成工程を
先に行い、付きまわりの良好なタングステン膜を後工程
で形成するので、半導体装置４１に配線層４６の欠損部
が残ることがない。
【００４６】〔実施例４〕図９は本発明の実施例４に係
る半導体装置の要部を示す断面図である。すなわち、本
例の半導体装置５１においては、ｐ型のシリコンからな
る基板５２の表面に、深さが約０．１μｍの被配線接続
領域としてのｎ型の拡散層５３が形成されており、この
拡散層５３の表面側には厚さが０．３〜０．５μｍのシ
リコン酸化膜などからなる層間絶縁膜５４が形成されて
いる。また、層間絶縁膜５４には拡散層５３の形成領域
に対応して直径が約０．５μｍの接続孔５５が形成され
ている。ここで、接続孔５５は、層間絶縁膜５４の表面
に形成された厚さが約０．５μｍのアルミニウム層から
なる配線層５６の表面側から、配線層５６および層間絶
縁膜５４が一括して拡散層５３の表面にまで開口された
ものであるため、接続孔５５の底面側から配線層５６の
表面までには凹部５７が形成された状態にある。従っ
て、凹部５７の内部には配線層５６が形成されておら
ず、タングステン膜からなるプラグ電極５８で埋め込み
してある。このため、接続孔５５の内部で、配線層５６
はプラグ電極５８を介して拡散層５３に導電接続してい
る。また、プラグ電極５８と配線層５６によって構成さ
れる半導体装置５１の表面形状は平坦になっている。こ
こで、プラグ電極５８としては、タングステン膜の他
に、窒化チタン膜または多結晶シリコン膜などを利用で
きる。また、凹部５７の内部に対して、この接続孔５５
の深さに比して２倍以上厚い導電体層、たとえば、１μ
ｍ程度のニッケルメッキ層や蒸着金属膜などを形成した
後に、エッチバックにより凹部５７の内部にのみプラグ
電極５８を残すこともできる。
る半導体装置の要部を示す断面図である。すなわち、本
例の半導体装置５１においては、ｐ型のシリコンからな
る基板５２の表面に、深さが約０．１μｍの被配線接続
領域としてのｎ型の拡散層５３が形成されており、この
拡散層５３の表面側には厚さが０．３〜０．５μｍのシ
リコン酸化膜などからなる層間絶縁膜５４が形成されて
いる。また、層間絶縁膜５４には拡散層５３の形成領域
に対応して直径が約０．５μｍの接続孔５５が形成され
ている。ここで、接続孔５５は、層間絶縁膜５４の表面
に形成された厚さが約０．５μｍのアルミニウム層から
なる配線層５６の表面側から、配線層５６および層間絶
縁膜５４が一括して拡散層５３の表面にまで開口された
ものであるため、接続孔５５の底面側から配線層５６の
表面までには凹部５７が形成された状態にある。従っ
て、凹部５７の内部には配線層５６が形成されておら
ず、タングステン膜からなるプラグ電極５８で埋め込み
してある。このため、接続孔５５の内部で、配線層５６
はプラグ電極５８を介して拡散層５３に導電接続してい
る。また、プラグ電極５８と配線層５６によって構成さ
れる半導体装置５１の表面形状は平坦になっている。こ
こで、プラグ電極５８としては、タングステン膜の他
に、窒化チタン膜または多結晶シリコン膜などを利用で
きる。また、凹部５７の内部に対して、この接続孔５５
の深さに比して２倍以上厚い導電体層、たとえば、１μ
ｍ程度のニッケルメッキ層や蒸着金属膜などを形成した
後に、エッチバックにより凹部５７の内部にのみプラグ
電極５８を残すこともできる。
【００４７】このような構成の半導体装置５１におい
て、配線層５６は凹部５８の内部に埋め込みされたプラ
グ電極５８の側面部を介して配線層５６に導電接続して
いるため、接続孔５５の径、すなわち、凹部５７の径が
小さい場合であっても、プラグ電極５８と配線層５６と
の接触面積が広い。すなわち、実施例３と同様に、接続
孔５５の半径をｒ、配線層５６の膜厚をｔとすると、図
１４（ｂ）に示す従来の半導体装置のように、接続孔の
内部に埋め込みされたプラグ電極が、その上端面で配線
層に接触している構造では、その接触面積はπｒ2 で表
されるのに対し、本例のように、プラグ電極５８がその
側面部で配線層５６に接触している構造では、その接触
面積は２πｒｔで表される。従って、本例の構造の接触
面積が従来構造の接触面積に比して広い条件は、２πｒ
ｔ＞πｒ2 で表され、２ｔ＞ｒの条件式が成り立つ範囲
である。すなわち、接続孔５５の内径が配線層の膜厚ｔ
の４倍以下にまで微細化されるほど、本例の配線構造の
方がプラグ電極５８と配線層５６との接触面積を広く確
保できる。それ故、本例の半導体装置５１においては、
その配線層５６の配線パターンがサブミクロンオーダー
にまで微細化されて、接続孔５５のサイズが小さくなっ
ても、接続抵抗を小さいレベルに維持できる。
て、配線層５６は凹部５８の内部に埋め込みされたプラ
グ電極５８の側面部を介して配線層５６に導電接続して
いるため、接続孔５５の径、すなわち、凹部５７の径が
小さい場合であっても、プラグ電極５８と配線層５６と
の接触面積が広い。すなわち、実施例３と同様に、接続
孔５５の半径をｒ、配線層５６の膜厚をｔとすると、図
１４（ｂ）に示す従来の半導体装置のように、接続孔の
内部に埋め込みされたプラグ電極が、その上端面で配線
層に接触している構造では、その接触面積はπｒ2 で表
されるのに対し、本例のように、プラグ電極５８がその
側面部で配線層５６に接触している構造では、その接触
面積は２πｒｔで表される。従って、本例の構造の接触
面積が従来構造の接触面積に比して広い条件は、２πｒ
ｔ＞πｒ2 で表され、２ｔ＞ｒの条件式が成り立つ範囲
である。すなわち、接続孔５５の内径が配線層の膜厚ｔ
の４倍以下にまで微細化されるほど、本例の配線構造の
方がプラグ電極５８と配線層５６との接触面積を広く確
保できる。それ故、本例の半導体装置５１においては、
その配線層５６の配線パターンがサブミクロンオーダー
にまで微細化されて、接続孔５５のサイズが小さくなっ
ても、接続抵抗を小さいレベルに維持できる。
【００４８】また、接続孔５５の内部において、凹部５
７はタングステン膜のように凹部５７の内周面に対する
カバレージが良好なプラグ電極５８で完全に埋め込まれ
て、その内部に欠損部がない。このため、接続孔５５の
内部などでの断線などが発生しないので、半導体装置５
１の信頼性が向上する。しかも、拡散層５３に対する接
続抵抗および接続孔５７の内部における配線抵抗が小さ
い。さらに、プラグ電極５８と配線層５６によって構成
される半導体装置５１の表面形状は平坦になっているた
め、多層配線構造を構成するにあたって、接続孔５５の
上方位置を他の配線層が交差する構造、または、接続孔
５５の上方位置に上層側の絶縁膜の接続孔を形成した構
造などを採用しても、信頼性が低下しないので、高密度
配線構造を設計するにあたって自由度が高い。
７はタングステン膜のように凹部５７の内周面に対する
カバレージが良好なプラグ電極５８で完全に埋め込まれ
て、その内部に欠損部がない。このため、接続孔５５の
内部などでの断線などが発生しないので、半導体装置５
１の信頼性が向上する。しかも、拡散層５３に対する接
続抵抗および接続孔５７の内部における配線抵抗が小さ
い。さらに、プラグ電極５８と配線層５６によって構成
される半導体装置５１の表面形状は平坦になっているた
め、多層配線構造を構成するにあたって、接続孔５５の
上方位置を他の配線層が交差する構造、または、接続孔
５５の上方位置に上層側の絶縁膜の接続孔を形成した構
造などを採用しても、信頼性が低下しないので、高密度
配線構造を設計するにあたって自由度が高い。
【００４９】また、図１０に示すように、基板５２の表
面側に層間絶縁膜５４および配線層５６を積層してお
き、この状態でゲートアレイやＲＯＭの半完成品５１ａ
として利用できる。すなわち、半完成品５１ａの状態か
ら、顧客のニーズなどに応じて、所定のパターンをもっ
て、配線層５６の表面側から凹部５７を形成した後に、
各凹部５７をプラグ電極５８で埋め込みすることによっ
て、基板５２の側に拡散層５３と配線層５６とを配線接
続して、所定の情報を記録したゲートアレイやＲＯＭを
短期間で製造することができる。
面側に層間絶縁膜５４および配線層５６を積層してお
き、この状態でゲートアレイやＲＯＭの半完成品５１ａ
として利用できる。すなわち、半完成品５１ａの状態か
ら、顧客のニーズなどに応じて、所定のパターンをもっ
て、配線層５６の表面側から凹部５７を形成した後に、
各凹部５７をプラグ電極５８で埋め込みすることによっ
て、基板５２の側に拡散層５３と配線層５６とを配線接
続して、所定の情報を記録したゲートアレイやＲＯＭを
短期間で製造することができる。
【００５０】このような構成の半導体装置５１は、たと
えば、以下の製造方法によって製造することができる。
えば、以下の製造方法によって製造することができる。
【００５１】まず、図１０に示すように、深さが約０．
１μｍの拡散層からなる拡散層５３が形成された基板５
２の表面側に厚さが０．３〜０．５μｍのシリコン酸化
膜などからなる層間絶縁膜５４を形成する（絶縁膜形成
工程）。
１μｍの拡散層からなる拡散層５３が形成された基板５
２の表面側に厚さが０．３〜０．５μｍのシリコン酸化
膜などからなる層間絶縁膜５４を形成する（絶縁膜形成
工程）。
【００５２】つぎに、層間絶縁膜５４の表面側に配線層
５６を形成するための約０．５μｍのアルミニウム層５
６１を蒸着する（配線層形成用導電体膜形成工程）。こ
の状態で、ゲートアレイやＲＯＭを製造すべき半完成品
５１ａとして利用してもよい。
５６を形成するための約０．５μｍのアルミニウム層５
６１を蒸着する（配線層形成用導電体膜形成工程）。こ
の状態で、ゲートアレイやＲＯＭを製造すべき半完成品
５１ａとして利用してもよい。
【００５３】つぎに、図１１（ａ）に示すように、配線
層５６の表面側に所定のマスクパターンを有するマスク
層を形成した状態でエッチングを施し、配線層５４およ
び層間絶縁膜５４を開口して凹部５７（接続孔５５）を
形成する（接続孔形成工程）。
層５６の表面側に所定のマスクパターンを有するマスク
層を形成した状態でエッチングを施し、配線層５４およ
び層間絶縁膜５４を開口して凹部５７（接続孔５５）を
形成する（接続孔形成工程）。
【００５４】つぎに、マスク層を除去した後に、図１１
（ｂ）に示すように、アルミニウム層５６１の表面側か
ら、凹部５７の内部に加えて、その外部におけるアルミ
ニウム層５６１の表面にもタングステン膜５８１を形成
する（プラグ電極形成工程）。
（ｂ）に示すように、アルミニウム層５６１の表面側か
ら、凹部５７の内部に加えて、その外部におけるアルミ
ニウム層５６１の表面にもタングステン膜５８１を形成
する（プラグ電極形成工程）。
【００５５】しかる後に、タングステン膜５８１の表面
側からエッチバックを行い、図９に示すように、凹部５
７の内部にのみタングテン膜を残してプラグ電極５８を
形成する。なお、所定の工程において、アルミニウム層
５６１に対してパターニングを施して配線層５６を形成
する。ここで、プラグ電極５８としては、凹部５７の深
さに比して厚い導電体層、たとえば、１μｍ程度のニッ
ケルメッキ層や蒸着金属膜を形成しておき、そのうち、
接続孔５５の外部の不要部分をエッチバックして除去し
てもよい。また、凹部５７の内部に対して、選択ＣＶＤ
法（化学蒸着法）によりタングステン膜，窒化チタン膜
または多結晶シリコン膜などを選択的に形成する方法も
採用することができる。それ以外にも、接続孔５５の底
面側に薄いニッケル層をめっきにより形成した後に、融
点が４００℃ないし６００℃のはんだのじゃぶ漬けめっ
きなどによって、凹部５７の内部にプラグ電極５８を選
択的に形成することもできる。
側からエッチバックを行い、図９に示すように、凹部５
７の内部にのみタングテン膜を残してプラグ電極５８を
形成する。なお、所定の工程において、アルミニウム層
５６１に対してパターニングを施して配線層５６を形成
する。ここで、プラグ電極５８としては、凹部５７の深
さに比して厚い導電体層、たとえば、１μｍ程度のニッ
ケルメッキ層や蒸着金属膜を形成しておき、そのうち、
接続孔５５の外部の不要部分をエッチバックして除去し
てもよい。また、凹部５７の内部に対して、選択ＣＶＤ
法（化学蒸着法）によりタングステン膜，窒化チタン膜
または多結晶シリコン膜などを選択的に形成する方法も
採用することができる。それ以外にも、接続孔５５の底
面側に薄いニッケル層をめっきにより形成した後に、融
点が４００℃ないし６００℃のはんだのじゃぶ漬けめっ
きなどによって、凹部５７の内部にプラグ電極５８を選
択的に形成することもできる。
【００５６】以上のとおり、本例においても、付きまわ
りが低いアルミニウム層５６１を層間絶縁膜５４の平坦
な表面に形成し、その後工程において、付きまわりの良
好なタングステン膜でアルミニウム層５６１と拡散層５
３とを導電接続するので、半導体装置５１に配線層５６
の欠損部が残ることがない。
りが低いアルミニウム層５６１を層間絶縁膜５４の平坦
な表面に形成し、その後工程において、付きまわりの良
好なタングステン膜でアルミニウム層５６１と拡散層５
３とを導電接続するので、半導体装置５１に配線層５６
の欠損部が残ることがない。
【００５７】〔実施例５〕図１２は本発明の実施例５に
係る半導体装置の要部を示す断面図である。図におい
て、本例の半導体装置７１の構成は、図９に示した実施
例４に係る半導体装置の構成と同様であるため、各部位
の詳細な説明は省略するが、基板７２の表面に形成され
た深さが約０．１μｍの被配線接続領域としての拡散層
７３の表面側には厚さが約１．０μｍのシリコン酸化膜
などからなる層間絶縁膜７４が形成され、この層間絶縁
膜７４には拡散層７３の形成領域に対応して直径が約
１．０μｍの接続孔７５が形成されている。ここで、接
続孔７５は、層間絶縁膜７４の表面に形成された厚さが
約１．０μｍのアルミニウム層からなる配線層７６にフ
ォト・エッチングにより形成された開口部を利用しての
自己整合的に形成されたものであるため、配線層７６の
開口部および接続孔７５で構成されて接続孔７５の底面
側から配線層７６の表面にまで至る凹部７７の内部には
配線層７６が形成されておらず、凹部７７はタングステ
ン膜からなるプラグ電極７８で埋め込みしてある。従っ
て、配線層７６はプラグ電極７８を介して拡散層７３に
導電接続している。また、プラグ電極７８と配線層７６
によって構成される半導体装置７１の表面形状は平坦に
なっている。
係る半導体装置の要部を示す断面図である。図におい
て、本例の半導体装置７１の構成は、図９に示した実施
例４に係る半導体装置の構成と同様であるため、各部位
の詳細な説明は省略するが、基板７２の表面に形成され
た深さが約０．１μｍの被配線接続領域としての拡散層
７３の表面側には厚さが約１．０μｍのシリコン酸化膜
などからなる層間絶縁膜７４が形成され、この層間絶縁
膜７４には拡散層７３の形成領域に対応して直径が約
１．０μｍの接続孔７５が形成されている。ここで、接
続孔７５は、層間絶縁膜７４の表面に形成された厚さが
約１．０μｍのアルミニウム層からなる配線層７６にフ
ォト・エッチングにより形成された開口部を利用しての
自己整合的に形成されたものであるため、配線層７６の
開口部および接続孔７５で構成されて接続孔７５の底面
側から配線層７６の表面にまで至る凹部７７の内部には
配線層７６が形成されておらず、凹部７７はタングステ
ン膜からなるプラグ電極７８で埋め込みしてある。従っ
て、配線層７６はプラグ電極７８を介して拡散層７３に
導電接続している。また、プラグ電極７８と配線層７６
によって構成される半導体装置７１の表面形状は平坦に
なっている。
【００５８】このような構成の半導体装置７１において
は、実施例４に係る半導体装置と同様に、配線層７６は
凹部７８の内部に埋め込みされたプラグ電極７８の側面
部を介して配線層７６に導電接続しているため、凹部７
７の径が小さい場合であっても、プラグ電極７８と配線
層７６との接触面積が広く確保されているため、接続抵
抗を低レベルに維持できる。また、接続孔７５の内部に
おいて、凹部７７はタングステン膜のようにカバレージ
が良好なプラグ電極７８で完全に埋め込まれているた
め、拡散層７３に対する接続抵抗および接続孔７７の内
部における配線抵抗が小さい。また、接続孔７５の内部
などでの断線などが発生しないので、半導体装置７１の
信頼性が向上する。さらに、プラグ電極７８と配線層７
６によって構成される半導体装置７１の表面形状は平坦
になっているため、接続孔７５の上方位置を利用して多
層配線構造を構成しても、信頼性が低下しないので、高
密度配線構造を設計するにあたって自由度が高い。ま
た、基板７２の表面側に層間絶縁膜７４および配線層７
６を予め積層しておき、顧客のニーズなどに応じて、所
定のパターンをもって、配線層７６の表面側から凹部７
７を形成した後に、各凹部７７をプラグ電極７８で埋め
込みすることによって、凹部７７の配置に対応する情報
を記録したゲートアレイやＲＯＭを短期間で製造するこ
とができる。
は、実施例４に係る半導体装置と同様に、配線層７６は
凹部７８の内部に埋め込みされたプラグ電極７８の側面
部を介して配線層７６に導電接続しているため、凹部７
７の径が小さい場合であっても、プラグ電極７８と配線
層７６との接触面積が広く確保されているため、接続抵
抗を低レベルに維持できる。また、接続孔７５の内部に
おいて、凹部７７はタングステン膜のようにカバレージ
が良好なプラグ電極７８で完全に埋め込まれているた
め、拡散層７３に対する接続抵抗および接続孔７７の内
部における配線抵抗が小さい。また、接続孔７５の内部
などでの断線などが発生しないので、半導体装置７１の
信頼性が向上する。さらに、プラグ電極７８と配線層７
６によって構成される半導体装置７１の表面形状は平坦
になっているため、接続孔７５の上方位置を利用して多
層配線構造を構成しても、信頼性が低下しないので、高
密度配線構造を設計するにあたって自由度が高い。ま
た、基板７２の表面側に層間絶縁膜７４および配線層７
６を予め積層しておき、顧客のニーズなどに応じて、所
定のパターンをもって、配線層７６の表面側から凹部７
７を形成した後に、各凹部７７をプラグ電極７８で埋め
込みすることによって、凹部７７の配置に対応する情報
を記録したゲートアレイやＲＯＭを短期間で製造するこ
とができる。
【００５９】このような構成の半導体装置７１は、たと
えば、以下の製造方法によって製造することができる。
えば、以下の製造方法によって製造することができる。
【００６０】まず、図１３（ａ）に示すように、深さが
約０．１μｍの拡散層からなる拡散層７３が形成された
基板７２の表面側に厚さが約１．０μｍのシリコン酸化
膜などからなる層間絶縁膜７４を形成する（絶縁膜形成
工程）。
約０．１μｍの拡散層からなる拡散層７３が形成された
基板７２の表面側に厚さが約１．０μｍのシリコン酸化
膜などからなる層間絶縁膜７４を形成する（絶縁膜形成
工程）。
【００６１】つぎに、層間絶縁膜７４の表面側に配線層
７６を形成するための約１．０μｍのアルミニウム層７
６１を蒸着する（配線層形成用導電体膜形成工程）。
７６を形成するための約１．０μｍのアルミニウム層７
６１を蒸着する（配線層形成用導電体膜形成工程）。
【００６２】つぎに、配線層７６の表面側に所定のマス
クパターンを有するマスク層を形成した状態でフォト・
エッチングを施し、図１３（ｂ）に示すように、アルミ
ニウム層７６１に開口部７６１ａを形成する。つぎに、
この状態ままでもよいが、マスク層を除去した場合に
は、アルミニウム層７６１をマスク層として、図１３
（ｃ）に示すように、開口部７６１ａから層間絶縁膜７
４にエッチングを施して、開口部７４ａに対して自己整
合的に接続孔７５を形成する。その結果、基板７２の表
面側には、接続孔７５の底面側からアルミニウム層７６
１の表面にまで至る凹部７７が形成される（接続孔形成
工程）。
クパターンを有するマスク層を形成した状態でフォト・
エッチングを施し、図１３（ｂ）に示すように、アルミ
ニウム層７６１に開口部７６１ａを形成する。つぎに、
この状態ままでもよいが、マスク層を除去した場合に
は、アルミニウム層７６１をマスク層として、図１３
（ｃ）に示すように、開口部７６１ａから層間絶縁膜７
４にエッチングを施して、開口部７４ａに対して自己整
合的に接続孔７５を形成する。その結果、基板７２の表
面側には、接続孔７５の底面側からアルミニウム層７６
１の表面にまで至る凹部７７が形成される（接続孔形成
工程）。
【００６３】つぎに、図１３（ｄ）に示すように、凹部
７７の内部に加えて、その外部におけるアルミニウム層
７６１の表面にもタングステン膜７８１を形成する。し
かる後に、タングステン膜７８１の表面側からエッチバ
ックを行い、図１２に示すように、凹部７７の内部にの
みタングステン膜を残してプラグ電極７８を形成する
（プラグ電極形成工程）。ここで、プラグ電極７８とし
ては、凹部７７の深さに比して厚い導電体層としてのニ
ッケルメッキ層や蒸着金属膜を形成しておき、そのう
ち、凹部７７の外部の不要部分をエッチバックしてもよ
い。また、凹部７７の内部に対して、選択ＣＶＤ法（化
学蒸着法）によりタングステン膜，窒化チタン膜または
多結晶シリコン膜などを形成する方法も採用することが
できる。それ以外にも、接続孔７５の底面側に薄いニッ
ケル層をめっきにより形成した後に、融点が４００℃な
いし６００℃の錫やはんだのじゃぶ漬けめっきなどによ
ってプラグ電極を選択的に形成することもできる。
７７の内部に加えて、その外部におけるアルミニウム層
７６１の表面にもタングステン膜７８１を形成する。し
かる後に、タングステン膜７８１の表面側からエッチバ
ックを行い、図１２に示すように、凹部７７の内部にの
みタングステン膜を残してプラグ電極７８を形成する
（プラグ電極形成工程）。ここで、プラグ電極７８とし
ては、凹部７７の深さに比して厚い導電体層としてのニ
ッケルメッキ層や蒸着金属膜を形成しておき、そのう
ち、凹部７７の外部の不要部分をエッチバックしてもよ
い。また、凹部７７の内部に対して、選択ＣＶＤ法（化
学蒸着法）によりタングステン膜，窒化チタン膜または
多結晶シリコン膜などを形成する方法も採用することが
できる。それ以外にも、接続孔７５の底面側に薄いニッ
ケル層をめっきにより形成した後に、融点が４００℃な
いし６００℃の錫やはんだのじゃぶ漬けめっきなどによ
ってプラグ電極を選択的に形成することもできる。
【００６４】なお、配線層が導電接続すべき被配線接続
領域としては、上記の実施例のように、基板側の拡散層
に限定されるものではなく、多層配線を構成する下層側
の配線層が被配線接続領域であってもよい。また、プラ
グ電極の構成材料に関し、それを構成する材料は単一組
成のものの他に、複数の材料から構成されていてもよ
い。また、拡散層などを被配線接続領域とする場合に、
その表面にシリサイド化合物などを介在させた状態で配
線層やプラグ電極が導電接続していてもよい。
領域としては、上記の実施例のように、基板側の拡散層
に限定されるものではなく、多層配線を構成する下層側
の配線層が被配線接続領域であってもよい。また、プラ
グ電極の構成材料に関し、それを構成する材料は単一組
成のものの他に、複数の材料から構成されていてもよ
い。また、拡散層などを被配線接続領域とする場合に、
その表面にシリサイド化合物などを介在させた状態で配
線層やプラグ電極が導電接続していてもよい。
【００６５】
【発明の効果】以上説明したように、本発明において
は、基板の表面側の被配線接続領域に対して、その表面
側に形成された層間絶縁膜の接続孔を介して配線層が導
電接続する半導体装置であって、接続孔の底面側から配
線層の表面にまで至る凹部を導電性のプラグ電極によっ
て埋め込みすることに特徴を有している。従って、本発
明によれば、配線層のパターンがサブミクロンオーダー
にまで微細化されて、接続孔のサイズが小さくなって
も、凹部の内部はプラグ電極によって確実に埋め込みさ
れ、しかも、プラグ電極はその側面部を介して配線層に
広い接触面積をもって導電接続しているので、配線層と
被配線接続領域とは確実に導電接続する。従って、半導
体装置の電気的特性および信頼性が向上する。たとえ
ば、凹部が接続孔の内部における配線層の欠損部の場合
には、その欠損部に起因する配線抵抗および接続抵抗の
低減が可能である。
は、基板の表面側の被配線接続領域に対して、その表面
側に形成された層間絶縁膜の接続孔を介して配線層が導
電接続する半導体装置であって、接続孔の底面側から配
線層の表面にまで至る凹部を導電性のプラグ電極によっ
て埋め込みすることに特徴を有している。従って、本発
明によれば、配線層のパターンがサブミクロンオーダー
にまで微細化されて、接続孔のサイズが小さくなって
も、凹部の内部はプラグ電極によって確実に埋め込みさ
れ、しかも、プラグ電極はその側面部を介して配線層に
広い接触面積をもって導電接続しているので、配線層と
被配線接続領域とは確実に導電接続する。従って、半導
体装置の電気的特性および信頼性が向上する。たとえ
ば、凹部が接続孔の内部における配線層の欠損部の場合
には、その欠損部に起因する配線抵抗および接続抵抗の
低減が可能である。
【００６６】また、配線層が接続孔の外部の層間絶縁膜
の表面に形成された状態から、配線層と被配線接続領域
とを凹部の内部のプラグ電極を介して導電接続する場合
には、凹部の形成パターンに対応して情報を記録できる
ので、凹部を形成前の状態のものをゲートアレイやＲＯ
Ｍの半完成品として利用し、それらの製造に要する期間
を短縮することもできる。
の表面に形成された状態から、配線層と被配線接続領域
とを凹部の内部のプラグ電極を介して導電接続する場合
には、凹部の形成パターンに対応して情報を記録できる
ので、凹部を形成前の状態のものをゲートアレイやＲＯ
Ｍの半完成品として利用し、それらの製造に要する期間
を短縮することもできる。
【００６７】さらに、プラグ電極を接続孔の内部から配
線層の表面上にまで延設して、その延設部分を配線層に
対する冗長配線層とした場合には、配線層自身の電気的
特性および信頼性を向上することができる。
線層の表面上にまで延設して、その延設部分を配線層に
対する冗長配線層とした場合には、配線層自身の電気的
特性および信頼性を向上することができる。
【図１】本発明の実施例１に係る半導体装置の要部を示
す概略断面図である。
す概略断面図である。
【図２】本発明の実施例１に係る半導体装置の接続孔内
部の配線層の形成状態を示す概略断面図である。
部の配線層の形成状態を示す概略断面図である。
【図３】本発明の実施例１に係る半導体装置に形成した
多層配線構造の要部を示す概略断面図である。
多層配線構造の要部を示す概略断面図である。
【図４】（ａ）は本発明の実施例１に係る半導体装置に
形成した別の多層配線構造の要部を示す概略断面図であ
り、（ｂ）はその概略平面図である。
形成した別の多層配線構造の要部を示す概略断面図であ
り、（ｂ）はその概略平面図である。
【図５】（ａ），（ｂ）は本発明の実施例１に係る半導
体装置の製造方法の一部を示す工程断面図である。
体装置の製造方法の一部を示す工程断面図である。
【図６】本発明の実施例２に係る半導体装置の要部を示
す概略断面図である。
す概略断面図である。
【図７】（ａ）ないし（ｃ）は本発明の実施例２に係る
半導体装置の製造方法の一部を示す工程断面図である。
半導体装置の製造方法の一部を示す工程断面図である。
【図８】（ａ）ないし（ｄ）は本発明の実施例３に係る
半導体装置の製造方法の一部を示す工程断面図である。
半導体装置の製造方法の一部を示す工程断面図である。
【図９】本発明の実施例４に係る半導体装置の要部を示
す概略断面図である。
す概略断面図である。
【図１０】本発明の実施例４に係る半導体装置を利用し
たゲートアレイおよびＲＯＭの半完成品の要部を示す概
略断面図である。
たゲートアレイおよびＲＯＭの半完成品の要部を示す概
略断面図である。
【図１１】（ａ），（ｂ）は本発明の実施例４に係る半
導体装置の製造方法の一部を示す工程断面図である。
導体装置の製造方法の一部を示す工程断面図である。
【図１２】本発明の実施例５に係る半導体装置の要部を
示す概略断面図である。
示す概略断面図である。
【図１３】（ａ）ないし（ｄ）は本発明の実施例５に係
る半導体装置の製造方法の一部を示す工程断面図であ
る。
る半導体装置の製造方法の一部を示す工程断面図であ
る。
【図１４】（ａ）は従来の半導体装置の概略断面図であ
り、（ｂ）は別の従来の半導体装置の概略断面図であ
る。
り、（ｂ）は別の従来の半導体装置の概略断面図であ
る。
１１，３１，４１，５１，７１・・・半導体装置 １２，３２，４２，５２，７２，９１・・・基板 １３，３３，４３，５３，７３，９２・・・拡散層（被
配線接続領域） １４，３４，４４，５４，７４・・・層間絶縁膜 １５，３５，４５，５５，７５，９４・・・接続孔 １６，３６，４６，５６，７６，９５，９７・・・配線
層 １７，３７，４７，５７，７７・・・凹部 １８，３８，４８，５８，７８，９６・・・プラグ電極 ３８ａ・・・延設部分
配線接続領域） １４，３４，４４，５４，７４・・・層間絶縁膜 １５，３５，４５，５５，７５，９４・・・接続孔 １６，３６，４６，５６，７６，９５，９７・・・配線
層 １７，３７，４７，５７，７７・・・凹部 １８，３８，４８，５８，７８，９６・・・プラグ電極 ３８ａ・・・延設部分
Claims (12)
- 【請求項１】 基板の表面側の被配線接続領域に対し
て、その表面側に形成された層間絶縁膜の接続孔を介し
て配線層が導電接続する半導体装置において、前記接続
孔の底面側から前記配線層の表面にまで至る凹部は導電
性のプラグ電極によって埋め込みされていることを特徴
とする半導体装置。 - 【請求項２】 請求項１において、前記凹部は前記基板
の表面側に形成された前記配線層の前記接続孔の内部に
おける欠損部を含むことを特徴とする半導体装置。 - 【請求項３】 請求項１において、前記凹部は、前記配
線層が前記接続孔の外部の前記層間絶縁膜の表面のみに
在ることによって生じ、前記配線層は前記プラグ電極を
介して前記被配線接続領域に導電接続していることを特
徴とする半導体装置。 - 【請求項４】 請求項１ないし請求項３のいずれかの項
において、前記配線層の厚さは前記接続孔の内径の約１
／４倍以上であることを特徴とする半導体装置。 - 【請求項５】 請求項１ないし請求項４のいずれかの項
において、前記プラグ電極は、前記凹部の内部から前記
配線層の表面上にまで延設されて、その延設部分が前記
配線層に対する冗長配線層になっていることを特徴とす
る半導体装置。 - 【請求項６】 請求項１ないし請求項５のいずれかの項
において、前記プラグ電極は、前記配線層の融点に比較
して低い融点の金属および合金のうちのいずれかの材料
からなることを特徴とする半導体装置。 - 【請求項７】 基板の表面側の被配線接続領域の表面側
に層間絶縁膜を形成する層間絶縁膜形成工程と、この層
間絶縁膜の表面から前記被配線接続領域の表面に至る接
続孔を形成して前記被配線接続領域の表面を窓開けする
接続孔形成工程と、この層間絶縁膜の表面側に配線層形
成用導電体膜を形成する配線層形成用導電体膜形成工程
と、前記接続孔の底面側から前記配線層形成用導電体膜
の表面にまで至る凹部の内部に対してプラグ電極形成用
導電体膜を形成して前記凹部を導電性のプラグ電極で埋
め込みするプラグ電極形成工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項８】 基板の表面側の被配線接続領域の表面側
に層間絶縁膜を形成する層間絶縁膜形成工程と、この層
間絶縁膜の表面側に配線層形成用導電体膜を形成する配
線層形成用導電体膜形成工程と、この配線層形成用導電
体膜の表面側から開口して前記層間絶縁膜に接続孔を形
成して前記被配線接続領域の表面を窓開けする接続孔形
成工程と、前記接続孔の底面側から前記配線層形成用導
電体膜の表面にまで至る凹部の内部に対してプラグ電極
形成用導電体膜を形成して前記凹部を導電性のプラグ電
極で埋め込みするプラグ電極形成工程と、を有すること
を特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８において、前記接続孔形成工程
では、前記配線層形成用導電体膜の表面側から前記層間
絶縁膜の表面に至る開口部を形成した後に、前記配線層
形成用導電体膜をマスク層として前記開口部から前記層
間絶縁膜に対してエッチングを施して前記接続孔を形成
することを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項７ないし請求項９のいずれかの
項において、前記プラグ電極形成工程では、前記凹部の
内部に対してのみ選択的に前記プラグ電極形成用導電体
膜を形成して前記プラグ電極を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 請求項７ないし請求項９のいずれかの
項において、前記プラグ電極形成工程では、前記凹部の
内部に加えて、その外部における前記配線層形成用導電
体膜の表面にも前記プラグ電極形成用導電体膜を形成
し、その後に、前記プラグ電極形成用導電体膜の表面側
からエッチバックを行い、前記凹部の内部にのみ前記プ
ラグ電極形成用導電体膜を残して前記プラグ電極を形成
することを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項７ないし請求項９のいずれかの
項において、前記プラグ電極形成工程では、前記凹部の
内部に加えて、その外部における前記配線層形成用導電
体膜の表面にも前記プラグ電極形成用導電体膜を形成
し、その後に、前記凹部の内部および配線パターンに対
応する領域の前記プラグ電極形成用導電体層を残して前
記プラグ電極および冗長配線層を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4120209A JPH05160067A (ja) | 1991-07-23 | 1992-05-13 | 半導体装置およびその製造方法 |
| KR1019920012935A KR100274407B1 (ko) | 1991-07-23 | 1992-07-21 | 반도체장치 및 그 제조방법 |
| US07/918,295 US5327011A (en) | 1991-07-23 | 1992-07-22 | Semiconductor device with enhanced via or contact hole connection between an interconnect layer and a connecting region |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-182132 | 1991-07-23 | ||
| JP18213291 | 1991-07-23 | ||
| JP4120209A JPH05160067A (ja) | 1991-07-23 | 1992-05-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160067A true JPH05160067A (ja) | 1993-06-25 |
Family
ID=26457824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4120209A Pending JPH05160067A (ja) | 1991-07-23 | 1992-05-13 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5327011A (ja) |
| JP (1) | JPH05160067A (ja) |
| KR (1) | KR100274407B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261897B1 (en) | 1998-05-13 | 2001-07-17 | Nec Corporation | Method of manufacturing a semiconductor device |
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
| US5471093A (en) * | 1994-10-28 | 1995-11-28 | Advanced Micro Devices, Inc. | Pseudo-low dielectric constant technology |
| KR100213603B1 (ko) * | 1994-12-28 | 1999-08-02 | 가나이 쯔또무 | 전자회로기판의 배선수정방법 및 그 장치와 전자회로기판 |
| US5599739A (en) * | 1994-12-30 | 1997-02-04 | Lucent Technologies Inc. | Barrier layer treatments for tungsten plug |
| US5489552A (en) * | 1994-12-30 | 1996-02-06 | At&T Corp. | Multiple layer tungsten deposition process |
| US5851923A (en) * | 1996-01-18 | 1998-12-22 | Micron Technology, Inc. | Integrated circuit and method for forming and integrated circuit |
| US6013574A (en) * | 1996-01-30 | 2000-01-11 | Advanced Micro Devices, Inc. | Method of forming low resistance contact structures in vias arranged between two levels of interconnect lines |
| US5693561A (en) * | 1996-05-14 | 1997-12-02 | Lucent Technologies Inc. | Method of integrated circuit fabrication including a step of depositing tungsten |
| JPH10150037A (ja) * | 1996-11-18 | 1998-06-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6016011A (en) * | 1999-04-27 | 2000-01-18 | Hewlett-Packard Company | Method and apparatus for a dual-inlaid damascene contact to sensor |
| US20030073304A1 (en) * | 2001-10-16 | 2003-04-17 | Applied Materials, Inc. | Selective tungsten stud as copper diffusion barrier to silicon contact |
| JP4221214B2 (ja) * | 2002-11-28 | 2009-02-12 | 株式会社東芝 | 半導体装置の製造方法 |
| TWI422486B (zh) * | 2007-10-05 | 2014-01-11 | Eternal Chemical Co Ltd | 具有強化構造之光學薄片 |
| US20090148594A1 (en) * | 2007-08-15 | 2009-06-11 | Tessera, Inc. | Interconnection element with plated posts formed on mandrel |
| KR101908358B1 (ko) * | 2011-05-24 | 2018-12-11 | 삼성전자주식회사 | 금속 플러그를 갖는 반도체 소자 및 그 형성 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110762A (en) * | 1988-07-07 | 1992-05-05 | Kabushiki Kaisha Toshiba | Manufacturing a wiring formed inside a semiconductor device |
| US5117276A (en) * | 1989-08-14 | 1992-05-26 | Fairchild Camera And Instrument Corp. | High performance interconnect system for an integrated circuit |
| US5243220A (en) * | 1990-03-23 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device having miniaturized contact electrode and wiring structure |
-
1992
- 1992-05-13 JP JP4120209A patent/JPH05160067A/ja active Pending
- 1992-07-21 KR KR1019920012935A patent/KR100274407B1/ko not_active IP Right Cessation
- 1992-07-22 US US07/918,295 patent/US5327011A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
| US7232720B2 (en) | 1997-07-16 | 2007-06-19 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US7422942B2 (en) | 1997-07-16 | 2008-09-09 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US6261897B1 (en) | 1998-05-13 | 2001-07-17 | Nec Corporation | Method of manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5327011A (en) | 1994-07-05 |
| KR930003260A (ko) | 1993-02-24 |
| KR100274407B1 (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6448649B1 (en) | Multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect | |
| KR100424024B1 (ko) | 텅스텐/알루미늄층을사용하는집적회로내부배선및그제조방법 | |
| US6162686A (en) | Method for forming a fuse in integrated circuit application | |
| JPH05160067A (ja) | 半導体装置およびその製造方法 | |
| US6294835B1 (en) | Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof | |
| JPH1117011A (ja) | ヒューズを有する半導体集積回路及びその製造方法 | |
| JP2001217242A (ja) | 半導体装置およびその製造方法 | |
| US6399477B2 (en) | Semiconductor devices and methods for manufacturing semiconductor devices | |
| JP3101248B2 (ja) | 金属−金属キャパシタを集積回路に組み込むための方法 | |
| JP3415387B2 (ja) | 半導体装置およびその製造方法 | |
| KR20010094954A (ko) | 반도체 디바이스내 캐패시터 및 이의 제조 방법 | |
| JP3450038B2 (ja) | 半導体装置及びその製造方法 | |
| US5913143A (en) | Method of making a multilayer interconnection of semiconductor device using plug | |
| JPH06163702A (ja) | プログラム可能コンタクト構成体及び方法 | |
| JP3337758B2 (ja) | 半導体装置の製造方法 | |
| KR100462759B1 (ko) | 확산 장벽층을 갖는 금속 배선 및 그 제조 방법 | |
| JP2000182989A (ja) | 半導体装置 | |
| JPH0955476A (ja) | 半導体装置 | |
| JP2001028397A (ja) | 半導体装置およびその製造方法 | |
| JPH0786209A (ja) | 半導体装置の製造方法 | |
| JPH0831940A (ja) | 半導体装置およびその製造方法 | |
| JP3391447B2 (ja) | 半導体装置の製造方法 | |
| JPH08203899A (ja) | 半導体装置の製造方法 | |
| JPH05304216A (ja) | 半導体装置 | |
| JPH11135629A (ja) | 半導体デバイスの配線構造並びにその形成方法 |