JPH05159043A - カラー画像処理装置 - Google Patents
カラー画像処理装置Info
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- JPH05159043A JPH05159043A JP3350337A JP35033791A JPH05159043A JP H05159043 A JPH05159043 A JP H05159043A JP 3350337 A JP3350337 A JP 3350337A JP 35033791 A JP35033791 A JP 35033791A JP H05159043 A JPH05159043 A JP H05159043A
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Abstract
(57)【要約】
【目的】 カラー画像およびオーバーレイ画像を同一処
理、並列処理し、画像処理の安定した同期をとることが
でき、かつその高速化を図る。 【構成】 カラー画像（Ｒ，Ｇ，Ｂプレーン）の各構成
要素をそれぞれ並列に画像処理し、同カラー画像に描画
するオーバーレイ画像（文字、図形）を画像処理する同
一アーキテクチャの第１乃至第４の画像処理プロセッサ
１，２，３，４と、この第１乃至第４の画像処理プロセ
ッサ１，２，３，４に制御プログラム、制御テーブル
（共通領域を含む）およびＩ／Ｏレジスタ（共通領域を
含む）をダウンロードし、それらを制御、管理するホス
トプロセッサ１４と、上記ダウンロードした制御プログ
ラム、制御テーブルおよびＩ／Ｏレジスタをそれぞれ記
憶する第１乃至第４のシステムメモリ部１６，１７，１
８，１９と、上記カラー画像およびオーバーレイ画像の
処理に用いる同一構造の第１乃至第４の画像メモリ７，
８，９，１２と備えている。これにより、上記各画像処
理プロセッサの安定した同期処理、並列処理による画像
処理の高速化が可能である。
理、並列処理し、画像処理の安定した同期をとることが
でき、かつその高速化を図る。 【構成】 カラー画像（Ｒ，Ｇ，Ｂプレーン）の各構成
要素をそれぞれ並列に画像処理し、同カラー画像に描画
するオーバーレイ画像（文字、図形）を画像処理する同
一アーキテクチャの第１乃至第４の画像処理プロセッサ
１，２，３，４と、この第１乃至第４の画像処理プロセ
ッサ１，２，３，４に制御プログラム、制御テーブル
（共通領域を含む）およびＩ／Ｏレジスタ（共通領域を
含む）をダウンロードし、それらを制御、管理するホス
トプロセッサ１４と、上記ダウンロードした制御プログ
ラム、制御テーブルおよびＩ／Ｏレジスタをそれぞれ記
憶する第１乃至第４のシステムメモリ部１６，１７，１
８，１９と、上記カラー画像およびオーバーレイ画像の
処理に用いる同一構造の第１乃至第４の画像メモリ７，
８，９，１２と備えている。これにより、上記各画像処
理プロセッサの安定した同期処理、並列処理による画像
処理の高速化が可能である。
Description
【０００１】
【産業上の利用分野】この発明は、カラー画像（静止
画）を加工処理し、あるいは画像の切り替え等のために
同カラー画像を処理し、同時にその結果を表示すること
を必要とする静止画ファイルシステムや一般的な画像処
理に用いるカラー画像処理装置に関するものである。
画）を加工処理し、あるいは画像の切り替え等のために
同カラー画像を処理し、同時にその結果を表示すること
を必要とする静止画ファイルシステムや一般的な画像処
理に用いるカラー画像処理装置に関するものである。
【０００２】
【従来例】一般に、カラー自然画像の情報量が多く、そ
の画像処理には時間がかかるために、高速の画像プロセ
ッサを用いたり、並列に一定の単位の画像の処理をしな
がら、必要な段階で他のプロセッサとの間でデータを授
受することによって、全体として処理を行うことによっ
て、上記画像処理の高速化を図っている。
の画像処理には時間がかかるために、高速の画像プロセ
ッサを用いたり、並列に一定の単位の画像の処理をしな
がら、必要な段階で他のプロセッサとの間でデータを授
受することによって、全体として処理を行うことによっ
て、上記画像処理の高速化を図っている。
【０００３】
【発明が解決しようとする課題】ところで、上記前者の
画像処理においては、例えば非ノイマン型のデータフロ
ー型プロセッサで高速化を図ることが考えられ、後者と
しては並列型の画像プロセッサ（トランスピュータ等）
があるが、いずれもアーキテクチャとして複雑な構造と
なり、かつプログラミングが難しくならざるを得ないと
いう問題点がある。
画像処理においては、例えば非ノイマン型のデータフロ
ー型プロセッサで高速化を図ることが考えられ、後者と
しては並列型の画像プロセッサ（トランスピュータ等）
があるが、いずれもアーキテクチャとして複雑な構造と
なり、かつプログラミングが難しくならざるを得ないと
いう問題点がある。
【０００４】また、同時にカラー画像の構成要素（例え
ばＲ，Ｇ，Ｂ）毎に画像処理を行なう場合、処理画像の
表示において各構成要素の処理の同期をとる必要があ
り、例えば従来ではプロセッサ間のデータ授受をしなが
ら同期をとっているため高速化が難しい。
ばＲ，Ｇ，Ｂ）毎に画像処理を行なう場合、処理画像の
表示において各構成要素の処理の同期をとる必要があ
り、例えば従来ではプロセッサ間のデータ授受をしなが
ら同期をとっているため高速化が難しい。
【０００５】この発明は上記課題に鑑みなされたもので
あり、その目的はカラー画像を高速処理する機能を簡単
なアーキテクチャで実現することができ、その画像処理
のプログラム作成を容易にでき、かつカラー画像と独立
にオーバーレイ画像を制御可能としたカラー画像処理装
置を提供することにある。
あり、その目的はカラー画像を高速処理する機能を簡単
なアーキテクチャで実現することができ、その画像処理
のプログラム作成を容易にでき、かつカラー画像と独立
にオーバーレイ画像を制御可能としたカラー画像処理装
置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は少なくともカラー画像の構成要素毎に所
定画像処理し、該処理したデータによる画像をモニタ装
置に表示可能とするカラー画像処理装置において、前記
カラー画像を各カラーの構成要素毎にそれぞれ画像処理
する同一アーキテクチャーの複数の画像処理プロセッサ
と、該複数の画像処理プロセッサとそれぞれローカルバ
スで接続し、同画像処理プロセッサにて画像処理するデ
ータ、あるいは画像処理したデータをカラー構成要素毎
にそれぞれ記憶する複数の画像メモリと、前記複数の画
像処理プロセッサとシステムバスで接続し、同画像処理
プロセッサの制御プログラムを制御テーブルの指定内容
にしたがって同時あるいは個別に起動し、同画像処理プ
ロセッサを制御、管理するホストプロセッサとを備え、
前記複数の画像処理プロセッサのメモリ空間を同一と
し、かつ同画像処理プロセッサを同一クロック、同時リ
セットタイミングおよび同一プログラムの実行によって
同期をとり、前記複数の画像処理プロセッサにて前記カ
ラー画像の構成要素を並列に画像処理可能としている。
に、この発明は少なくともカラー画像の構成要素毎に所
定画像処理し、該処理したデータによる画像をモニタ装
置に表示可能とするカラー画像処理装置において、前記
カラー画像を各カラーの構成要素毎にそれぞれ画像処理
する同一アーキテクチャーの複数の画像処理プロセッサ
と、該複数の画像処理プロセッサとそれぞれローカルバ
スで接続し、同画像処理プロセッサにて画像処理するデ
ータ、あるいは画像処理したデータをカラー構成要素毎
にそれぞれ記憶する複数の画像メモリと、前記複数の画
像処理プロセッサとシステムバスで接続し、同画像処理
プロセッサの制御プログラムを制御テーブルの指定内容
にしたがって同時あるいは個別に起動し、同画像処理プ
ロセッサを制御、管理するホストプロセッサとを備え、
前記複数の画像処理プロセッサのメモリ空間を同一と
し、かつ同画像処理プロセッサを同一クロック、同時リ
セットタイミングおよび同一プログラムの実行によって
同期をとり、前記複数の画像処理プロセッサにて前記カ
ラー画像の構成要素を並列に画像処理可能としている。
【０００７】また、この発明のカラー画像処理装置は、
前記複数の画像処理プロセッサで処理したカラー画像に
よる画像に文字、図形（オーバーレイ画像）を描画可能
とするために、前記システムバスに接続し、同画像処理
プロセッサと同一アーキテクチャの画像処理プロセッサ
と、該画像処理プロセッサとローカルバスで接続し、前
記カラー画像の構成要素に対して同一の構造のメモリ構
造を有する画像メモリとを備え、前記カラー画像と分離
して前記オーバーレイ画像の処理を独立に管理、制御可
能としている。
前記複数の画像処理プロセッサで処理したカラー画像に
よる画像に文字、図形（オーバーレイ画像）を描画可能
とするために、前記システムバスに接続し、同画像処理
プロセッサと同一アーキテクチャの画像処理プロセッサ
と、該画像処理プロセッサとローカルバスで接続し、前
記カラー画像の構成要素に対して同一の構造のメモリ構
造を有する画像メモリとを備え、前記カラー画像と分離
して前記オーバーレイ画像の処理を独立に管理、制御可
能としている。
【０００８】
【作用】上記構成としたので、上記ホストプロセッサと
各画像処理プロセッサとはホストインターフェイスを介
して接続され、同ホストプロセッサによって上記各画像
処理プロセッサが同時に起動されるため、各画像処理プ
ロセッサ間の安定した同期処理が行われ、さらに各画像
処理プロセッサが並列で動作可能になっている。
各画像処理プロセッサとはホストインターフェイスを介
して接続され、同ホストプロセッサによって上記各画像
処理プロセッサが同時に起動されるため、各画像処理プ
ロセッサ間の安定した同期処理が行われ、さらに各画像
処理プロセッサが並列で動作可能になっている。
【０００９】この場合、上記同一のアーキテクチャのカ
ラー画像処理プロセッサが同一処理プログラムで動作
し、このとき上記カラー画像が各構成要素に分解されて
第１乃至第３の画像メモリに割り当てられ、上記オーバ
ーレイ画像が第４の画像メモリに割り当てられる。
ラー画像処理プロセッサが同一処理プログラムで動作
し、このとき上記カラー画像が各構成要素に分解されて
第１乃至第３の画像メモリに割り当てられ、上記オーバ
ーレイ画像が第４の画像メモリに割り当てられる。
【００１０】上記並列に画像処理した信号、カラー画像
の信号およびオーバーレイ画像が第１乃至第４の画像メ
モリから同期してスクリーンリフレッシュされた信号が
ルックアップテーブルを通りＤ／Ａ変換され、モニタ装
置の入力映像信号にされる。
の信号およびオーバーレイ画像が第１乃至第４の画像メ
モリから同期してスクリーンリフレッシュされた信号が
ルックアップテーブルを通りＤ／Ａ変換され、モニタ装
置の入力映像信号にされる。
【００１１】このように、各画像処理プロセッサが同一
処理プログラムで並列に動作することから、上記画像処
理の高速化が図られ、プログラムの作成が容易であり、
また上記オーバーレイ画像（文字、図形プレーン）、カ
ラー画像（Ｇ，Ｂ，Ｒプレーン）の回路構成が同一でよ
いことから、簡潔な回路で済ませられる。
処理プログラムで並列に動作することから、上記画像処
理の高速化が図られ、プログラムの作成が容易であり、
また上記オーバーレイ画像（文字、図形プレーン）、カ
ラー画像（Ｇ，Ｂ，Ｒプレーン）の回路構成が同一でよ
いことから、簡潔な回路で済ませられる。
【００１２】さらに、上記カラー画像とオーバーレイ画
像の画像処理を独立に管理、制御することから、同オー
バーレイ画像の表示位置を任意に設定することが可能で
ある。
像の画像処理を独立に管理、制御することから、同オー
バーレイ画像の表示位置を任意に設定することが可能で
ある。
【００１３】
【実施例】以下、この発明の実施例を図１および図２に
基づいて説明する。図１において、このカラー画像処理
装置は、少なくとも同一アーキテクチャで、同一クロッ
ク、同時リセットタイミングで動作する第１乃至第４の
画像処理プロセッサ１，２，３，４と、この第１乃至第
３の画像処理プロセッサ１，２，３とそれぞれローカル
バス５，６，７で接続し、同画像処理プロセッサ１，
２，３で画像処理するカラー画像データあるいは同画像
処理したカラー画像データ（Ｒ，Ｇ，Ｂデータ）をそれ
ぞれ記憶する第１乃至第３の画像メモリ部（Ｒ，Ｇ，Ｂ
プレーン）８，９，１０と、上記第４の画像処理プロセ
ッサ（文字、図形用プロセッサ）４とローカルバス１１
で接続し、同画像処理プロセッサ４で処理する文字、図
形（オーバーレイ画像）データあるいは同処理した文
字、図形データを記憶する第４の画像メモリ部（文字、
図形プレーン）１２と、上記各画像処理プロセッサ１，
２，３，４とシステムバス１３で接続し、各画像処理プ
ロセッサ１，２，３，４の制御プログラム（システ
ム）、制御テーブル（共通領域を含む）およびＩ／Ｏレ
ジスタ（共通領域を含む）等を同時にダウンロードして
起動し、各画像処理プロセッサを制御、管理し、かつメ
モリ空間を同各画像プロセッサ１，２，３のメモリと同
一とするアドレス変換機能を有しているホストプロセッ
サ１４とを備えている。
基づいて説明する。図１において、このカラー画像処理
装置は、少なくとも同一アーキテクチャで、同一クロッ
ク、同時リセットタイミングで動作する第１乃至第４の
画像処理プロセッサ１，２，３，４と、この第１乃至第
３の画像処理プロセッサ１，２，３とそれぞれローカル
バス５，６，７で接続し、同画像処理プロセッサ１，
２，３で画像処理するカラー画像データあるいは同画像
処理したカラー画像データ（Ｒ，Ｇ，Ｂデータ）をそれ
ぞれ記憶する第１乃至第３の画像メモリ部（Ｒ，Ｇ，Ｂ
プレーン）８，９，１０と、上記第４の画像処理プロセ
ッサ（文字、図形用プロセッサ）４とローカルバス１１
で接続し、同画像処理プロセッサ４で処理する文字、図
形（オーバーレイ画像）データあるいは同処理した文
字、図形データを記憶する第４の画像メモリ部（文字、
図形プレーン）１２と、上記各画像処理プロセッサ１，
２，３，４とシステムバス１３で接続し、各画像処理プ
ロセッサ１，２，３，４の制御プログラム（システ
ム）、制御テーブル（共通領域を含む）およびＩ／Ｏレ
ジスタ（共通領域を含む）等を同時にダウンロードして
起動し、各画像処理プロセッサを制御、管理し、かつメ
モリ空間を同各画像プロセッサ１，２，３のメモリと同
一とするアドレス変換機能を有しているホストプロセッ
サ１４とを備えている。
【００１４】また、このカラー画像処理装置は、上記第
１乃至第４の画像処理プロセッサ１，２，３，４のクロ
ックを発生するシステムクロック部１５と、各カラー画
像のデータ（ピクセル要素）をそれぞれ画像処理するた
めの制御プログラム，制御テーブルおよびＩ／Ｏレジス
タ等を記憶する第１乃至第３のシステムメモリ部１６，
１７，１８と、上記カラー画像に描画しようとする文
字、図形のデータ（ピクセル要素）を処理するための制
御プログラム、制御テーブルおよびＩ／Ｏレジスタ等を
記憶する第４のシステムメモリ部１９と、各画像処理プ
ロセッサ１、２、３，４にダウンロードする制御プログ
ラム、制御テーブルおよびＩ／Ｏレジスタのデータや当
該装置のシステムプログラム等を記憶しているホストコ
ンピュータ１４の内部のメモリ（ＲＯＭ／ＲＡＭ）２０
と、上記システムバス１３に接続し、例えば画像処理す
るカラー画像データおよび文字、図形データを入力制御
し、画像処理したカラー画像データ（あるいは文字、図
形データ）を出力制御する入出力コントローラ２１と、
上記第１乃至第３の画像メモリ８，９，１０に記憶した
画像データ（Ｒ，Ｇ，Ｂ信号のデータ）および上記第４
の画像メモリ部１２に記憶した文字、図形を同一画面に
表示可能とするための第１乃至第３のルックアップテー
ブル２２、２３、２４およびＤ／Ａ変換部２５とを備え
ている。
１乃至第４の画像処理プロセッサ１，２，３，４のクロ
ックを発生するシステムクロック部１５と、各カラー画
像のデータ（ピクセル要素）をそれぞれ画像処理するた
めの制御プログラム，制御テーブルおよびＩ／Ｏレジス
タ等を記憶する第１乃至第３のシステムメモリ部１６，
１７，１８と、上記カラー画像に描画しようとする文
字、図形のデータ（ピクセル要素）を処理するための制
御プログラム、制御テーブルおよびＩ／Ｏレジスタ等を
記憶する第４のシステムメモリ部１９と、各画像処理プ
ロセッサ１、２、３，４にダウンロードする制御プログ
ラム、制御テーブルおよびＩ／Ｏレジスタのデータや当
該装置のシステムプログラム等を記憶しているホストコ
ンピュータ１４の内部のメモリ（ＲＯＭ／ＲＡＭ）２０
と、上記システムバス１３に接続し、例えば画像処理す
るカラー画像データおよび文字、図形データを入力制御
し、画像処理したカラー画像データ（あるいは文字、図
形データ）を出力制御する入出力コントローラ２１と、
上記第１乃至第３の画像メモリ８，９，１０に記憶した
画像データ（Ｒ，Ｇ，Ｂ信号のデータ）および上記第４
の画像メモリ部１２に記憶した文字、図形を同一画面に
表示可能とするための第１乃至第３のルックアップテー
ブル２２、２３、２４およびＤ／Ａ変換部２５とを備え
ている。
【００１５】この場合、図２のメモリマップ概念図に示
すように、上記第１乃至第３の画像メモリ部８，９，１
０は上記カラー画像を分離した各Ｒ．Ｇ，Ｂプレーンに
割り当てられ，上記第４の画像メモリ部１２は文字、図
形プレーンに割り当てられており、また同各プレーンに
応じて上記第１乃至第３の画像処理プロセッサ１，２，
３，４およびホストプロセッサ１４のメモリ空間が同一
にされている。
すように、上記第１乃至第３の画像メモリ部８，９，１
０は上記カラー画像を分離した各Ｒ．Ｇ，Ｂプレーンに
割り当てられ，上記第４の画像メモリ部１２は文字、図
形プレーンに割り当てられており、また同各プレーンに
応じて上記第１乃至第３の画像処理プロセッサ１，２，
３，４およびホストプロセッサ１４のメモリ空間が同一
にされている。
【００１６】すなわち、ホストプロセッサ１４における
各システムメモリ（制御プログラム）、各制御レジスタ
および各Ｉ／Ｏレジスタのメモリ空間と各画像プロセッ
サ１，２，３のメモリ空間が同一になっている。
各システムメモリ（制御プログラム）、各制御レジスタ
および各Ｉ／Ｏレジスタのメモリ空間と各画像プロセッ
サ１，２，３のメモリ空間が同一になっている。
【００１７】上記ホストプロセッサ１４のメモリ２０お
よび第１乃至第４のシステムメモリ部１６，１７，１
８，１９には制御プログラム（システムメモリ領域）、
制御テーブル（共通領域を含む）およびＩ／Ｏレジスタ
（共通領域を含む）がそれぞれ同一アドレスに配置され
ている。
よび第１乃至第４のシステムメモリ部１６，１７，１
８，１９には制御プログラム（システムメモリ領域）、
制御テーブル（共通領域を含む）およびＩ／Ｏレジスタ
（共通領域を含む）がそれぞれ同一アドレスに配置され
ている。
【００１８】ここに、上記ホストコンピュータ１４にて
メモリ２０の同一内容の制御プログラム、制御テーブル
およびＩ／Ｏレジスタのデータがシステムバス１３を介
して第１乃至第３の画像処理プロセッサ１，２，３，４
側に転送され、これら転送したデータ（プログラム等）
が第１乃至第３のシステムメモリ部１６，１７，１８に
それぞれダウンロードされる。
メモリ２０の同一内容の制御プログラム、制御テーブル
およびＩ／Ｏレジスタのデータがシステムバス１３を介
して第１乃至第３の画像処理プロセッサ１，２，３，４
側に転送され、これら転送したデータ（プログラム等）
が第１乃至第３のシステムメモリ部１６，１７，１８に
それぞれダウンロードされる。
【００１９】このとき、システムクロック部１５からは
クロックが出力されており、第１乃至第４の画像処理プ
ロセッサ１，２，３，４がそれぞれ制御レジスタおよび
Ｉ／Ｏレジスタの内容にしたがって同時に起動されると
ともに、同制御レジスタおよびＩ／Ｏレジスタの内容に
応じた処理が行われる。
クロックが出力されており、第１乃至第４の画像処理プ
ロセッサ１，２，３，４がそれぞれ制御レジスタおよび
Ｉ／Ｏレジスタの内容にしたがって同時に起動されると
ともに、同制御レジスタおよびＩ／Ｏレジスタの内容に
応じた処理が行われる。
【００２０】すなわち，各画像処理プロセッサ１，２，
３，４のホストインターフェイスを介して接続している
ホストプロセッサ１４によって、それら画像処理プロセ
ッサ１，２，３，４の管理、制御が行われる。
３，４のホストインターフェイスを介して接続している
ホストプロセッサ１４によって、それら画像処理プロセ
ッサ１，２，３，４の管理、制御が行われる。
【００２１】また、カラー画像の各構成要素を処理する
画像処理プロセッサにおいて、プロセッサのメモリ空間
が同一になるように構成されていることから、上記ホス
トインターフェイスでアドレス変換が行われ、さらに同
一クロック、同時起動、同一処理あるいは異なる処理の
実行により、第１乃至第３の画像処理プロセッサ１，
２，３が同期し、並列して動作することになる。
画像処理プロセッサにおいて、プロセッサのメモリ空間
が同一になるように構成されていることから、上記ホス
トインターフェイスでアドレス変換が行われ、さらに同
一クロック、同時起動、同一処理あるいは異なる処理の
実行により、第１乃至第３の画像処理プロセッサ１，
２，３が同期し、並列して動作することになる。
【００２２】同一の処理機能の実行の場合、同一システ
ムクロック、同時起動、同一プログラムの実行によって
各画像処理プロセッサ間の同期がとられる。
ムクロック、同時起動、同一プログラムの実行によって
各画像処理プロセッサ間の同期がとられる。
【００２３】一方、文字、図形等のオーバーレイ画像に
ついては、上記カラー画像と分離して管理、制御され、
また同オーバーレイ画像の構成要素がピクセルで管理さ
れる。
ついては、上記カラー画像と分離して管理、制御され、
また同オーバーレイ画像の構成要素がピクセルで管理さ
れる。
【００２４】これにより、上記第４の画像処理プロセッ
サ４が上記第１乃至第３の画像処理プロセッサ１，２，
３と独立に制御され、またオーバーレイ画像の表示位置
が独立に制御される。
サ４が上記第１乃至第３の画像処理プロセッサ１，２，
３と独立に制御され、またオーバーレイ画像の表示位置
が独立に制御される。
【００２５】ここで、例えば入出力コントローラ２１に
てカラー画像データおよび文字、図形データがシステム
バス１３を介して入力され、あるいは画像ファイルから
読み出されたものとする。
てカラー画像データおよび文字、図形データがシステム
バス１３を介して入力され、あるいは画像ファイルから
読み出されたものとする。
【００２６】すると、上記カラー画像データがＧ、Ｂお
よびＲの各コンポーネントに分離され、第１乃至第３の
画像メモリ部８，９，１０がそれぞれＧプレーン、Ｂプ
レーンおよびＲプレーンに割り当てられ、第４の画像メ
モリ部１２がオーバーレイ画像の文字、図形プレーンに
割り当てられる。
よびＲの各コンポーネントに分離され、第１乃至第３の
画像メモリ部８，９，１０がそれぞれＧプレーン、Ｂプ
レーンおよびＲプレーンに割り当てられ、第４の画像メ
モリ部１２がオーバーレイ画像の文字、図形プレーンに
割り当てられる。
【００２７】続いて、上記Ｇ，Ｂ，Ｒの各プレーンに同
一の画像処理プロセッサを対応させるため、同一の処理
プログラムが第１乃至第３のシステムメモリ部１６、１
７、１８に格納され、かつ上記文字、図形の処理プログ
ラムが第４のシステムメモリ部１９に格納される。
一の画像処理プロセッサを対応させるため、同一の処理
プログラムが第１乃至第３のシステムメモリ部１６、１
７、１８に格納され、かつ上記文字、図形の処理プログ
ラムが第４のシステムメモリ部１９に格納される。
【００２８】この場合、ホストプロセッサ１４は、各プ
レーンの先行する処理の処理結果等を表す制御テーブル
の内容に応じ、またはシステムの管理する基準クロック
にしたがって、画像処理プロセッサの処理内容を表すコ
ードを各画像処理プロセッサに書き込み、しかる後必要
な画像処理プロセッサを起動し、同一または個別の処理
を並行して行わせることになる。
レーンの先行する処理の処理結果等を表す制御テーブル
の内容に応じ、またはシステムの管理する基準クロック
にしたがって、画像処理プロセッサの処理内容を表すコ
ードを各画像処理プロセッサに書き込み、しかる後必要
な画像処理プロセッサを起動し、同一または個別の処理
を並行して行わせることになる。
【００２９】また、上記第１乃至第３の画像処理プロセ
ッサ１，２，３においては、同一処理プログラム、同一
システムクロックにより同時に起動し、これにより処理
が同期して行われる。つまり、各制御レジスタおよびＩ
／Ｏレジスタの内容にしたがって第１乃至第３の画像メ
モリ８，９，１０の各プレーンのピクセルデータが読み
出され、それぞれ並列に画像処理される。
ッサ１，２，３においては、同一処理プログラム、同一
システムクロックにより同時に起動し、これにより処理
が同期して行われる。つまり、各制御レジスタおよびＩ
／Ｏレジスタの内容にしたがって第１乃至第３の画像メ
モリ８，９，１０の各プレーンのピクセルデータが読み
出され、それぞれ並列に画像処理される。
【００３０】上記各プレーン毎に画像処理が行われ、か
つ同時に行われることによって、各画像メモリ８，９，
１０からはスクリーンリフレッシュ信号が出力され、こ
れらスクリーンリフッレッシュされた信号が第１乃至第
３のルックアップテーブル２２，２３，２４を通ってＤ
／Ａ変換部２５でそれぞれ同時にアナログ変換されるた
め、モニタ装置の画面が同時に変化することになり、良
好な画像が得られる。
つ同時に行われることによって、各画像メモリ８，９，
１０からはスクリーンリフレッシュ信号が出力され、こ
れらスクリーンリフッレッシュされた信号が第１乃至第
３のルックアップテーブル２２，２３，２４を通ってＤ
／Ａ変換部２５でそれぞれ同時にアナログ変換されるた
め、モニタ装置の画面が同時に変化することになり、良
好な画像が得られる。
【００３１】ところで、上記文字、図形データによるオ
ーバーレイ画像については、上記第４の画像処理プロセ
ッサ４にて上記カラー画像処理と同様に画像処理され、
つまり制御レジスタおよびＩ／Ｏレジスタの内容にした
がって第４の画像メモリ１２部の文字、図形（オーバー
レイ画像）のピクセルデータが読み出され、画像処理さ
れる。
ーバーレイ画像については、上記第４の画像処理プロセ
ッサ４にて上記カラー画像処理と同様に画像処理され、
つまり制御レジスタおよびＩ／Ｏレジスタの内容にした
がって第４の画像メモリ１２部の文字、図形（オーバー
レイ画像）のピクセルデータが読み出され、画像処理さ
れる。
【００３２】上記オーバーレイ画像の画像処理において
は、第４の画像メモリ部１２からはスクリーンリフレッ
シュされた信号が第１乃至第３のルックアップテーブル
２２，２３，２４に通される。これにより、上記カラー
画像処理、オーバーレイ画像処理により、例えば絵画等
の場合、当該絵の他に、文字（例えば題、作者、年代
等）の表示が可能になる。
は、第４の画像メモリ部１２からはスクリーンリフレッ
シュされた信号が第１乃至第３のルックアップテーブル
２２，２３，２４に通される。これにより、上記カラー
画像処理、オーバーレイ画像処理により、例えば絵画等
の場合、当該絵の他に、文字（例えば題、作者、年代
等）の表示が可能になる。
【００３３】なお、上記ホストプロセッサ１４によっ
て、上記第１乃至第４の画像処理プロセッサ１，２，
３，４のＩ／Ｏレジスタを制御すれば、上記カラー画像
とオーバーレイ画像の表示位置を必要なら独立して変更
することもできる。
て、上記第１乃至第４の画像処理プロセッサ１，２，
３，４のＩ／Ｏレジスタを制御すれば、上記カラー画像
とオーバーレイ画像の表示位置を必要なら独立して変更
することもできる。
【００３４】このように、第１乃至第３の画像処理プロ
セッサ１，２，３の制御プログラム、制御テーブルおよ
びＩ／Ｏレジスタを同一内容とし、同時に起動している
ことから、第１乃至第３の画像プロセッサ１，２，３の
同期がとれ、第１乃至第３の画像処理プロセッサ１，
２，３のアーキテクチャが同一になり、同一プログラム
でよいことから、そのプログラム作成が容易になり、ま
たカラー画像を各プレーン毎に並列処理することにより
画像処理の高速化を図ることができる。
セッサ１，２，３の制御プログラム、制御テーブルおよ
びＩ／Ｏレジスタを同一内容とし、同時に起動している
ことから、第１乃至第３の画像プロセッサ１，２，３の
同期がとれ、第１乃至第３の画像処理プロセッサ１，
２，３のアーキテクチャが同一になり、同一プログラム
でよいことから、そのプログラム作成が容易になり、ま
たカラー画像を各プレーン毎に並列処理することにより
画像処理の高速化を図ることができる。
【００３５】また、上記カラー画像とオーバーレイ画像
との画像処理系を分離していることから、それら画像処
理を独立に制御することができ、そのオーバーレイ画像
の表示位置を自由に制御することができる。
との画像処理系を分離していることから、それら画像処
理を独立に制御することができ、そのオーバーレイ画像
の表示位置を自由に制御することができる。
【００３６】さらに、上記オーバーレイ画像のメモリ構
造を上記カラー画像の各構成要素のメモリ構造と同一と
し、かつ同カラー画像の処理系を独立して構成している
ことから、４つのプレーンの回路構成を同一に、簡潔に
することができ、安価に済ませられる。
造を上記カラー画像の各構成要素のメモリ構造と同一と
し、かつ同カラー画像の処理系を独立して構成している
ことから、４つのプレーンの回路構成を同一に、簡潔に
することができ、安価に済ませられる。
【００３７】さらにまた、ホストプロセッサ１１におい
て、システム（制御テーブル）とＩ／Ｏレジスタの管理
を行っていることから、柔軟なシステム構成が可能であ
り、種々画像処理システムへの利用拡大を図ることがで
きる。
て、システム（制御テーブル）とＩ／Ｏレジスタの管理
を行っていることから、柔軟なシステム構成が可能であ
り、種々画像処理システムへの利用拡大を図ることがで
きる。
【００３８】
【発明の効果】以上説明したように、この発明のカラー
画像処理装置によれば、カラー画像（Ｒ，Ｇ，Ｂプレー
ン）の各構成要素の画像処理を同一アーキテクチャの第
１乃至第３の画像処理プロセッサに割り当てるととも
に、ホストプロセッサにて制御プログラム（システ
ム）、制御テーブル（共通領域を含む）およびＩ／Ｏレ
ジスタ（共通領域を含む）を各画像処理プロセッサにダ
ウンロードし、それら画像処理プロセッサにて同時に起
動し、同一処理または異なる処理の実行を可能とし、か
つ上記カラー画像に文字、図形を描画する第４の画像処
理プロセッサを上記第１乃至第３の画像処理プロセッサ
と同一アーキテクチャとし、同文字、図形プレーンのオ
ーバーレイ画像を処理するためのメモリを上記カラー画
像の構成要素に対して同一構造としたので、カラー画像
を各プレーン毎に処理する際、各画像処理プロセッサが
同時に起動し、安定した同期がとれ、各プレーンの処理
を並列して行なうことができることから、各カラー画像
データの処理の高速化を図ることができ、また同一のア
ーキテクチャの画像プロセッサを用い、各プレーンのメ
モリ構造を同一にすることができることから、回路構成
が簡潔になり、プログラム作成も容易であり、さらにカ
ラー画像とオーバーレイ画像を分離して独立に管理、制
御することができることから、オーバーレイ画像の描画
位置を任意に設定することができる。
画像処理装置によれば、カラー画像（Ｒ，Ｇ，Ｂプレー
ン）の各構成要素の画像処理を同一アーキテクチャの第
１乃至第３の画像処理プロセッサに割り当てるととも
に、ホストプロセッサにて制御プログラム（システ
ム）、制御テーブル（共通領域を含む）およびＩ／Ｏレ
ジスタ（共通領域を含む）を各画像処理プロセッサにダ
ウンロードし、それら画像処理プロセッサにて同時に起
動し、同一処理または異なる処理の実行を可能とし、か
つ上記カラー画像に文字、図形を描画する第４の画像処
理プロセッサを上記第１乃至第３の画像処理プロセッサ
と同一アーキテクチャとし、同文字、図形プレーンのオ
ーバーレイ画像を処理するためのメモリを上記カラー画
像の構成要素に対して同一構造としたので、カラー画像
を各プレーン毎に処理する際、各画像処理プロセッサが
同時に起動し、安定した同期がとれ、各プレーンの処理
を並列して行なうことができることから、各カラー画像
データの処理の高速化を図ることができ、また同一のア
ーキテクチャの画像プロセッサを用い、各プレーンのメ
モリ構造を同一にすることができることから、回路構成
が簡潔になり、プログラム作成も容易であり、さらにカ
ラー画像とオーバーレイ画像を分離して独立に管理、制
御することができることから、オーバーレイ画像の描画
位置を任意に設定することができる。
【図１】この発明の一実施例を示すカラー画像処理装置
の概略的ブロック線図である。
の概略的ブロック線図である。
【図２】図１に示すカラー画像処理装置の動作を説明す
る概略的メモリマップ図である。
る概略的メモリマップ図である。
１ 第１の画像処理プロセッサ ２ 第２の画像処理プロセッサ ３ 第３の画像処理プロセッサ ４ 第４の画像処理プロセッサ ５，６，７，１１ ローカルバス ８ 第１の画像メモリ部 ９ 第２の画像メモリ部 １０ 第３の画像メモリ部 １２ 第４の画像メモリ部 １３ システムバス １４ ホストプロセッサ １５ システムクロック部 １６ 第１のシステムメモリ部 １７ 第２のシステムメモリ部 １８ 第３のシステムメモリ部 １９ 第４のシステムメモリ部 ２０ メモリ（ＲＯＭ／ＲＡＭ） ２１ 入出力コントローラ ２２ 第１のルックアップテーブル ２３ 第２のルックアップテーブル ２４ 第３のルックアップテーブル ２５ Ｄ／Ａ変換部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥崎 隆 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内
Claims (2)
- 【請求項１】 少なくともカラー画像の構成要素毎に所
定画像処理し、該処理したデータによる画像をモニタ装
置に表示可能とするカラー画像処理装置において、 前記カラー画像を各カラーの構成要素毎にそれぞれ画像
処理する同一アーキテクチャーの複数の画像処理プロセ
ッサと、 該複数の画像処理プロセッサとそれぞれローカルバスで
接続し、同画像処理プロセッサにて画像処理するデー
タ、あるいは画像処理したデータをカラー構成要素毎に
それぞれ記憶する複数の画像メモリと、 前記複数の画像処理プロセッサとシステムバスで接続
し、同画像処理プロセッサの制御プログラムを制御テー
ブルの指定内容にしたがって同時あるいは個別に起動
し、同画像処理プロセッサを制御、管理するホストプロ
セッサとを備え、 前記複数の画像処理プロセッサのメモリ空間を同一と
し、かつ同画像処理プロセッサを同一クロック、同時リ
セットタイミングおよび同一プログラムの実行によって
同期をとり、前記複数の画像処理プロセッサにて前記カ
ラー画像の構成要素を並列に画像処理可能としたことを
特徴とするカラー画像処理装置。 - 【請求項２】 前記複数の画像処理プロセッサで処理し
たカラー画像による画像に文字、図形（オーバーレイ画
像）を描画可能とするために、前記システムバスに接続
し、同画像処理プロセッサと同一アーキテクチャの画像
処理プロセッサと、該画像処理プロセッサとローカルバ
スで接続し、前記カラー画像の構成要素に対して同一の
構造のメモリ構造を有する画像メモリとを備え、前記カ
ラー画像と分離して前記オーバーレイ画像の処理を独立
に管理、制御可能とした請求項１記載のカラー画像処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350337A JP2757641B2 (ja) | 1991-12-09 | 1991-12-09 | カラー画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350337A JP2757641B2 (ja) | 1991-12-09 | 1991-12-09 | カラー画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05159043A true JPH05159043A (ja) | 1993-06-25 |
| JP2757641B2 JP2757641B2 (ja) | 1998-05-25 |
Family
ID=18409803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3350337A Expired - Lifetime JP2757641B2 (ja) | 1991-12-09 | 1991-12-09 | カラー画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757641B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008233304A (ja) * | 2007-03-19 | 2008-10-02 | Mitsubishi Electric Corp | 画像データ処理装置 |
| WO2010021109A1 (ja) * | 2008-08-20 | 2010-02-25 | パナソニック株式会社 | 通信装置、テレビジョン受像機、及び再生装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000141811A (ja) | 1998-11-11 | 2000-05-23 | Nec Corp | プリンタシステム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991489A (ja) * | 1982-11-17 | 1984-05-26 | 松下電器産業株式会社 | 表示装置 |
| JPS60262253A (ja) * | 1984-06-07 | 1985-12-25 | Agency Of Ind Science & Technol | メモリデ−タ処理回路 |
| JPS6146552A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 情報処理装置 |
| JPS62280972A (ja) * | 1986-05-29 | 1987-12-05 | Sony Corp | カラ−画像デ−タ処理装置 |
| JPS6393063A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | マルチｃｐｕシステムのｃｐｕ起動装置 |
-
1991
- 1991-12-09 JP JP3350337A patent/JP2757641B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991489A (ja) * | 1982-11-17 | 1984-05-26 | 松下電器産業株式会社 | 表示装置 |
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| JP2008233304A (ja) * | 2007-03-19 | 2008-10-02 | Mitsubishi Electric Corp | 画像データ処理装置 |
| US8878993B2 (en) | 2007-03-19 | 2014-11-04 | Mitsubishi Electric Corporation | Image data processing apparatus |
| WO2010021109A1 (ja) * | 2008-08-20 | 2010-02-25 | パナソニック株式会社 | 通信装置、テレビジョン受像機、及び再生装置 |
| JP4536827B2 (ja) * | 2008-08-20 | 2010-09-01 | パナソニック株式会社 | 通信装置、テレビジョン受像機、及び再生装置 |
| JPWO2010021109A1 (ja) * | 2008-08-20 | 2012-01-26 | パナソニック株式会社 | 通信装置、テレビジョン受像機、及び再生装置 |
| US8478925B2 (en) | 2008-08-20 | 2013-07-02 | Panasonic Corporation | Communication device, television receiver, and reproduction device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757641B2 (ja) | 1998-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |