JPH05158511A - 着脱式ファンクション・カード付きプログラマブル・コントローラ・プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 プログラマブル・コントローラ上のプロセッ
サ・モジュールのソケットに挿入するファンクション・
カードにより、該プログラマブル・コントローラを特定
の用途に個別化する。 【構成】 ファンクション・カード３０は、所与のプロ
グラマブル・コントローラ１０で使用可能となる前に、
プロセッサ・モジュール２０とファンクション・カード
間の互換性の有無を判断するため、初期設定手続きが実
行される必要がある。この手続きの一部として、所与の
プログラマブル・コントローラの動作に関する情報をカ
ードに送る。またカードには、カードが提供する各タス
クのファンクション情報が入っている。プロセッサ・モ
ジュールが該カードを利用可能とするため、初期設定手
続き中に、プロセッサ・モジュールへファンクション情
報を送る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は産業設備の動作を制御す
るプログラマブル・コントローラに関する。より正確に
は、ユーザにより定義される制御プログラムを実行する
該プログラマブル・コントローラ用プロセッサに関す
る。

【０００２】

【従来の技術】プログラマブル・コントローラは、各種
の組立ライン及び機械ツールのような各種製造設備を、
内蔵制御プログラムに従って運転するための周知の型の
産業用コンピュータである。該プログラムは、一連のプ
ロセス制御命令により構成されており、この命令は読み
出され実行されて、被制御設備上の選択された感知装置
の状態を検査し、そして、１つもしくは２つ以上の検査
された感知装置の状態にしたがって選択された駆動装置
に対する電流の供給あるいは切断を行う。

【０００３】多数の感知装置及び駆動装置の状態は、制
御プログラムの命令によって操作される１ビットのデー
タによって表される。位置センサのような他の感知装置
は被制御設備の状態を表す複数ビットのデータを与え
る。これら後者の装置に対しては、感知装置及び駆動装
置の状態を表す複数バイトもしくは複数ワードのデータ
を操作する命令が与えられる。ここで使用される単語、
「バイト」は８ビットのデータを、また「ワード」は１
６ビット、あるいは２バイトのデータを表す。このほか
のプログラム命令は、算術演算、タイミングと計数機
能、並びに複雑な統計データを報告する演算を実行す
る。これらの命令はその産業の中ではまったく標準化さ
れていて、プロセス制御技術者により容易に理解される
梯子型論理図（Ｉａｄｄｅｒ ｌｏｇｉｃ ｄｉａｇｒ
ａｍ）の各種要素に直接的関連付けがなされている。

【０００４】

【発明が解決しようとする課題】プログラマブル・コン
トローラが、より複雑な製造システムに適用されるよう
になったことに伴い、該製造システムのいろいろな部位
の動作を制御するために複数のコントローラが使用さ
れ、各１つのコントローラは別の制御プログラムを実行
する。このような使用方法では、１つのプログラマブル
・コントローラが他のプログラマブル・コントローラ
と、製造行程に関するデータを交換する事が必要とな
る。プログラマブル・コントローラ間のデータ通信手法
は開発されているが、装置が多数の場合には、これらの
装置間の動作を調整することは、むしろ複雑かつ難解で
ある。

【０００５】

【課題を解決する手段】プログラマブル・コントローラ
の属性の１つに、モジュール構成ができること（Ｍｏｄ
ｕｌａｒｉｔｙ）がある。一般にコントローラにはラッ
クがあり、このラックに多数のファンクション・モジュ
ール（ｆｕｎｃｔｉｏｎａｌ ｍｏｄｕｌｅ）が保持さ
れて電気的に接続される。これらのモジュールには、感
知装置から信号を受信して駆動装置へ信号を供給するプ
ログラム・プロセッサ、および回路網通信モジュールが
ある。使用可能な非常に多種類のモジュールから必要な
モジュールを選択することにより特定使用方法に合わせ
た専用プログラマブル・コントローラとすることができ
る。

【０００６】カスタム集積回路（ｃｕｓｔｏｍ ｉｎｔ
ｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の出現によって、プ
ログラム・プロセッサの中により大きな機能（ｆｕｎｃ
ｔｉｏｎａｌｉｔｙ）が組み込まれるようになった。例
えば、以前は別モジュールで与えられていた通信インタ
ーフェース回路は、今ではプログラム・プロセッサ・モ
ジュールの一部になっている。より大きな機能が組み込
まれることになったため、汎用プログラム・プロセッサ
を特定用途向けに専用化（ｔａｉｌｏｒｉｎｇ）する需
要が生じている。このような専用化により記憶容量およ
びカスタム・ファームウエアを増大している。

【０００７】プログラム・プロセッサを専用化する需要
をまかなう一方法は、該カスタム機能のファームウエア
を小型の着脱式印刷回路基板上の不揮発性メモリ素子
（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃ
ｅｓ）に格納することである。この種類の印刷回路基板
は大きさと形状からしばしば「メモリーカード」と呼ば
れている。メモリーカードはプログラム・プロセッサ・
モジュールの前面パネルに接続されると、モジュール内
回路はカードに格納されたファームウエアを読むことが
できる。

【０００８】大規模製造設備は異種バージョンのプログ
ラム・プロセッサ・モジュールを持ったプログラマブル
・コントローラを有しているので、所与のファンクショ
ン・カード（ｆｕｎｃｔｉｏｎ ｃａｒｄ：ファンクシ
ョン・カード）がいろいろな型のプログラム・プロセッ
サ・モジュールにより使用できることがしばしば必要で
ある。さらに、ファンクション・カードは特定ユーザ向
けにカスタム設計ができ、たとえ当該ユーザが、同一製
造業者からの将来世代のプログラマブル・コントローラ
へアップクレードさせるとしても、リプレースすること
は比較的高くつく。したがってファンクション・カード
は同一製造業者からの次世代プログラマブル・コントロ
ーラにも使用可能でなければならない。

【０００９】プログラマブル・コントローラは、プロセ
ッサ・モジュールを含み、内蔵制御プログラムを実行す
る。被制御装置の感知装置および駆動装置はプロセッサ
・モジュールと電気的に結合する複数の入出力モジュー
ルへ接続される。プログラマブル・コントローラにより
運転される機械の感知装置及び駆動装置にインターフェ
ース接続する。プロセッサ・モジュールは、一連のユー
ザ定義の制御プログラムを実行する。即ち、選択された
感知装置の状態を検査し、制御プログラムによって定義
される論理動作にもとづいて検査された状態に従って、
指定された駆動装置の状態を設定する。

【００１０】該プログラマブル・コントローラの１つも
しくは２つ以上のファンクションを遂行する回路を内蔵
するファンクション・カードはプロセッサ・モジュール
の要素に着脱可能の形で接続される。好適な実施例にお
いては、この接続はプロセッサの前面パネルを介してお
こなわれる。ファンクション・カードはファンクション
・カードの動作特性に関するデータを保持するメモリを
持っている。プロセッサ・モジュールはこのデータをカ
ードから読むことができ、カードにより与えられるファ
ンクションの種類を識別しこれらのファンクションの使
用方法を学習する。もう１つのメモリは、ファンクショ
ン・カードに書き込まれた、プロセッサ・モジュールの
いくつかの動作特性を指定するデータを保持する。

【００１１】ファンクション・カードの一実施例では、
独自のデータ転送肯定応答（Ｄａｔａ Ｔｒａｎｓｆｅ
ｒ ＡＣＫｎｏｗｌｅｄｇｅ：ＤＴＡＣＫ）回路により
プロセッサ・モジュールの性能仕様の範囲内に動作を限
定している。本回路はプロセッサ・モジュールのクロッ
ク速度と、プロセッサ・モジュールがファンクション・
カードからのデータを要求した場合と、該プロセッサ・
モジュールが該データを受信できる場合との間の間隔の
長さに関する情報とを使用している。このデータから、
ＤＴＡＣＫ回路は、ＤＴＡＣＫ信号をいつプロセッサ・
モジュールへ送信すべきかを決定し、これにより、プロ
セッサ・モジュールが信号に応答するときに、データが
使用可能となる。このようにして、プロセッサはファン
クション・カードからのデータが使用可能となり次第、
データを受信するように設定できる。かくて、要求され
た使用可能なデータをカードが有しているときと、プロ
セッサがデータを受信できるときとの間の待ち時間（ｗ
ａｉｔ：ウエイト）は最小限となる。

【００１２】本発明の１つの目的は、プログラマブル・
コントローラのプロセッサ・モジュールの１つ或いは２
つ以上のファンクションを遂行する回路を内蔵する、着
脱式カードを提供することである。別の目的は、カード
によって遂行され、これによってプロセッサ・モジュー
ルがそのファンクションとの互換性とその使用方法を決
定することができる各ファンクションに関する情報をカ
ードに与える機構を組み込むことである。さらに別の目
的は、ファンクション・カードがその動作を変更して、
各種のプロセッサ・モジュールにより最適性能にするこ
とができる機構を提供することである。本発明に関する
さらに限定した目的は、ファンクション・カードとプロ
セッサ・モジュールとの間で、ファンクション・カード
に対するアクセスの間のウェイト状態の数を最小にする
か或いは無くすることのできるデータ交換インターフェ
ースを提供することである。さらに別の目的は、プロセ
ッサ・モジュールと、ファンクション・カードのために
少なくとも１つのモジュールが他の１つのモジュールと
の互換性を決定可能とする情報を交換することである。

【００１３】

【実施例】図１を参照すると、符号１０のプログラマブ
ル・コントローラ・システムは主装置ラック１２と、ラ
ック１４のような、シリアルＩ／Ｏ回路網１５により相
互接続されている一連のリモート入出力（Ｉ／Ｏ）ラッ
クにより構成される。端末１１はユーザがコントローラ
１２のプログラミングをすることと、その動作を監視す
ることができるようにするための装置である。主ラック
１２は、電力供給装置１６、プロセッサ・モジュール２
０、及び複数の入出力インターフェース・モジュール１
８を収容している。プロセッサ・モジュール２０はユー
ザ定義の制御プログラムを実行する。この制御プログラ
ムは被制御設備上の感知装置からの入力信号に応答し
て、同じ被制御設備上の駆動装置に信号を出力する。感
知信号及び駆動信号は入出力インターフェース・モジュ
ール１８を介してラック１２に結合される。主ラック内
の各種モジュール１８及び２０はバックプレーンの導線
により電気的に相互に接続され、データ信号及び制御信
号がモジュール間で交換可能としている。

【００１４】プロセッサ・モジュール２０は、プログラ
ムの命令を、ケーブル１３によって本モジュールのフロ
ントパネル上のシリアル・ポート・コネクタに接続され
る端末１１を介して受信する。シリアルＩ／Ｏ回路網１
５はプロセッサ・モジュール２０のフロントパネル上の
第２のコネクタ並びにリモートＩ／Ｏラック１４のアダ
プタモジュール１９に結合され、プロセッサ・モジュー
ル２０が、リモートＩ／Ｏラック内の別のグループの入
出力モジュール１８とデータの交換を可能としている。
ローカル・エリア・ネットワークは、プロセッサ・モジ
ュール２０のフロントパネル上のコネクタの１つに結合
され、ホストコンピュータ及び該ネットワークに結合さ
れている他のプログラマブル・コントローラとの通信を
可能としている。

【００１５】Ａ．プロセッサ・モジュール 図２を参照すると、プロセッサ・モジュール２０は、ユ
ーザの制御プログラムの実行用の汎用プロセッサ・セク
ション４０と、ケーブル１３及びシリアルＩ／Ｏ回路網
１５上のデータの交換を処理する為の通信プロセッサ・
セクション２１を含んでいる。またプロセッサ・モジュ
ール２０は、これらのセクション２１及び４０を別のデ
ータ処理要素及び記憶要素に接続する１組の共用バスを
有している。通信プロセッサ・セクション２１はローカ
ル・アドレス・バス２３及び１６ビット幅のローカル・
データ・バス２４の周囲に形成されている。これらのバ
スに結合されている第１マイクロプロセッサ２２は、モ
トローラ社製のモデル６８０００マイクロプロセッサを
つかうことができる。第１マイクロプロセッサ２２は、
読み出し専用メモリ（ＲＯＭ）２６内に内蔵されている
プログラムを実行し、ランダム・アクセス・メモリ（Ｒ
ＡＭ）２７を一時データ記憶用に利用する。マスターク
ロック回路２８は、第１通信プロセッサ・セクション２
１の要素に制御線２５を介して特定のタイミング信号を
供給するばかりでなく、プロセッサ・モジュール２０内
の他の要素に使用されるシステム・クロック信号を供給
する。

【００１６】第１マイクロプロセッサ２２に割り当てら
れた主要機能は、プログラミング端末１１及びシリアル
Ｉ／Ｏ回路網１５との通信の制御である。通信リンク・
インターフェース回路２９は、ローカル・アドレス・バ
ス２３とローカル・データ・バス２４を端末ケーブル１
３およびシリアルＩ／Ｏ回路網１５へ結合する。通信リ
ンク・インターフェース回路２９は、プロセッサ・モジ
ュール２０内のパラレル・データと、端末ケーブル１３
およびシリアルＩ／Ｏ回路網１５上でデータの交換に使
用されるシリアル・フォーマットとの間のデータを変換
する。また第１通信プロセッサ・セクション２１のロー
カル・バス２３〜２５はコネクタ３７へ結合される。本
明細書中ではファンクション・カード３０と呼ばれてい
る、着脱可能な小型の印刷回路基板は、図１に示されて
いるとおり、プロセッサ・モジュール２０の前面パネル
の開口部に挿入し、バス・コネクタ３７と噛み合うコネ
クタを有している。詳細に説明するとおり、ファンクシ
ョン・カードは種々の形態をとることができる。即ち、
そのひとつは、機械の制御プログラムを保管するメモリ
を持つことである。インテリジェント・ファンクション
・カードには別のマイクロプロセッサが含まれており、
このマイクロプロセッサは該カードに接続される広域回
路網の通信処理のような特殊な処理タスクのみを実行す
る。

【００１７】通信プロセッサ・セクション２１は、一組
の双方向３状態（ｔｒｉ−ｓｔａｔｅ）データ・ゲート
３２を介して他のプロセッサ・モジュール・セクション
に接続される。特に、ゲート３１はローカル・アドレス
・バス２３を、モジュールの共用アドレス・バス３３に
結合し、データ・ゲート３２はローカル・データ・バス
２４を共用データ・バス３４に結合する。一組の制御線
３５はプロセッサ・モジュール要素間に伸びており、以
下単に制御バスと呼称される。このバスの結合により、
第１マイクロプロセッサ２２は、共用アドレス・バス３
３及び共用データ・バス３４に結合された共用システム
ＲＡＭ３６に対し読み出し及び書き込みを行うことがで
きる。共用システムＲＡＭ３６は、プログラマブル・コ
ントローラに制御される機械上の感知装置および駆動装
置の状態を格納する入出力データの組を保持する。ユー
ザ定義の制御プログラムは共用システムＲＡＭ３６の別
のセクションに格納される。共用システムＲＡＭ３６の
さらに別のセクションは、システム・レベル、プロセッ
サ・モジュール・レベル及びマイクロプロセッサ・レベ
ルの構成データ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔ
ａ）を格納するために使用される。

【００１８】さらに図２を参照すると、Ｉ／Ｏラック・
インターフェース回路３８は、共用アドレス・バス３３
及び共用データ・バス３４と、主ラック１２のバックプ
レーンに接続されている。このインターフェース回路
は、被制御設備のセンサーからのデータを収集して駆動
装置に対して出力データを送るため、Ｉ／Ｏモジュール
１８を定期的に走査する。この従来形の走査は、以前の
プログラマブル・コントローラで使用されているのと同
様な方法で、各Ｉ／Ｏモジュールに対して制御信号を順
次連続して送ることにより行われる。これらの制御信号
によって、入力形モジュールはバックプレーン１６上に
センサー・データを送り、出力形モジュールはプロセッ
サ・モジュールにより送られたデータを格納する。主ラ
ックのＩ／Ｏモジュール１８により交換されるデータ
は、共用システムＲＡＭ３６のＩ／Ｏデータ・テーブル
に格納される。

【００１９】また梯子型論理プロセッサ３９は、共用ア
ドレス・バス３３及び共用データ・バス３４に結合され
ている。梯子型制御プログラム命令の大半は１ビットあ
るいは１ワードのデータで動作する。梯子型論理プロセ
ッサは、基本制御動作を行う梯子型論理図命令の部分集
合を実行するように設計されている。これは、これらの
命令を効率的に実行することができるばかりでなく、制
御プログラムの実行と同時に他の機能を行うように、プ
ロセッサ・モジュール２０のマイクロプロセッサを解放
する。

【００２０】Ｉ／Ｏモジュール１８に対するデータブロ
ック転送、並びに複雑な数学的演算や論理演算のような
ある種の機能は、梯子型論理プロセッサ３９は実行でき
ない。これらの複雑な制御プログラム機能は、汎用プロ
セッサ・セクション４０により実行される。プロセッサ
・モジュール２０のこのセクション４０には、分離され
た専用のローカル・アドレス・バス４２及びローカル・
データ・バス４３にそれぞれ接続される第２マイクロプ
ロセッサ４１が含まれる。このバス４２及び４３の組に
よって、第２マイクロプロセッサ４１は第２ＲＯＭ４４
及び第２ローカル・ランダム・アクセス・メモリ（ＲＡ
Ｍ）４５に結合される。第２ＲＯＭ４４には、第２マイ
クロプロセッサ４１によって実行される、さらに複雑な
梯子型論理動作を行うためのファームウエアが格納され
ている。

【００２１】Ｂ．ファンクション・カードのハードウエ
ア タイミング回路４７は、システム・クロック信号を受信
し、第２マイクロプロセッサ４１、メモリ４４及び４５
に必要なタイミング信号及び制御信号をつくり出す。一
対の送信用ゲート４８及び４９により、汎用プロセッサ
・セクション４０のローカル・アドレス・バス４２及び
ローカル・データ・バス４３は、共用アドレス・バス４
２及び共用データ・バス４３から分離されている。これ
らのゲート４８及び４９が、第２マイクロプロセッサ４
１からのコマンドに応答して導通となると、ローカル・
バス４２及び４３は共用バス３３及び３４と電気的に接
続される。第２マイクロプロセッサ４１が梯子型論理プ
ロセッサ３９内のアービトレーション回路によって共用
バス３３及び３４へのアクセスが許可された場合にの
み、ゲート４８及び４９を導通とする動作が行われる。

【００２２】図３を参照すると、メモリカード３０は、
カード３０がプロセッサ・モジュール２０の前面パネル
内のスロットに挿入されると通信プロセッサ・セクショ
ン２１のコネクタ３７と噛み合うコネクタ５０を持って
いる。コネクタ５０の端子部分の第１グループは通信プ
ロセッサ・セクション内の制御線２５に結合する。メモ
リカード・コネクタ５０のほかの端子は内部アドレス・
バス５１と１６ビット並列の内部データ・バス５２を、
通信プロセッサ・セクション２１内のローカル・アドレ
ス・バス２３およびローカル・データ・バス２４へそれ
ぞれ結合する。メモリカード３０をバス２３、２４およ
び２５へ結合することにより、プロセッサ・モジュール
内の第１マイクロプロセッサ２２はファンクション・カ
ード３０とインターフェース接続することができる。

【００２３】各ファンクション・カードは、読み出し／
書き込みメモリ、読み出し専用メモリ、特殊用途数学処
理コ・プロセッサ（ｃｏ−ｐｒｏｃｅｓｓｏｒ）あるい
は増設外部通信インターフェース回路という名称の１つ
或いは２つ以上の異なるファンクションを備えている。
図３に示す特殊なファンクション・カード３０は３種類
の異なるファンクションを含んでいる。即ち、ＥＰＰＲ
ＯＭ６１内の不揮発製メモリ、ランダム・アクセス・メ
モリ６２及びシリアル通信インターフェース６３の３種
類のファンクションである。たとえば、不揮発性メモリ
は、汎用プロセッサ・セクション４０用のユーザ定義制
御プログラム、あるいは回路網インターフェース回路２
９へ接続される回路網に必要な特殊プロトコルに合わせ
て通信セクション２１を構成するプログラムを格納でき
る。ランダム・アクセス・メモリ６２はプロセッサ・モ
ジュールが使用できるメモリの量を拡大する一方、シリ
アル通信インターフェースはプログラマブル・コントロ
ーラ１０を通信回路網上の他の装置へ結合することがで
きる。

【００２４】模範的なファンクション・カード３０は、
各種ファンクションの電子回路を含むメイン・セクショ
ン５６と、プロセッサ・モジュール２０からの演算情報
および各種ファンクションを利用するための情報を格納
する識別ＩＤセクション５４に分割される。メイン・セ
クション５６は、カードのアドレス・バスに結合される
アドレス復号器５８を有する。この主アドレス復号器５
８は、２５本の制御線２５のうちのひとつ、メイン・セ
レクト（ＭＡＩＮ ＳＥＬＥＣＴ）上の信号により動作
可能とされる。動作可能とされると、主アドレス復号器
５８はバス５１上に送られたアドレスに応答して、３種
類のファンクション回路６１、６２および６３のうち、
アドレス指定されている１つの回路へイネーブル（ｅｎ
ａｂｌｅ；動作可能化）信号を発行する。

【００２５】ＥＥＰＲＯＭ６１が、主アドレス復号器５
８からの信号によって動作可能とされると、カードバス
５１上のアドレスによりＥＥＰＲＯＭ内の記憶場所がア
クセスされ、そこに格納されているデータがカード・デ
ータ・バス５２およびプロセッサ・モジュール２０の内
部データ・バス２４へ送られることになる。同様にＲＡ
Ｍ６２は別の時間に主アドレス復号器５８からの制御信
号によって動作可能とされ、アドレス・バス５１上の信
号が指定する位置へ、バス５２で送られるデータの格
納、あるいは、格納されているデータのカード・データ
・バス５２への送出、のいずれかを行う。データ転送の
方向は、読み出し／書き込み制御線上の信号によって決
定される。シリアル通信インターフェースは、ファンク
ション・カード３０の露出している側のコネクタ５３に
取付られるシリアル通信回路網とインターフェース接続
する従来形装置である汎用非同期送／受信器（Ｕｎｉｖ
ｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖ
ｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）（ＵＡＲＴ）を含んで
いる。

【００２６】図４はファンクション・カードのメイン・
セクション５６に割り当てられたアドレス・マップを示
す。アドレス空間はセクションに分割されており、各セ
クションは、カードによってサポートされた、それぞれ
異なるファンクションあるいは、これらのファンクショ
ンの間のスペース（割り当てされていないアドレス）に
対応している。図３のファンクション・カードの場合、
これらアドレスのあるものはＥＥＰＲＯＭ６１、ＲＡＭ
６２およびＵＡＲＴ６３に割り当てられている。ＵＡＲ
Ｔと同様に、２種類のメモリ・セクションは、ファンク
ションの１種類であるスペース・セクションとともに、
「ファンクション」と呼ばれている。多数の集積回路が
必要なファンクションの場合、１枚のカード３０がすべ
てこのファンクションで占有されるため、ただ１つのフ
ァンクションしか実現できない。

【００２７】後で詳細に説明されるとおり、識別セクシ
ョンに格納される演算情報（ｏｐｅｒａｔｉｏｎａｌ
ｉｎｆｏｒｍａｔｉｏｎ）バイトのあるものはファンク
ションに割り当てられたアドレス空間の大きさによっ
て、ファンクションの大きさ（ファンクション・サイ
ズ：Ｆａｎｃｔｉｏｎ ｓｉｚｅ）を指定する。ひとつ
の機能によって使用されるアドレスの実際の数は、メモ
リ形カードの場合、数アドレスから数百万アドレスまで
の広い範囲をとることができる。この広い割当範囲をわ
ずか数バイトの格納データでカバーするため、ファンク
ション・サイズはアドレスのブロック数により指定され
ている。しかし、所与の機能によって使用される実際の
アドレスは、これらのうちの１つのブロック境界で終わ
ることはない。その場合、当該ブロックの残ったアドレ
スはスペース形機能に割当てられ、アクセスを容易にす
るため、次の機能に対するアドレスは次のアドレスのブ
ロック境界で始まる。この方法で、メモリカード上の他
の機能の前あるいは他の機能と他の機能の間のすべての
隣接アドレス位置を保証することができるように、スペ
ース機能が使用される。結果として、ファンクション・
サイズ（「スペース」のサイズも含めて）を見失わない
ように注意し、そして、機能０はアドレス００Ｈに始ま
ることを知っていることにより、第１マイクロプロセッ
サ２２は各機能の先頭アドレスを計算することができ
る。

【００２８】たとえば、ＥＥＰＲＯＭ６１に割り当てら
れたアドレスは、図４のメモリ・マップの中でファンク
ション０と呼ばれ、点線７１で示されているように、ア
ドレスブロック境界で終わっていない。その結果、スペ
ース形ファンクション（ファンクション１）があるサイ
ズで定義され、演算情報が指定できる次のアドレスのブ
ロック境界でファンクション１が終わっている。このこ
とは実線７２で示されている。ファンクション２はＲＡ
Ｍ６２に該当していて、格納されているファンクション
・サイズの演算情報により指定されるアドレスのブロッ
ク境界で終わるように割り当てられたアドレス・セクシ
ョンを有している。したがって、ファンクション２の後
にはスペース・ファンクションは必要なく、ファンクシ
ョン３がＵＡＲＴ６３に該当している。１枚のカード上
の実ファンクションおよびスペース・ファンクションの
数は、大きな数とすることが出来ないわけではないが、
好適な実施例の場合、１から１５の間となるであろう。

【００２９】再び図３を参照すると、ファンクション・
カード３０の識別セクション５４には第２アドレス復号
器６４が含まれる。この第２アドレス復号器６４は、制
御線２５のうちの１つ、ＩＤセレクト（ＩＤ ＳＥＬＥ
ＣＴ）制御線によって動作可能とされる。ＩＤアドレス
復号器６４は動作可能とされるとカード・バス５１上の
独自アドレスに応答して、メイン・セクション電源スイ
ッチ６０あるいはＩＤセクション電源スイッチ６６に対
して電源供給制御信号（ｐｏｗｅｒｓｕｐｐｌｙ ｃｏ
ｎｔｒｏｌ ｓｉｇｎａｌ）を発行する。これらの制御
信号は電源スイッチ６０および電源スイッチ６６の開閉
を制御し、ファンクション・カードの関連セクションの
要素に電源を供給する。メイン・セクション電源スイッ
チ６０はメイン・セクション５６の要素に電力を供給
し、一方、ＩＤセクション電源スイッチ６６はＩＤセク
ション内のデータ・レジスタ６８へ電力を供給する。こ
のように、ファンクション・カード３０は、ファンクシ
ョン・カード３０の中で第１マイクロプロセッサ２２が
アクセスしたいセクションにだけ電流を供給して、電力
を節約している。

【００３０】またＩＤアドレス復号器６４はバス５１上
の別範囲のアドレスに応答して、ＩＤデータ・レジスタ
６８へのデータ書き込みおよびＩＤデータ・レジスタ６
８からのデータ読み出しを起動する制御信号を与える。
図５Ａを参照すると、２５６のアドレス（論理アドレス
００Ｈ〜ＦＦＨ）がＩＤデータ・レジスタ６８のアッセ
ンブリへ割り当てられている。ＩＤデータ・レジスタ６
８は８ビット幅、或いは１６ビット幅の記憶装置のいず
れかによって形成される。１６ビット幅レジスタは、カ
ード・データ・バス５２上に送られる１６ビットすべ
て、即ち１ワード、を格納することが出来るが、８ビッ
ト幅レジスタはカード・データ・バス５２上の１ワード
中の１バイトを格納することが出来るだけである。２種
類のファンクション・カードの動作方法を説明するが、
８ビット幅レジスタはデータ・バスの最小本数の線に結
合されているものとし説明されている。

【００３１】ＩＤデータ・レジスタ６８は２つのグルー
プに分割される。即ち、一方のグループはプロセッサ・
モジュールによってファンクション・カードに書き込ま
れたデータを格納し、他のグループはプロセッサ・モジ
ュールによって読み出されるデータを格納する。説明を
簡単にするため、プロセッサ・モジュールからの記憶場
所の各組にたいするアクセスの種類に基づいて、ここで
はこれらのグループは、それぞれ「書き込み専用レジス
タ」７４および「読み出し専用レジスタ」７５と呼称す
る。書込み専用レジスタ７４はアドレス００Ｈ〜０ＦＨ
の範囲に含まれる８ビットの記憶場所から形成され、こ
れに第１マイクロプロセッサ２２により演算情報が書き
込まれる。後で説明されるように、プロセッサ・モジュ
ール２０は書き込み専用レジスタ７４からのデータを読
み出すことはできないけれども、ファンクション・カー
ドの回路はこの記憶場所の組に入っているデータを読み
出して利用することが可能である。

【００３２】読み出し専用ＩＤデータ・レジスタ７５は
ＩＤセクション５４の２５６のアドレスを、それぞれ１
６アドレスの１６グループに分割する。これらグループ
の１５グループが、ファンクション・カードに定義され
るであろう１５のファンクション（ファンクション０〜
ファンクション１４）に割り当てられる。読み出し専用
レジスタ記憶場所の各グループには、該当するカードの
ファンクションを第１マイクロプロセッサ２２がどのよ
うに利用することが出来るかを定義する、８バイトの情
報が保持される。ここで、書き込み専用レジスタのアド
レスは読み出し専用レジスタの記憶場所内のファンクシ
ョン０のアドレスグループと重複していることに注意さ
れなければならない。しかし、読み出し／書き込み制御
信号はこれら記憶場所を同時にひとつだけ動作させるの
で、これら異種レジスタの間に矛盾は生じない。ＩＤセ
クション５４の１６の上位アドレス（論理レジスタＦ０
Ｈ〜ＦＦＨ）は、電源スイッチ６９および電源スイッチ
６６のようなカードの動作を制御するのに使用される。
別のＩＤデータ・レジスタの内容は、ファンクション・
カード全体の動作に関連させて、以下に説明される。

【００３３】図３に示すとおり、メモリ形ファンクショ
ン・カード３０はクロック回路６７も含んでおり、この
クロック回路６７はプロセッサ・モジュール２０内のメ
イン・クロツク２８からのクロック信号を受信し、この
クロック信号から、ファンクション・カードの諸要素に
必要な他のタイミング信号（示されていない）をつくり
出す。ＤＴＡＣＫという記号の「データ伝送肯定応答」
回路６９は、メモリ形ファンクション・カードへおよび
からデータを転送するために使用される通常の出力制御
信号をつくり出す。ＤＴＡＣＫ信号はコネクタ５０を介
して制御線２５の１本で使用される。

【００３４】またファンクション・カード３０は、プロ
グラマブル・コントローラが電源オンとなったときファ
ンクション・カード内の各種要素を初期状態に設定する
ため、プロセッサ・モジュール２０からリセット（ＲＥ
ＳＥＴ）信号を受信してこれら要素にリセット信号を発
行するリセット回路６５を含んでいる。ファンクション
・カード３０が正常にリセットされた後、リセット回路
６５は、ファンクション・カードにより実行された初期
設定および診断動作がいずれも成功裡に終了したことを
第１マイクロプロセッサ２２へ報告するため、制御線２
５の１本を介して割り込み要求（ＩＲＥＱ）を送出す
る。

【００３５】カード・プレゼント（ＣＡＲＤ ＰＲＥＳ
ＥＮＴ）という記号の制御線２５の別の１本は、カード
がプロセッサ・モジュールのコネクタ３７へ挿入されて
いる場合、グラウンドに引っ張られる。カード・プレゼ
ント信号線上の低（ＬＯＷ）論理レベルは第１マイクロ
プロセッサ２２にファンクション・カードの存在を示
す。他の型式のファンクション・カードに必要な場合
は、その他の別の制御線を使用することができる。ま
た、図示されていないが、ファンクション・カードのコ
ネクタ３７およびコネクタ５０には電力供給線用の端子
がある。

【００３６】ユーザにより、ファンクション・カード３
０がプロセッサ・モジュール２０に挿入されプログラマ
ブル・コントローラ１０に電力が供給されると、初期電
源オン処理手順（ｉｎｉｔｉａｌ ｐｏｗｅｒ−ｕｐ
ｓｅｑｕｅｎｃｅ）がプロセッサ・モジュールにより実
行される。この処理手順はカード・プレゼント制御線が
接地されていることを検出し、ファンクション・カード
が通信プロセッサ・セクション２１のコネクタ３７に結
合されていることを示す。プロセッサ・モジュール２０
がファンクション・カードの存在を検出したとしても、
ファンクション・カード内のリセット回路６５は、プロ
セッサ・モジュールがシステムリセット信号を発行しか
つ除去した後の一定時間間隔以内に、割り込み要求をＩ
ＲＥＱ線に送出しなければならない。割り当てられた時
間内に、この割り込み要求が第１マイクロプロセッサ２
２により受信されない場合、マイクロプロセッサはファ
ンクション・カードは故障していると考え、該カードに
アクセスすることを試みない。さらに、プロセッサ・モ
ジュールがカードを最初にアクセスした場合、ファンク
ション・カード３０は、一定時間間隔の後であるいは数
ミリ秒以内のいずれかで割り込み要求を除去しなければ
ならない。ファンクション・カード３０が時間までに割
り込み要求を除去することに失敗すれば、第１マイクロ
プロセッサ２２もまた該カードは故障していると考え
る。

【００３７】正常なリセット処理手順がファンクション
・カードにより照合された後、第１マイクロプロセッサ
２２は初期電源オン処理手順の一部として、図６のフロ
ーチャートにより示されるファンクション・カード初期
設定ルーチンを実行する。本ルーチンの第１ステップ８
０で、第１マイクロプロセッサ２２は、ファンクション
・カード識別セクション５４の中の制御アドレス（Ｆ０
Ｈ〜ＦＦＨ）の範囲内で特別に定義されたアドレスへ、
これによってＩＤセクション電源スイッチ６６を閉じる
１ワードのデータを書き込む。特に、第１マイクロプロ
セッサ２２は、ファンクション・カード３０に伸びるＩ
Ｄセレクト制御線に「真」の論理レベル信号を加える。
この信号がＩＤアドレス復号器６４を起動すると、ＩＤ
アドレス復号器６４はカード・バス５１上の所与のアド
レス信号の存在に応答して電力供給制御信号をＩＤセク
ション電源スイッチ６６へ送り、ＩＤデータ・レジスタ
６８に電力を加えるためにスイッチを閉じさせる。ＩＤ
アドレス復号器６４は、電源スイッチの制御アドレスを
解釈するために常に電力が供給されていることが理解さ
れる。この時、プロセッサ・モジュールによりカード・
データ・バス５２に送られるデータをファンクション・
カード３０は使用しないので、このデータ・ワードの内
容は重要ではない。ここで、ＩＤセクション５４の別の
特定アドレスに書き込まれるとＩＤアドレス復号器６４
がＩＤセクション電源スイッチ６６を開き、あるいはメ
イン・セクション・電源スイッチ６０を同様に制御する
ことに注意しなければならない。このように、特定の制
御アドレスは、プロセッサ・モジュール２０にアクセス
されているＩＤセクション５４あるいはメイン・セクシ
ョン５６にだけ電流を供給することにより、ファンクシ
ョン・カード３０の電力を節約し、熱の発生を抑えてい
る。

【００３８】ＩＤセクション５４に電力が供給される
と、第１マイクロプロセッサ２２はＩＤデータ・レジス
タ６８の書き込み専用領域に演算情報を逐次格納する。
このデータは一般に第１マイクロプロセッサ２２および
プロセッサ・モジュール２０に関する性能情報を提供し
ており、後で説明するように、これにより精巧なファン
クション・カード３０は、所与のプロセッサ・モジュー
ルと共に自身を最適機能に構成することが出来る。ファ
ンクション・カードを最適機能に構成出来る（ｃｏｎｆ
ｉｇｕｒａｂｉｌｉｔｙ ｏｆ ｔｈｅ ｆｕｎｃｔｉ
ｏｎ ｃａｒｄ）というこの性質によって、ファンクシ
ョン・カードは、異なったマイクロプロセッサと信号タ
イミング条件を利用している多数の型式のプロセッサ・
モジュールとともに使用できることが可能になる。

【００３９】ファンクション・カード３０に送られる演
算情報の各バイトを説明する前に、ＩＤデータ・レジス
タ６８の書き込み専用領域内の記憶場所の編成を概観す
ることは有益であろう。先に注意したとおり、プロセッ
サ・モジュール内のデータ・バス２４，３４および４３
は１６ビット幅であるが、ＩＤデータ・レジスタ６８に
使用されている記憶装置は８ビット幅あるいは１６ビッ
ト幅のいずれかである。８ビット幅記憶装置はカード・
データ・バス５２の下位８ビットに結合されるだけであ
る。このように、第１マイクロプロセッサ２２がデータ
・バス２４および５２の上位８ビットに送るデータは、
前記ＩＤデータ・レジスタ６８によって保持されないで
あろう。

【００４０】８ビットおよび１６ビットレジスタの双方
を収容するために、データの各ワードはファンクション
・カード３０に２回書き込みされる。１回目は該データ
がプロセッサ・モジュール２０の中でつくられたのと同
じ形式で、２回目は該ワードのバイトを交換して書き込
まれる。即ち、書き込まれる第１のワードの上位バイト
が書き込まれる次のワードの下位バイトになり、第１の
ワードの下位バイトが第２ワードの上位バイトになる。
このように、１６ビット幅ＩＤデータ・レジスタ６８を
備えたファンクション・カード３０は、カードに１つ置
きのデータ・ワードを格納することにより、１回に１ワ
ード方式（ｏｎｅ ｗｏｒｄａｔ ａｔｉｍｅ）でデー
タを格納する。ＩＤデータ・レジスタ６８の８ビット幅
アッセンブリは、ＩＤデータを連続して書かれた２バイ
ト（即ち、送られる各データ・ワードの下位バイト）と
して格納する。

【００４１】図３および図６を参照すると、第１マイク
ロプロセッサ２２はステップ８１で、ファンクション・
カード３０上のＩＤデータ・レジスタ６８の書き込み専
用領域内に演算情報の格納を開始する。演算情報の第１
ワードは、下位バイトに通信プロセッサ・セクション２
１のクロック・スピードの記号を含んでおり、最上位バ
イトには「チップ選択設定」（Ｃｈｉｐ Ｓｅｌｅｃｔ
Ｓｅｔ Ｕｐ）と呼ばれるデータが含まれる。チップ
選択設定データは、ファンクション・カード３０のメイ
ン・セレクト信号が真となるときと、メイン・クロック
から送られてくる次のクロック信号パルスの予め定義さ
れたパルス波形エッジ（ｐｒｅｄｅｆｉｎｅｄ ｅｄｇ
ｅ）の間の時間間隔を表している。これが立ち上がりエ
ッジあるいは立ち下がりエッジのいずれかであること
は、制御線２５の中で「パルス・エッジ参照」（ＰＵＬ
ＳＥ ＥＤＧＥ ＲＥＦＥＲＥＮＣＥ）という記号のつ
いた１本の制御線上の信号の論理レベルにより示され
る。各ＩＤデータ・ワードの下位及び上位の双方のバイ
トの１ビットはそのバイトの残りのビットの奇数パリテ
ィを示している。

【００４２】演算情報を格納するため、第１マイクロプ
ロセッサ２２は「真」のＩＤセレクト信号をファンクシ
ョン・カード３０へ、書き込みの論理レベルを、読み出
し／書き込み制御線へ、そして所望のＩＤデータ・レジ
スタのアドレスをアドレス・バスへ供給する。ＩＤアド
レス復号器６４はこの連続した信号列に応答して、ファ
ンクション・カード・データ・バス５２上に送られたデ
ータを格納するため、書き込み専用領域内の適当なＩＤ
データ・レジスタを動作可能とする。ＤＴＡＣＫ回路
は、転送を完了するため「真」のＤＴＡＣＫ信号を第１
マイクロプロセッサ２２へ戻す。

【００４３】図５Ｂは１６ビット幅のＩＤデータ・レジ
スタ・アッセンブリを持つカードの書き込み専用記憶領
域のメモリ・マップを示し、図５Ｃは８ビット幅のＩＤ
データ・レジスタ・アッセンブリを持つカードの同様な
メモリ・マップを示す。１６ビット幅のＩＤデータ・レ
ジスタを持つファンクション・カードのために、第１デ
ータ・ワードの各バイトは、第１レジスタの半分の別々
の８ビット幅の中に格納され、図５Ｂの中で、これら半
分（ｒｅｇｉｓｔｅｒ ｈａｌｖｅｓ：半レジスタ）は
個々の論理アドレス００Ｈ及び０１Ｈを持っている。モ
トローラ６８０００マイクロプロセッサについてよく理
解されているとおり、カード・データ・バス５１上のア
ドレス信号は一対の半レジスタを選択し、第１マイクロ
プロセッサ２２からの信号、上位データ・ストローブ
（ＵＰＰＥＲ ＤＡＴＡＳＴＲＯＢＥ）および下位デー
タ・ストローブ（ＬＯＷＥＲ ＤＡＴＡ ＳＴＲＯＢ
Ｅ）信号は、個別にレジスタの各半分を動作可能とす
る。

【００４４】８ビット幅のＩＤデータ・レジスタ・アッ
センブリ６８を持つファンクション・カードの場合、Ｉ
Ｄアドレス復号器６４は復号器が受信する各アドレスの
記憶場所を１つだけ動作可能とする。この場合、ＩＤデ
ータ・レジスタ６８は、カード・データ・バス５２の下
位ビット線８本だけに結合され、カードへ送られる各デ
ータ・ワードの下位バイトだけを受信する。これは図５
Ｃのメモリ・マップにより図示されているように、書き
込み専用レジスタは奇数番号の論理アドレスのデータだ
けを格納する。このように、第１マイクロプロセッサ２
２が演算情報の第１ワードをファンクション・カード３
０へ書き込む場合、第１ワードの下位バイト、即ち、ア
ドレス０１Ｈのクロック・スピードだけが、ＩＤデータ
・レジスタ６８に格納される。第１ワードの上位バイト
はファンクション・カードには必要がないので、このバ
イトは保持されない。

【００４５】演算情報の第１ワードがＩＤデータ・レジ
スタ６８の適当なアドレスに書き込まれると、ステップ
８３で、第１マイクロプロセッサ２２はその第１ワード
の両バイトを交換する。この時、この交換処理によって
クロック・スピード・データはデータ・ワードの上位バ
イトに、そしてチップ選択設定データは下位バイトに配
置される。論理アドレス０２Ｈおよび０３Ｈの対をアク
セスするため、レジスタ・アドレス・ポインタはステッ
プ８４で増分される。ステップ８５で、演算情報の交換
処理されたワードは、ファンクション・カードのアドレ
ス指定されたＩＤデータ・レジスタに書き込まれる。

【００４６】１６ビット幅のＩＤデータ・レジスタ６８
を持つカードは、これら項目のデータをレジスタ００Ｈ
〜０１Ｈの中に格納してしまっているので、該カードは
論理アドレス０２Ｈおよび０３Ｈにレジスタを持ってい
ない。これについては図５Ｂを参照されたい。このよう
に、この種類のカードは交換されたデータ・ワードを格
納しない。しかし、図５Ｃに見られるように、８ビット
幅のＩＤデータ・レジスタを持つファンクション・カー
ドは論理アドレス０３Ｈにレジスタを持っている。後者
のカードは交換データ・ワードの下位バイト、チップ選
択設定データをこのレジスタに格納する。８ビット幅の
ＩＤデータ・レジスタ・アッセンブリは、ファンクショ
ン・カード３０へ送られる各データ・ワードの下位バイ
トを格納するだけであるが、この二重ワード記憶サイク
ル（ｄｕａｌ ｗｒｏｄ ｓｔｏｒａｇｅ ｃｙｃｌ
ｅ）が完了すると、このＩＤデータ・レジスタ・アッセ
ンブリには、データ・ワードの中で送られる情報の２つ
の項目、即ち、クロック・スピードおよびちチップ選択
設定データが含まれることになるであろう。

【００４７】ステップ８６で、第１マイクロプロセッサ
２２は、演算情報のすべてのワードがファンクション・
カード３０に書き込まれたことを判定する。書き込むべ
き演算情報が残っていれば、ファンクション・カード初
期設定ルーチンはステップ８７へ分岐し、ここでレジス
タ・アドレス・ポインタは増分されて、次の１６ビット
・レジスタのアドレスになる。これで、プログラムの実
行はステップ８１へ戻ることになるから、第１マイクロ
プロセッサ２２は第１ＲＡＭ２７からのファンクション
・カード演算情報の次のワードを取得して記憶処理を繰
り返すことができる。ファンクション・カード初期設定
ルーチンは、演算情報の全ワードが格納されるまでステ
ップ８１〜ステップ８７のループを続行する。

【００４８】演算情報のバイト対のそれぞれを格納する
処理は同一であるから、残りのバイトの格納方法に関す
る説明を詳述せず、むしろ、これらのバイトの内容だけ
を説明はる。論理アドレス０４Ｈ〜０７Ｈのレジスタ
は、この時の好適な実施例の中では、使用されていない
他のバイトとともに、１バイトの構成データだけを保持
している。しかし、使用するように定義されていれば、
該バイトを保持するレジスタが提供される。論理アドレ
ス０５Ｈのレジスタに格納されたデータ・バイトは「パ
リティ／デバイス・タイプ」（Ｐａｒｉｔｙ／Ｄｅｖｉ
ｃｅ Ｔｙｐｅ）と呼ばれ、そのビットは各種の運転パ
ラメータを示す。とくに、第１マイクロプロセッサ２２
が、ファンクション・カード３０のメイン・セクション
へ書き込まれる全バイトにたいするパリティビットを発
生させるだけでなく、マイクロプロセッサが読み出す全
バイトについてパリティ検査を実行するかどうかを示す
１つのビットがある。パリティ／デバイス・タイプ・バ
イトの３ビットは、プロセッサ・モジュール・通信セク
ション２１の中で使用される第１マイクロプロセッサ２
２の種類を符号化する。たとえば、このマイクロプロセ
ッサは、モトローラの６８０００、６８０１０あるいは
６８０２０モデルとなるであろう。信号のタイミングは
マイクロプロセッサの機種によってそれぞれ異なるの
で、マイクロプロセッサを明示することが必要である。
たとえば、前に指摘したように、チップ選択設定の間隔
は、有効チップ・イネーブル信号（ｖａｌｉｄ ｃｈｉ
ｐ ｅｎａｂｌｅ ｓｉｇｎａｌ）の後にくるシステム
・クロックの予め定義されたエッジで終わる。６８００
０マイクロプロセッサに対しては、クロック信号の立ち
上がりエッジが使用されるが、６８０Ｘ０ファミリ内の
他のマイクロプロセッサにはクロック信号の立ち下がり
エッジが使用される。パリティ／デバイス・タイプ情報
の他の３ビットはプロセッサ・モジュール２０内のロー
カル・データ・バス２４の容量性負荷を示す。バスの容
量が大であればあるほどより多くの時間がかかるので、
ファンクション・カード３０のバス・アクセス時間を決
定する場合に本パラメータを考慮しなければならない。

【００４９】好適な実施例の中で、ＩＤデータ・レジス
タ６８に格納される演算情報の最終クラスは、「自由サ
イクル・タイム」（Ｆｒｅｅ Ｃｙｃｌｅ Ｔｉｍｅ）
と呼ばれる。自由サイクル・タイムは、ファンクション
・カードに対して使用できる時間、即ち、カード・デー
タ・バス５２に有効データを送る（ｄｒｉｖｅ ｄａｔ
ａ ｖａｌｉｄ）ために使用できる時間の総計であり、
メイン・セレクト信号が「真」となった後で、（カード
へ送られるパルス・エッジ参照信号により示されるとお
り）、次のシステム・クロックの立ち上がりエッジある
いは立ち下がりエッジで始まる。自由サイクル・タイム
は２バイト、即ち、２つの記憶レジスタを必要とする１
ワードによって指定される。ファンクション・カードに
よってこの自由サイクル・タイム内でカード・データ・
バス５２上へ要求された有効データが送られることがで
きれば、第１マイクロプロセッサ２２がデータを要求す
る時までにデータが入手可能となるから、データ転送肯
定応答（ＤＴＡＣＫ）信号が直ちに送出されることがで
きる。後で説明するとおり、最適データ交換能率を得る
ためには、いつＤＴＡＣＫ信号を立ち上げるべきかとい
うことを判断するため、高性能ファンクション・カード
３０は演算情報を使用する。

【００５０】演算情報のすべてのワードがＩＤデータ・
レジスタ６８の書き込み専用領域に格納されると、ファ
ンクション・カード初期設定ルーチンの実行はステップ
８６からステップ９０へ進む。ここで、第１マイクロプ
ロセッサ２２は読み出し専用ＩＤデータ・レジスタ７５
からの各ファンクションを定義するデータの読み出しを
開始する。ＩＤセクション５４に対する書き込みサイク
ルと一致をとるため、第１マイクロプロセッサは１６ビ
ット読み出しサイクルを実施する。８ビット或いは１６
ビットのＩＤデータ・レジスタ６８のいずれかを持った
ファンクション・カードを収容するため、ファンクショ
ン記述情報（ｆｕｎｃｔｉｏｎ ｄｅｓｃｒｉｐｔｉｖ
ｅ ｉｎｆｏｒｍａｔｉｏｎ）は奇数番号の論理アドレ
スのデータ・レジスタだけに格納される。図５Ｄは、１
６ビット幅ＩＤデータ・レジスタ・アッセンブリの書き
込み専用記憶領域に、ファンクション０の情報が格納さ
れる様子を示している。この記憶装置には、偶数の論理
アドレスを持った半レジスタは空きとなっている。同様
に、図５Ｅは、奇数の論理アドレスのレジスタだけを持
つ８ビット幅ＩＤデータ・レジスタ・アッセンブリ６８
の書き込み専用記憶領域に、ファンクション０の情報が
格納される様子を示している。したがって、これらのレ
ジスタの幅に関係なく、いつもファンクション記述情報
は、各読み出しサイクルの間、カード・データ・バス５
２の下位バイト線により転送される。

【００５１】図５Ｄ、図５Ｅおよび図６を参照すると、
第１マイクロプロセッサ２２は、ステップ９０でレジス
タ・アドレス・ポインタを、書き込み専用記憶領域の第
１グループの先頭、即ち、論理アドレス００Ｈにリセッ
トして、ファンクション記述データの読み出しを開始す
る。第１マイクロプロセッサ２２は、制御線２５の読み
出し／書き込み線上に論理的に「真」のＩＤセレクト信
号並びに読み出しの論理レベルを送出する。これらの信
号は、読み出そうとしているＩＤデータ・レジスタのア
ドレスと共にファンクション・カードによって受信され
る。これらの信号に対応して、ファンクション・カード
３０は最初の２つの読み出し専用記憶レジスタ７５の内
容をデータ・バス５２へ供給する。８ビットレジスタを
持ったファンクション・カードの場合、相対アドレス０
１Ｈの記憶場所の内容だけがデータ・バスに供給され
る。

【００５２】ファンクション・カード３０から読み出さ
れているデータはコネクタ３７およびコネクタ５０を経
由してローカル・データ・バス２４へ転送される。ステ
ップ９２で、第１マイクロプロセッサ２２は、このデー
タをローカル・データ・バス２４から受信し、ファンク
ション・カード３０の各ファンクションにたいするアク
セスデータを保持するように指定された第１ＲＡＭ２７
の記憶領域へこのデータを転送する。第１ＲＡＭ２７の
この領域はテーブルを形成し、このテーブルから、第１
マイクロプロセッサは、後で別のファンクションをアク
セスするために使用するファンクション・カード情報を
迅速に取得することができる。

【００５３】ステップ９３で、カード３０のＩＤセクシ
ョン５４から、ファンクション記述データの最終ワード
が読み出されたかどうか判断するため、第１マイクロプ
ロセッサ２２による検査がおこなわれる。最終ワードが
読み出されたのであれば、初期設定ルーチンは終了す
る。そうでなければ、カードのレジスタ・アドレス・ポ
インタは、ステップ９４で増分され、初期設定ルーチン
の実行はステップ９１へ戻りカードからファンクション
情報の次バイトを読み出す。このプログラムのループ
は、ファンクション・カード３０のファンクション１４
のレジスタからファンクション記述情報の最終バイトが
読み出されるまで実行される。

【００５４】図５Ｄおよび図５Ｅに示されるとおり、１
６バイトの大きさの記憶場所が１５のファンクション
（ファンクション０〜ファンクション１４）のそれぞれ
に割り当てられ、それぞれが所与のファンクション・カ
ードに供給される。このレジスタのうち、アドレスが０
０Ｈの第１レジスタには、ファンクションの種類を定義
する情報が含まれる。「ファンクション・タイプ」（Ｆ
ｕｎｃｔｉｏｎ Ｔｙｐｅ）の各ビットによって与えら
れる情報は表１の中に定義されるとおりである。

【００５５】

【表１】

【００５６】原価の低減あるいはスペースの節約をする
ことを考えると、カード上でつくられる各データ・バイ
トのためにパリティビットを発生させる回路をファンク
ション・カードに持たせることはできないであろう。フ
ァンクション・タイプ・バイトのビット０は、プロセッ
サ・モジュール２０によりファンクション・カードのメ
イン・セクション５６からデータが読み出されたとき、
当該カードのファンクションがパリティビットを供給す
るかどうかを定義する。ビット１はそのカードに別のフ
ァンクションが定義されているか、あるいは現在のファ
ンクションが最終ファンクションであるかどうかを示
す。メイン・セクション５６へアクセスしている間に、
どれだけのファンクションが当該カードに供給されてい
るか判断するため、このビット１が第１マイクロプロセ
ッサ２２により利用される。ビット２〜６は、スペース
・ファンクション、ＥＥＰＲＯＭあるいはスタティック
ＲＡＭを指定するというように、現在の定義中のファン
クション・タイプを数値により指定する。別のファンク
ション・タイプはＵＡＲＴ６３のような非メモリ形ファ
ンクションを指定する。ビット２〜６の上位の値（１Ｄ
Ｆ〜１ＦＨ）は、格納されたデータの他の１バイトある
いは２バイトが、本バイトにかわって、ファンクション
・タイプを指定することを示している。後で説明するよ
うに、これらのバイトは拡張タイプ・バイト０および拡
張タイプ・バイト１と呼ばれ、１バイトだけでできるフ
ァンクション・タイプよりも多くのファンクション・タ
イプを定義することができる。各ファンクション記述バ
イトの第８番目のビットはパリティビットであって、各
バイトのビット０〜７の奇数パリティを表している。

【００５７】ファンクション記述データの次のバイト、
「最高デバイス・スピード」は、ファンクション・カー
ドと互換性のあるマイクロプロセッサのスピードを示し
ている。このスピードは、第１マイクロプロセッサ２２
に適用できるクロック信号の最高周波数（たとえば２０
ＭＨｚ）により指定されるが、製造業者の仕様によって
指定されている。アドレスの準備パラメータや保持パラ
メータのような、第１マイクロプロセッサ２２の多くの
仕様はそれの最高スピードに関連している。所与のファ
ンクション・カード３０の回路は、ある種の最高スピー
ドまで動作できるマイクロプロセッサとインターフェー
ス接続するように設計されており、またこの最高スピー
ドはマイクロプロセッサの製造業者によって指定されて
いる。したがって、ファンクション・カード回路の設計
に合わせて動作するマイクロプロセッサの最高スピード
（最高周波数）を知ることによって、ファンクション・
カード回路と互換性があるかどうか第１マイクロプロセ
ッサ２２は判断することが出来る。

【００５８】最高デバイス・スピード・バイトの１ビッ
トは、プロセッサ・モジュールとの互換性のないことを
示すために、インテリジェント・ファンクション・カー
ドの回路によって動的にセットされる。インテリジェン
ト・ファンクション・カードは、プロセッサ・モジュー
ルによって書き込み専用ＩＤデータ・レジスタ７４に格
納された演算情報に対応して、必要な場合は、互換性の
ないことを示すこのビットの状態を変更する。一例を挙
げれば、指定されたクラスのマイクロプロセッサと、あ
るいはプロセッサ・モジュール２０のクロック・スピー
ドで、現在のファンクションが動作できないことをファ
ンクション・カード３０は判断できるのである。大抵の
場合、第１マイクロプロセッサ２２はカードに関して互
換性がないという問題のあることを判断する。しかし、
ある種のカードはＩＤデータ・レジスタ６８に書き込ま
れたデータを解析する十分な知的ファンクションを持っ
ていて、互換性の問題を判断することができる。知的フ
ァンクションを持っていない（ｄｕｍｐ）ファンクショ
ン・カードの互換性無しをあらわすビットは、永続的に
互換性ありを示す「偽」の状態におかれる。

【００５９】次のバイトは、該ファンクションに割り当
てられたアドレス空間の大きさを示し、「ファンクショ
ン・サイズ」と呼ばれる。本パラメータは、アドレス空
間のワード数という点で、３種の情報により指定され
る。２つの情報はファンクション・サイズ・バイトによ
り与えられる。ファンクション・サイズ・バイトのビッ
ト０およびビット１は、例えば、表２で定義されるよう
に、４つの値のうちの１つをとるアドレス・ブロックの
サイズを示す。

【００６０】

【表２】

【００６１】ここで、「Ｋ」は１０００を表している。
ファンクション・サイズ・バイトのビット２〜７は、１
から６４までの値をとる増分マルチプライヤを指定す
る。

【００６２】ファンクション・サイズを決定するために
必要な第３の情報は、ファンクション記述情報中の第１
バイト、アドレス０１Ｈのファンクション・タイプ情報
から引き出されるタイプ・サイズ・マルチプライヤであ
る。タイプ・サイズ・マルチプライヤは表３の中で指定
される関係によって決定される。

【００６３】

【表３】

【００６４】ひとつのファンクションに割り当てられる
アドレス空間の大きさは、ブロック・サイズに増分マル
チプライヤとタイプ・サイズ・マルチプライヤを乗算し
て計算される。たとえば、４Ｋのブロック・サイズを持
ち、増分マルチプライヤの値が４のＥＥＰＲＯＭのファ
ンクション・サイズは１２８Ｋワード（４Ｋ×４×８）
である。このタイプのＥＥＰＲＯＭに使用される増分マ
ルチプライヤによれば、ファンクション・サイズは３２
Ｋワードから２００万ワードの範囲の値をとることがで
きる。

【００６５】ファンクションの別の特徴は、第１マイク
ロプロセッサ２２がファンクション・カード３０との間
でデータの転送をおこなうときに使用する「ファンクシ
ョン・アクセス・タイム」という記号のバイトによって
与えられる。たとえば、カードによってデータ・バス５
２に送られたデータが正しいことの保証がマイクロプロ
セッサに与えられる前に、メイン・チップ・セレクト信
号をカードに送った後でマイクロプロセッサが待たなけ
ればならない時間間隔が読み出し中のアクセス・タイム
である。書き込み動作中、データ・バス５２からのデー
タの取得時間をカード回路が持っていることを保証する
ため、指定された時間の間、マイクロプロセッサは制御
信号とデータをファンクション・カードへ送らなければ
ならない。ファンクション・アクセス・タイム・バイト
中の１パターンのビットは、プロセッサ・モジュール２
０が論理的に「真」のＤＴＡＣＫ信号をファンクション
・カードから受信した後、カードへ送られている信号を
除去することを指定する。

【００６６】図５Ｅに示すファンクション記述情報の残
り２バイトは、「拡張タイプ・バイト０」および「拡張
タイプ・バイト１」である。この２バイトは任意データ
を与える。各バイトは、ファンクション・タイプと協同
して、さらに２５６のファンクション・タイプを指定し
動作可能としている。２つの拡張タイプ・バイトを一緒
に使用すると、６４，０００種類のファンクション・タ
イプまで指定することができる。

【００６７】カード３０からファンクション記述情報が
すべて読み出された後、ファンクション・カードに関す
る動作が継続することができるか判断するため、第１マ
イクロプロセッサ２２は該データを調査する。該ファン
クション・カードから読み出した情報あるいはそのパリ
ティが不正であれば、あるいは最高デバイス・スピード
・バイトの中の互換性がないことを表すビットがセット
されていれば、第１マイクロプロセッサ２２は正常動作
が開始できるか判断する。もしもプロセッサ・モジュー
ルが当該ファンクション・カードあるいは該カードの特
定ファンクションで動作できない場合、第１マイクロプ
ロセッサ２２は、図１に示す端末１１へ適切なエラーメ
ッセージを送信して、ユーザに連絡する。

【００６８】プロセッサ・モジュールが該ファンクショ
ン・カード３０で動作することができると判断すれば、
第１マイクロプロセッサ２２はファンクション・カード
ＩＤセクション５４の中の制御アドレス範囲（相対アド
レスＦ０Ｈ〜ＦＦＨ）内の別の特定アドレスへデータの
全バイトを書き込む。この制御アドレスへ書き込むと、
ＩＤアドレス復号器６４はＩＤセクション電源スイッチ
６６を開く。定義されたいろいろなアドレスへの書き込
み動作によって、カードのメイン・セクション５６のメ
イン・セクション電源スイッチ６０が開いたり閉じたり
する。ついで、第１マイクロプロセッサ２２は、ファン
クション・カード３０の回路動作が過渡期間を経過して
動作が安定するまでの短かい時間のあいだ待っている。
メイン・セレクト制御線へ「真」の信号を、別の制御線
へ適当な信号を、そしてカード・データ・バス５１およ
び５２へアドレス信号およびデータ信号を送ることによ
って、プロセッサ・モジュール２０はファンクション・
カード３０上の所望のファンクションにアクセスするこ
とができる。

【００６９】Ｄ．構成変更可能なＤＴＡＣＫ回路 前に指摘したとおり、インテリジェント・ファンクショ
ン・カードは、第１マイクロプロセッサ２２によって該
ファンクション・カードに書き込まれたデータを利用し
て、それが挿入されるプロセッサ・モジュール２０の型
式にインテリジェント・ファンクション・カードの動作
を適応させる。このデータの使用方法の１つは、プロセ
ッサ・モジュールのカードにたいするアクセス中のウエ
イト状態の数を最小にするか無くしてしまうように、Ｄ
ＴＡＣＫ回路６９を構成することである。図３に示すフ
ァンクション・カード３０は従来形のＤＴＡＣＫ回路を
使用している。この形式の回路は、アドレス復号器５８
あるいは６４の１つが適当なセレクト信号によって動作
可能とされたときから一定時間が経過した後、ＤＴＡＣ
Ｋ信号を発生させる。

【００７０】しかし、プロセッサ・モジュール２０がデ
ータを必要とする場合、データが最終的に使用可能であ
ることをインテリジェント・ファンクション・カードが
保証できるようになったときに「真」のＤＴＡＣＫ信号
を立ち上げるため、インテリジェント・ファンクション
・カードはＩＤデータ・レジスタ６８の内容を使用して
いる。この「ルック・アヘッド」機能を持ったＤＴＡＣ
Ｋ回路６９の詳細を図７に示す。２組のデータ・ラッチ
１０１および１０２がファンクション・カード上のカー
ド・データ・バス５２に結合されていて、それぞれ、第
１マイクロプロセッサ２２から送られるクロック・スピ
ードおよび自由サイクル・タイム・データを格納する。
データをＩＤデータ・レジスタ６８あるいはＩＤアドレ
ス復号器６４からデータが転送されて、これらのデータ
はデータ・ラッチの中に格納されるが、カード初期設定
中にデータが第１マイクロプロセッサ２２によりカード
・データ・バス５２上に送られる場合、データ・ラッチ
１０１あるいは１０２のどちらか適切な組を動作可能と
する。

【００７１】２組のデータ・ラッチ１０１および１０２
の内容はプログラマブル論理アレイ（ＰＬＡ）１０４の
入力に加えられる。プログラマブル論理アレイは２組の
データ・ラッチ１０１および１０２の内容によってアド
レス指定されるルック・アップ・テーブルによってどち
らかに置き換えられる。プログラマブル論理アレイはカ
ード上の各種ファンクションにたいする最長ファンクシ
ョン・アクセス・タイムを自由サイクル・タイムから減
算する。ＰＬＡは、各ファンクションからアクセスされ
ているので、各ファンクションの実際のアクセスタイム
のどれかを減算するように設計されることができる。減
算の結果が負でなければ、即ち、自由サイクル・タイム
がファンクション・アクセス・タイムより長いか或いは
同じ長さであれば、０がカウンタに送られ、論理的に
「真」のＤＴＡＣＫ信号が直ちに立ち上げられる。減算
の結果が負であれば、ＰＬＡは次式により値を計算す
る。即ち、 （実際のアクセス・タイム−自由サイクル・タイム）／
クロック信号間隔 クロック信号の間隔はクロック・スピード・データから
引き出される。結果の値は丸められて、クロック信号の
サイクル数、即ち、ウエイト状態の数、或いはデータを
要求する前にカードによりプロセッサ・モジュールが待
たせる待ち時間、となる。自己のＤＴＡＣＫ信号間隔を
計算しない型式のファンクション・カードであれば、第
１マイクロプロセッサ２２がかわってこの計算を実行す
る。

【００７２】プログラマブル論理アレイからの出力、即
ち、ＤＴＡＣＫ信号を立ち上げる前に待つクロック信号
間隔の数はプリセット形カウンタ１０６に結合される。
ファンクション・カード３０がメイン・セレクト制御線
上の論理的に「真」の信号を受信する都度、単安定マル
チバイブレータ１０５がトリガーされて、ＰＬＡにカウ
ンタの出力をカウンタへロードする短いパルスをカウン
タ１０６に送った。この後、クロック信号の各サイクル
ごとにカウンタ１０６は減分される。カウンタ１０６が
０に達したとき、ＯＲゲート１０９の入力の１つへ低レ
ベル信号（ｌｏｗ ｌｅｖｅｌ ｓｉｇｎａｌ）が送ら
れる。このとき、下位バイト・データ・ストローブ（Ｌ
ＯＷ ＢＹＴＥ ＤＡＴＡ ＳＴＲＯＢＥ）あるいは上
位バイト・データ・ストローブ（ＨＩＧＨ ＢＹＴＥ
ＤＡＴＡ ＳＴＲＯＢＥ）の少なくとも１つが低レベル
であってＡＮＤゲート１０８からは低レベルがつくり出
され、これがＯＲゲート１０９の別の１つの入力へ加え
られる。この組み合わせの信号により低レベル
（「真」）のＤＴＡＣＫ信号がつくられてプロセッサ・
モジュールへ送られる。プロセッサ・モジュールから送
られるデータ・ストローブが両方ともに高論理レベルで
ある場合、ＤＴＡＣＫ信号は高レベルとなる。

【００７３】図７に示すこのインテリジェントＤＴＡＣ
Ｋ回路は、プロセッサ・モジュール２０のクロック・ス
ピードおよび自由サイクル・タイムに合わせて構成変更
が可能である。結果として、カードのルック・アヘッド
機能は、カードが挿入されているプロセッサ・モジュー
ルの型式に調整される。このことは、特定のクロック・
スピードおよび自由サイクル・タイムを持った所与のプ
ロセッサ・モジュールに対してはルック・アヘッド機能
をプリセットする形となっていて構成変更ができないＤ
ＴＡＣＫ回路６９よりも有利である。したがって、より
高速の第１マイクロプロセッサ２２を使用することによ
りプロセッサ・モジュール２０が改良された場合でも、
前記特定マイクロプロセッサが使用できるようになれ
ば、構成変更が可能なＤＴＡＣＫ回路６９はすぐに最適
ルック・アヘッド機能を使用して「真」のＤＴＡＣＫ信
号を立ち上げることができる。

【図面の簡単な説明】

【図１】本発明を使用したプログラマブル・コントロー
ラ・システムの外観図。

【図２】図１のコントローラの一部を形成する、プロセ
ッサ・モジュールのブロック図。

【図３】該プロセッサ・モジュールに使用可能なファン
クション・カードの一型式のブロック図。

【図４】図３のファンクション・カードのメイン・セク
ションのアドレス・マップ図。

【図５】２種類のファンクション・カードの識別セクシ
ョンのアドレス・マップ図。

【図６】ファンクション・カード初期設定ルーチンのフ
ローチャート図。

【図７】図３のＤＴＡＣＫ回路の一実施例を示すブロッ
ク図。

【符号の説明】

１０ プログラマブル・コントローラ・システム １１ 端末 １２ 主装置ラック １３ ケーブル １４ リモートＩ／Ｏラック １５ Ｉ／Ｏ回路網 １６ バックプレーン １７ ローカル・エリア・ネットワーク：ＬＡＮ １８ Ｉ／Ｏ（入出力）インターフェース・モジュール ２０ プロセッサ・モジュール ２１ 通信プロセッサ・セクション ２２ 第１マイクロプロセッサ ２３ ローカル・アドレス・バス ２４ ローカル・データ・バス ２５ 制御線 ２６ 第１ＲＯＭ ２７ 第１ＲＡＭ ２８ マスター・クロック ２９ 回路網インターフェース ３０ メモリ形ファンクション・カード ３１ ３状態アドレス・ゲート ３２ ３状態・双方向データ・ゲート ３３ 共用アドレス・バス ３４ 共用データ・バス ３５ 共用制御信号・バス ３６ 共用システム・ＲＡＭ ３８ Ｉ／Ｏラック・インターフェース回路 ３９ 梯子型論理プロセッサ ４０ 汎用プロセッサ・セクション ４１ 第２マイクロプロセッサ ４２ ローカル・アドレス・バス ４３ ローカル・データ・バス ４４ 第２ＲＯＭ ４５ 第２ＲＡＭ ４７ タイミング回路 ４８ ３状態アドレス・ゲート ４９ ３状態・双方向データ・ゲート ５０ コネクタ ５１ ローカル・アドレス・バス ５２ ローカル・データ・バス ５３ 外部回路接続用端子 ５４ ＩＤセクション ５６ メイン・セクション ５８ メイン・アドレス復号器 ６０ メイン電源スイッチ ６１ ＥＥＰＲＯＭ ６２ ＲＡＭ ６３ ＵＡＲＴ ６４ ＩＤアドレス復号器 ６５ リセット回路 ６６ ＩＤ電源スイッチ ６７ クロック ６８ ＩＤデータ・レジスタ ６９ ＤＴＡＣＫ ７２ アドレス・ブロック境界 ７４ 書き込み専用レジスタ ７５ 読み出し専用記憶レジスタ １０１ クロック・スピード・データ・ラッチ １０２ 自由サイクル・タイム・データ・ラッチ １０４ プログラマブル論理アレイ １０５ トリガー回路 １０６ カウンタ １０８ ＡＮＤゲート １０９ ＯＲゲート

Claims (21)

【特許請求の範囲】
1. 【請求項１】 プログラマブル・コントローラ用に使用
   するファンクション・カードであって、 ファンクション・カードをプログラマブル・コントロー
   ラへ電気的に接続する手段（以下接続手段という）と、 予め定義されたファンクションを実行する少なくとも１
   つの回路と、 前記接続手段から、プログラマブル・コントローラの動
   作特性を定義するデータを受信する手段と、 予め定義されたファンクションを実行するため各回路毎
   に動作特性を指定する情報を格納する手段（以下格納手
   段という）であって、前記接続手段に結合する手段と、 前記接続手段によって送られる第１の信号に対応して、
   データを受信する前記手段を動作可能とし、そして、前
   記接続手段により送られた第２の信号に対応して、格納
   された情報を、前記接続手段に送出する前記格納手段を
   動作可能とする第１制御手段、と、 前記接続手段によって送られる別の信号に対応して、前
   記接続手段を通してプログラマブル・コントローラとデ
   ータを交換する各回路を動作可能とする第２制御手段、
   によって構成されることを特徴とするファンクション・
   カード。
2. 【請求項２】 請求項１に記載のファンクション・カー
   ドにおいて、 データを受信する前記手段が、前記接続手段および前記
   第１制御手段に結合された記憶素子を含み、これによ
   り、前記記憶素子が前記第１制御手段により動作可能と
   されたとき、前記プログラマブル・コントローラからの
   データを格納することを特徴とするファンクション・カ
   ード。
3. 【請求項３】 請求項２に記載のファンクション・カー
   ドにおいて、 予め定義されたファンクションを実行する回路が、予め
   定義されたファンクションが記憶素子に格納されたデー
   タに対応して実行されるという方法を変更する手段を含
   むことを特徴とするファンクション・カード。
4. 【請求項４】 請求項１に記載のファンクション・カー
   ドにおいて、 データを受信する前記手段により受信されたデータがプ
   ログラマブル・コントローラのクロック信号の周波数お
   よび自由サイクル・タイムの間隔を指定するデータを含
   むことを特徴とするファンクション・カード。
5. 【請求項５】 請求項４に記載のファンクション・カー
   ドにおいて、 プログラマブル・コントローラによるファンクション・
   カードへのアクセス要求の後の所与の時間間隔で、プロ
   グラマブル・コントローラに対して制御信号を送り、そ
   して、所与の時間間隔を決定するためにクロック信号の
   周波数を指定するデータ並びに自由サイクル・タイムの
   データを利用するデータ転送肯定応答回路（Ｄａｔａ
   Ｔｒａｎｓｆｅｒ ＡＣＫｎｏｗｌｅｄｇｅ ｃｉｒｃ
   ｕｉｔ：ＤＴＡＣＫ ｃｉｒｃｕｉｔ）を含むことを特
   徴とするファンクション・カード。
6. 【請求項６】 請求項１に記載のファンクション・カー
   ドにおいて、 前記接続手段を介してプログラマブル・コントローラか
   ら受信した信号に対応して、ファンクション・カードの
   諸要素にたいする電力の供給を制御する手段を含むこと
   を特徴とするファンクション・カード。
7. 【請求項７】 請求項１に記載のファンクション・カー
   ドにおいて、 前記接続手段を介してプログラマブル・コントローラか
   ら受信したアドレス信号に対応して、電力供給制御信号
   をつくるための、即ち、第１アドレス信号に対応して第
   １制御信号を、第２アドレス信号に対応して第２制御信
   号を、第３アドレス信号に対応して第３制御信号を、そ
   して第４アドレス信号に対応して第４制御信号をつくる
   ための第３制御手段と、 第１制御信号に応答して、データを受信するための前記
   手段に電力を供給し、第２制御信号に応答して、データ
   を受信するための前記手段から電力を切断し、第３制御
   信号に応答して、情報を格納するための前記手段に電力
   を供給し、そして、第４制御信号に応答して、情報を格
   納するための前記手段から電力を切断する電力供給装置
   とを含むことを特徴とするファンクション・カード。
8. 【請求項８】 請求項１に記載のファンクション・カー
   ドにおいて、 定義されたファンクションを実行するため各回路に送ら
   れるデータ、即ち、該回路に割り当てられたアドレスの
   大きさ、回路のクロック信号の最高周波数および、プロ
   グラマブル・コントローラからの要求に応答するため該
   回路が必要とする時間量を指定するデータを、前記格納
   手段が格納することを特徴とするファンクション・カー
   ド。
9. 【請求項９】 プログラマブル・コントローラ用に使用
   するファンクション・カードにおいて、 ファンクション・カードをプログラマブル・コントロー
   ラへ電気的に接続する手段と、 予め定義されたファンクションを実行する１つの回路
   と、 前記接続手段を介して、プログラマブル・コントローラ
   から受信された信号に対応して、前記接続手段を介し
   て、構成データ、即ち、定義されたファンクション、該
   回路に割り当てられたアドレスの大きさ、およびプログ
   ラマブル・コントローラが該回路をアクセスてるために
   必要な時間量を指定するデータとして、プログラマブル
   ・コントローラにより解釈される構成データを、プログ
   ラマブル・コントローラへ送出する手段とを含むことを
   特徴とするファンクション・カード。
10. 【請求項１０】 請求項９に記載のファンクション・カ
    ードにおいて、 プログラマブル・コントローラの動作特性を意義するデ
    ータを受信する手段であって、前記接続手段に結合する
    手段を含むことを特徴とするファンクション・カード。
11. 【請求項１１】 請求項１０に記載のファンクション・
    カードにおいて、 前記受信手段により受信されたデータが、自由サイクル
    ・タイムの間隔およびプログラマブル・コントローラの
    クロック信号の周波数を指定するデータを含むことを特
    徴とするファンクション・カード。
12. 【請求項１２】 請求項９に記載のファンクション・カ
    ードにおいて、 構成データを送出する手段が、ファンクション・カード
    が動作するように設計するのに使われる、プログラマブ
    ル・コントローラ内のマイクロプロセッサの最高スピー
    ドを指定するデータとして解釈できる、別のデータを送
    出することを特徴とするファンクション・カード。
13. 【請求項１３】 プログラマブル・コントローラ用に使
    用するファンクション・カードであって、 データ・バス、アドレス・バスおよび複数の制御線を含
    んでいて、ファンクション・カードをプログラマブル・
    コントローラへ接続する手段と、 ファンクションセクション、即ち、 ａ）定義されたファンクションを実行する、少なくとも
    １つの回路と、 ｂ）前記接続手段からの第１組の信号に応答して、前記
    接続手段を介してデータを交換するように、プログラマ
    ブル・コントローラが各回路を動作可能とする第１制御
    手段、を含むファンクションセクションと、 識別セクション、即ち、 ｃ）プログラマブル・コントローラによりファンクショ
    ン・カードへ送られて、該プログラマブル・コントロー
    ラの動作特性を定義するデータを格納する第１手段であ
    って、前記接続手段に結合する第１手段と、 ｄ）定義されたファンクションを実行する回路のそれぞ
    れの動作特性に関するデータを格納する第２手段と、 ｅ）前記接続手段からの第２組の信号に応答して、前記
    接続手段から受信したデータを格納するように前記第１
    格納手段を動作可能とし、そして、前記接続手段からの
    第３組の信号に応答して、格納されたデータを前記接続
    手段へ送るように前記第２格納手段を動作手段を動作可
    能する、第２制御手段、を含む識別セクションと、 前記接続手段からの第４組の信号に応答して、前記ファ
    ンクションセクションの諸要素への電力供給を制御し、
    そして、前記接続手段からの第４組の信号に応答して、
    前記識別セクションの諸要素への電力供給を制御する制
    御手段とを含むことを特徴とするファンクション・カー
    ド。
14. 【請求項１４】 請求項１３に記載のファンクション・
    カードにおいて、 前記第１格納手段により受信されたデータが、自由サイ
    クル・タイムおよびプログラマブル・コントローラのク
    ロック信号の周波数を指定するデータを含むことを特徴
    とするファンクション・カード。
15. 【請求項１５】 請求項１４に記載のファンクション・
    カードにおいて、 プログラマブル・コントローラによるファンクション・
    カードへのアクセス要求の後の所与の時間間隔で、プロ
    グラマブル・コントローラに対して制御信号を送り、そ
    して、所与の時間間隔を決定するためにクロック信号の
    周波数を指定するデータ並びに自由サイクル・タイムの
    データを利用するデータ転送肯定応答回路を含むことを
    特徴とするファンクション・カード。
16. 【請求項１６】 請求項１３に記載のファンクション・
    カードにおいて、定義されたファンクションを実行する
    ため各回路に送られるデータ、即ち、前記格納手段が、
    定義されたファンクション、該回路に割り当てられたア
    ドレスの大きさ、プログラマブル・コントローラ内のマ
    イクロプロセッサの最高スピード、および、プログラマ
    ブル・コントローラからの要求に応答するため該回路が
    必要とする時間量を指定するデータを、格納することを
    特徴とするファンクション・カード。
17. 【請求項１７】 プログラマブル・コントローラに接続
    されるファンクション・カードを初期設定する方法にお
    いて、 プログラマブル・コントローラの動作特性の組を指定す
    るデータを、ファンクション・カードへ送るステップ
    と、 ファンクション・カードが実行できるファンクションに
    関する情報を提供するデータ、即ち、 ａ）ファンクション・タイプ ｂ）ファンクションに割り当てられたアドレスの大きさ ｃ）プログラマブル・コントローラからの要求に応答す
    るため該ファンクションが必要とする時間量 ｄ）ファンクション・カードが動作するように設計する
    のに使われる、プログラマブル・コントローラ内のマイ
    クロプロセッサの最高スピード、を含む各ファンクショ
    ンに関するデータを、ファンクション・カードから読み
    出すステップとを含むことを特徴とする前記方法。
18. 【請求項１８】 請求項１７に記載の方法において、デ
    ータを送るステップに先立って、データが格納されるカ
    ードの中のセクションへ電力を供給するように、ファン
    クション・カードに命令する第１制御信号を送るステッ
    プを含むことを特徴とする前記方法。
19. 【請求項１９】 請求項１８に記載の方法において、フ
    ァンクション・カードからデータを読み出すステップに
    続いて、カードのセクションにたいする電力を切断する
    ように、ファンクション・カードに命令する第２制御信
    号を送るステップを含むことを特徴とする前記方法。
20. 【請求項２０】 請求項１７に記載の方法において、カ
    ードが実行できる諸ファンクションを実現する諸要素へ
    電力を供給するように、ファンクション・カードに命令
    する第２制御信号を送るステップを含むことを特徴とす
    る前記方法。
21. 【請求項２１】 請求項１７に記載の方法において、 プログラマブル・コントローラの動作特性の組が第１お
    よび第２データバイトを含み、 データを送る前記ステップが、データの第１ワードをフ
    ァンクション・カードへ送ると、第１データバイトが第
    １ワードの下位ビットの中に入り、そして第２データバ
    イトが第１ワードの上位ビットの中に入り、次に、 データの第２データワードをファンクション・カードへ
    送ると、 第２データバイトが第２ワードの下位ビットの中に入
    り、そして第１データバイトが第２ワードの上位ビット
    の中に入る、ことを特徴とする前記方法。