JPH05151068A - メモリカード装置 - Google Patents
メモリカード装置Info
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- JPH05151068A JPH05151068A JP31640191A JP31640191A JPH05151068A JP H05151068 A JPH05151068 A JP H05151068A JP 31640191 A JP31640191 A JP 31640191A JP 31640191 A JP31640191 A JP 31640191A JP H05151068 A JPH05151068 A JP H05151068A
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Abstract
(57)【要約】
【目的】この発明は、バイト単位でのデータ書き込みが
多く要求されるデータ系列に使用しても、ページ単位で
のデータ書き込みスピードと略等しいスピードでデータ
の書き込みを実行することができるメモリカード装置を
提供することを目的としている。 【構成】ＥＥＰＲＯＭ１２のページに対応するアドレス
空間を有するメモリ１３と、ＥＥＰＲＯＭ１２の同一ペ
ージに書き込まれるバイト単位のデータを、該データに
付されたバイト単位のアドレスに基づいてメモリに記録
する記録手段１７と、この記録手段１７による記録状態
でアドレスに基づいてページの切り替わりを判別する判
別手段１４と、この判別手段１４の判別結果に基づいて
メモリ１３の内容をＥＥＰＲＯＭ１２にページ単位で一
括して書き込む書き込み制御手段１８とを備えている。
多く要求されるデータ系列に使用しても、ページ単位で
のデータ書き込みスピードと略等しいスピードでデータ
の書き込みを実行することができるメモリカード装置を
提供することを目的としている。 【構成】ＥＥＰＲＯＭ１２のページに対応するアドレス
空間を有するメモリ１３と、ＥＥＰＲＯＭ１２の同一ペ
ージに書き込まれるバイト単位のデータを、該データに
付されたバイト単位のアドレスに基づいてメモリに記録
する記録手段１７と、この記録手段１７による記録状態
でアドレスに基づいてページの切り替わりを判別する判
別手段１４と、この判別手段１４の判別結果に基づいて
メモリ１３の内容をＥＥＰＲＯＭ１２にページ単位で一
括して書き込む書き込み制御手段１８とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリとして
ＥＥＰＲＯＭ（エレクトリカリィ・イレーサブル・アン
ド・プログラマブル・リード・オンリー・メモリ）を使
用したメモリカード装置に関する。
ＥＥＰＲＯＭ（エレクトリカリィ・イレーサブル・アン
ド・プログラマブル・リード・オンリー・メモリ）を使
用したメモリカード装置に関する。
【０００２】
【従来の技術】周知のように、撮影した被写体の光学像
を固体撮像素子を用いて電気的な画像信号に変換し、こ
の画像信号をデジタル画像データに変換して半導体メモ
リに記録する電子スチルカメラ装置が開発されている。
そして、この種の電子スチルカメラ装置にあっては、半
導体メモリをカード状のケースに内蔵してなるメモリカ
ードを、カメラ本体に着脱自在となるように構成するこ
とによって、通常のカメラにおけるフィルムと等価な取
り扱いができるようになされている。
を固体撮像素子を用いて電気的な画像信号に変換し、こ
の画像信号をデジタル画像データに変換して半導体メモ
リに記録する電子スチルカメラ装置が開発されている。
そして、この種の電子スチルカメラ装置にあっては、半
導体メモリをカード状のケースに内蔵してなるメモリカ
ードを、カメラ本体に着脱自在となるように構成するこ
とによって、通常のカメラにおけるフィルムと等価な取
り扱いができるようになされている。
【０００３】ここで、電子スチルカメラ装置のメモリカ
ードは、現在、標準化が進められていて、内蔵される半
導体メモリとしては、複数枚のデジタル画像データを記
録するために大記憶容量のものが要求され、例えばＳＲ
ＡＭ（スタティック・ランダム・アクセス・メモリ），
マスクＲＯＭ及び電気的にデータの書き込みや消去が可
能なＥＥＰＲＯＭ等が考えられており、ＳＲＡＭを用い
たメモリカードは既に商品化されている。
ードは、現在、標準化が進められていて、内蔵される半
導体メモリとしては、複数枚のデジタル画像データを記
録するために大記憶容量のものが要求され、例えばＳＲ
ＡＭ（スタティック・ランダム・アクセス・メモリ），
マスクＲＯＭ及び電気的にデータの書き込みや消去が可
能なＥＥＰＲＯＭ等が考えられており、ＳＲＡＭを用い
たメモリカードは既に商品化されている。
【０００４】ところで、ＳＲＡＭを用いたメモリカード
は、どのようなフォーマットのデータ構成にも対応する
ことができるとともに、データの書き込みスピード及び
読み出しスピードも速いという利点がある反面、書き込
んだデータを保持するためのバックアップ電池をメモリ
カード内に収容する必要があるため、電池収容スペース
を設置する分だけ記憶容量が削減されるとともに、ＳＲ
ＡＭ自体のコストが高く経済的な不利を招くという問題
を持っている。
は、どのようなフォーマットのデータ構成にも対応する
ことができるとともに、データの書き込みスピード及び
読み出しスピードも速いという利点がある反面、書き込
んだデータを保持するためのバックアップ電池をメモリ
カード内に収容する必要があるため、電池収容スペース
を設置する分だけ記憶容量が削減されるとともに、ＳＲ
ＡＭ自体のコストが高く経済的な不利を招くという問題
を持っている。
【０００５】そこで、近時では、ＳＲＡＭの持つ問題点
を解消するために、メモリカードに用いられる半導体メ
モリとしてＥＥＰＲＯＭが注目されている。このＥＥＰ
ＲＯＭは、磁気ディスクに代わる記録媒体として注目を
浴びているもので、データ保持のためのバックアップ電
池が不要であるとともに、チップ自体のコストを安くす
ることができる等、ＳＲＡＭの持たない特有な利点を有
することから、メモリカード用として使用するための開
発が盛んに行なわれている。
を解消するために、メモリカードに用いられる半導体メ
モリとしてＥＥＰＲＯＭが注目されている。このＥＥＰ
ＲＯＭは、磁気ディスクに代わる記録媒体として注目を
浴びているもので、データ保持のためのバックアップ電
池が不要であるとともに、チップ自体のコストを安くす
ることができる等、ＳＲＡＭの持たない特有な利点を有
することから、メモリカード用として使用するための開
発が盛んに行なわれている。
【０００６】ここで、メモリカードに用いられる半導体
メモリとしてＳＲＡＭに代えてＥＥＰＲＯＭを使用する
場合、特に問題となることは、ＥＥＰＲＯＭは、通常の
ＳＲＡＭと同じようにランダムアドレスにバイト単位で
データを書き込む際に、構造上の理由から書き込みスピ
ードが非常に遅いということである。そこで、この問題
を解消するために、現在のＥＥＰＲＯＭには、ページ書
き込み機能が付加されてきている。
メモリとしてＳＲＡＭに代えてＥＥＰＲＯＭを使用する
場合、特に問題となることは、ＥＥＰＲＯＭは、通常の
ＳＲＡＭと同じようにランダムアドレスにバイト単位で
データを書き込む際に、構造上の理由から書き込みスピ
ードが非常に遅いということである。そこで、この問題
を解消するために、現在のＥＥＰＲＯＭには、ページ書
き込み機能が付加されてきている。
【０００７】このページ書き込み機能は、ＥＥＰＲＯＭ
の記憶領域を例えば数十バイトから数百バイトの連続す
る複数のバイトでなるページ単位に分割し、ページを指
定することにより、ページ単位で一括してデータの書き
込みを行なえるようにしたものである。すなわち、ＥＥ
ＰＲＯＭは、そのメモリセルへのデータの書き込み自体
に時間を要しているため、メモリセルへのデータ書き込
みに要する時間でみれば、１バイトのデータを書き込む
のに要する時間と、１ページ分のデータを一括して書き
込むのに要する時間とは同等となり、同じ時間で多量の
データを書き込める分だけ書き込みスピードが高速化さ
れることになるからである。
の記憶領域を例えば数十バイトから数百バイトの連続す
る複数のバイトでなるページ単位に分割し、ページを指
定することにより、ページ単位で一括してデータの書き
込みを行なえるようにしたものである。すなわち、ＥＥ
ＰＲＯＭは、そのメモリセルへのデータの書き込み自体
に時間を要しているため、メモリセルへのデータ書き込
みに要する時間でみれば、１バイトのデータを書き込む
のに要する時間と、１ページ分のデータを一括して書き
込むのに要する時間とは同等となり、同じ時間で多量の
データを書き込める分だけ書き込みスピードが高速化さ
れることになるからである。
【０００８】しかしながら、半導体メモリとしてページ
書き込み機能が付加されたＥＥＰＲＯＭを用いた従来の
メモリカードは、連続するデータの書き込みが多く要求
されるデータ系列に使用すれば、１回の書き込み動作で
１ページ分のデータを書き込むことができるので、書き
込みに要する時間を短縮化することができるが、ランダ
ムアクセスによるバイト単位のデータ書き込みが多く要
求されるデータ系列に使用した場合には、以前としてデ
ータ書き込みスピードが遅く時間を要するという問題が
生じている。
書き込み機能が付加されたＥＥＰＲＯＭを用いた従来の
メモリカードは、連続するデータの書き込みが多く要求
されるデータ系列に使用すれば、１回の書き込み動作で
１ページ分のデータを書き込むことができるので、書き
込みに要する時間を短縮化することができるが、ランダ
ムアクセスによるバイト単位のデータ書き込みが多く要
求されるデータ系列に使用した場合には、以前としてデ
ータ書き込みスピードが遅く時間を要するという問題が
生じている。
【０００９】
【発明が解決しようとする課題】以上のように、複数の
バイトでなるページ単位でのデータ書き込み機能が付加
されたＥＥＰＲＯＭを用いた従来のメモリカードでは、
バイト単位の書き込みが多く要求されるデータ系列に使
用した場合、ページ単位でデータを一括書き込みできる
という利点を生かせず、以前としてデータ書き込みスピ
ードが遅く時間を要するという問題を有している。
バイトでなるページ単位でのデータ書き込み機能が付加
されたＥＥＰＲＯＭを用いた従来のメモリカードでは、
バイト単位の書き込みが多く要求されるデータ系列に使
用した場合、ページ単位でデータを一括書き込みできる
という利点を生かせず、以前としてデータ書き込みスピ
ードが遅く時間を要するという問題を有している。
【００１０】そこで、この発明は上記事情を考慮してな
されたもので、バイト単位でのデータ書き込みが多く要
求されるデータ系列に使用しても、ページ単位でのデー
タ書き込みスピードと略等しいスピードでデータの書き
込みを実行することができる極めて良好なメモリカード
装置を提供することを目的とする。
されたもので、バイト単位でのデータ書き込みが多く要
求されるデータ系列に使用しても、ページ単位でのデー
タ書き込みスピードと略等しいスピードでデータの書き
込みを実行することができる極めて良好なメモリカード
装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るメモリカ
ード装置は、記憶領域が連続する複数のバイトでなるペ
ージ単位に分割され、ページを指定することでページ単
位で一括してデータの書き込みを行なえるページ書き込
み機能を有するＥＥＰＲＯＭを備えたものを対象として
いる。そして、ＥＥＰＲＯＭのページに対応するアドレ
ス空間を有するメモリと、ＥＥＰＲＯＭの同一ページに
書き込まれるバイト単位のデータを、該データに付され
たバイト単位のアドレスに基づいてメモリに記録する記
録手段と、この記録手段による記録状態でアドレスに基
づいてページの切り替わりを判別する判別手段と、この
判別手段の判別結果に基づいてメモリの内容をＥＥＰＲ
ＯＭにページ単位で一括して書き込む書き込み制御手段
とを備えるようにしたものである。
ード装置は、記憶領域が連続する複数のバイトでなるペ
ージ単位に分割され、ページを指定することでページ単
位で一括してデータの書き込みを行なえるページ書き込
み機能を有するＥＥＰＲＯＭを備えたものを対象として
いる。そして、ＥＥＰＲＯＭのページに対応するアドレ
ス空間を有するメモリと、ＥＥＰＲＯＭの同一ページに
書き込まれるバイト単位のデータを、該データに付され
たバイト単位のアドレスに基づいてメモリに記録する記
録手段と、この記録手段による記録状態でアドレスに基
づいてページの切り替わりを判別する判別手段と、この
判別手段の判別結果に基づいてメモリの内容をＥＥＰＲ
ＯＭにページ単位で一括して書き込む書き込み制御手段
とを備えるようにしたものである。
【００１２】
【作用】上記のような構成によれば、入力されたデータ
のうちＥＥＰＲＯＭの同一ページに書き込むべきデータ
を、該データに付されたバイト単位のアドレスに基づい
て、ＥＥＰＲＯＭのページに対応するアドレス空間を有
するメモリに蓄え、ページの切り替わりが検出される
と、ページ単位で一括してＥＥＰＲＯＭに書き込むよう
にしたので、バイト単位でのデータ書き込みが多く要求
されるデータ系列に使用しても、ページ単位でのデータ
書き込みスピードと略等しいスピードでデータの書き込
みを実行することができるようになる。
のうちＥＥＰＲＯＭの同一ページに書き込むべきデータ
を、該データに付されたバイト単位のアドレスに基づい
て、ＥＥＰＲＯＭのページに対応するアドレス空間を有
するメモリに蓄え、ページの切り替わりが検出される
と、ページ単位で一括してＥＥＰＲＯＭに書き込むよう
にしたので、バイト単位でのデータ書き込みが多く要求
されるデータ系列に使用しても、ページ単位でのデータ
書き込みスピードと略等しいスピードでデータの書き込
みを実行することができるようになる。
【００１３】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１は、この実施例で説明する
メモリカード装置の構成を示しており、図２はその各部
の動作タイミングを示している。まず、図１において、
１１は入力データの供給される入力端子である。この入
力データは、図２（ｃ）に示すように、最大で４バイト
連続するデータＤ０〜Ｄ７と、このデータＤ０〜Ｄ７を
後述するＥＥＰＲＯＭ１２上にバイト単位で記録するた
めの先頭アドレスを示す３バイトのアドレスデータＡ０
〜Ａ９とが混在されたものとなっている。
照して詳細に説明する。図１は、この実施例で説明する
メモリカード装置の構成を示しており、図２はその各部
の動作タイミングを示している。まず、図１において、
１１は入力データの供給される入力端子である。この入
力データは、図２（ｃ）に示すように、最大で４バイト
連続するデータＤ０〜Ｄ７と、このデータＤ０〜Ｄ７を
後述するＥＥＰＲＯＭ１２上にバイト単位で記録するた
めの先頭アドレスを示す３バイトのアドレスデータＡ０
〜Ａ９とが混在されたものとなっている。
【００１４】すなわち、図２（ｃ）に示す例でいえば、
３バイトのアドレスデータＡ０，Ａ１，Ａ２で指定され
るアドレスＬを先頭アドレスとして、この先頭アドレス
ＬにデータＤ０が記録され、アドレスＬ＋１にデータＤ
１が記録され、アドレスＬ＋２にデータＤ２が記録さ
れ、アドレスＬ＋３にデータＤ３が記録されることを示
している。以下同様に、アドレスデータＡ３，Ａ４，Ａ
５で指定されるアドレスＭにデータＤ４が記録され、ア
ドレスデータＡ６，Ａ７，Ａ８で指定されるアドレスＮ
を先頭アドレスとして、アドレスＮにデータＤ５が記録
され、アドレスＮ＋１にデータＤ６が記録され、アドレ
スＮ＋２にデータＤ７が記録されることを示している。
３バイトのアドレスデータＡ０，Ａ１，Ａ２で指定され
るアドレスＬを先頭アドレスとして、この先頭アドレス
ＬにデータＤ０が記録され、アドレスＬ＋１にデータＤ
１が記録され、アドレスＬ＋２にデータＤ２が記録さ
れ、アドレスＬ＋３にデータＤ３が記録されることを示
している。以下同様に、アドレスデータＡ３，Ａ４，Ａ
５で指定されるアドレスＭにデータＤ４が記録され、ア
ドレスデータＡ６，Ａ７，Ａ８で指定されるアドレスＮ
を先頭アドレスとして、アドレスＮにデータＤ５が記録
され、アドレスＮ＋１にデータＤ６が記録され、アドレ
スＮ＋２にデータＤ７が記録されることを示している。
【００１５】この入力端子１１に供給された入力データ
は、バッファメモリ１３及びアドレス判別回路１４にそ
れぞれ供給される。このうち、バッファメモリ１３は、
ＥＥＰＲＯＭ１２の１ページ分に対応する記憶容量を有
している。また、アドレス判別回路１４は、入力端子１
５に供給されたＡ／Ｄ（アドレス／データ）判別信号Ａ
／Ｄ（図２（ａ）参照）と、入力データのバイト単位の
同期クロックである入力端子１６に供給されたバスクロ
ックＢＣＫ（図２（ｂ）参照）とに基づいて、入力デー
タからアドレスデータを抽出し、ＢＭＡＣ（バッファメ
モリアドレスカウンタ）回路１７にプリセット（ＰＲ）
データとして送出するとともに、ＥＥＰＲＯＭタイミン
グ発生回路１８に出力している。
は、バッファメモリ１３及びアドレス判別回路１４にそ
れぞれ供給される。このうち、バッファメモリ１３は、
ＥＥＰＲＯＭ１２の１ページ分に対応する記憶容量を有
している。また、アドレス判別回路１４は、入力端子１
５に供給されたＡ／Ｄ（アドレス／データ）判別信号Ａ
／Ｄ（図２（ａ）参照）と、入力データのバイト単位の
同期クロックである入力端子１６に供給されたバスクロ
ックＢＣＫ（図２（ｂ）参照）とに基づいて、入力デー
タからアドレスデータを抽出し、ＢＭＡＣ（バッファメ
モリアドレスカウンタ）回路１７にプリセット（ＰＲ）
データとして送出するとともに、ＥＥＰＲＯＭタイミン
グ発生回路１８に出力している。
【００１６】このＢＭＡＣ回路１７は、バッファメモリ
１３へのデータ書き込み時において、ＥＥＰＲＯＭタイ
ミング発生回路１８から出力されるセレクト信号Ｓによ
ってセレクタ１９が選択したバスクロックＢＣＫが、ク
ロック入力端ＣＫに供給されることにより、プリセット
されたアドレス値からバスクロックＢＣＫを順次カウン
トして、そのカウント値をバッファメモリ１３にアドレ
スとして順次出力する。すると、バッファメモリ１３
は、ＢＭＡＣ回路１７からアドレスが送出された時点で
供給されている入力データをデータとして記録する。
１３へのデータ書き込み時において、ＥＥＰＲＯＭタイ
ミング発生回路１８から出力されるセレクト信号Ｓによ
ってセレクタ１９が選択したバスクロックＢＣＫが、ク
ロック入力端ＣＫに供給されることにより、プリセット
されたアドレス値からバスクロックＢＣＫを順次カウン
トして、そのカウント値をバッファメモリ１３にアドレ
スとして順次出力する。すると、バッファメモリ１３
は、ＢＭＡＣ回路１７からアドレスが送出された時点で
供給されている入力データをデータとして記録する。
【００１７】すなわち、図２（ｃ）に示したデータ列で
いえば、Ａ／Ｄ判別回路１４でアドレスデータＡ０，Ａ
１，Ａ２が抽出されると、バッファメモリ１３上には、
図３（ａ）に示すように、ＥＥＰＲＯＭ１２上でアドレ
スＬ，Ｌ＋１，Ｌ＋２，Ｌ＋３にそれぞれ対応する位置
にデータＤ０，Ｄ１，Ｄ２，Ｄ３が順次記録されること
になる。
いえば、Ａ／Ｄ判別回路１４でアドレスデータＡ０，Ａ
１，Ａ２が抽出されると、バッファメモリ１３上には、
図３（ａ）に示すように、ＥＥＰＲＯＭ１２上でアドレ
スＬ，Ｌ＋１，Ｌ＋２，Ｌ＋３にそれぞれ対応する位置
にデータＤ０，Ｄ１，Ｄ２，Ｄ３が順次記録されること
になる。
【００１８】そして、ＥＥＰＲＯＭタイミング発生回路
１８は、Ａ／Ｄ判別回路１４を介して入力されたＡ／Ｄ
判別信号Ａ／Ｄに基づいて、４バイトのデータＤ０，Ｄ
１，Ｄ２，Ｄ３が終了したことを検出すると、ＢＭＡＣ
回路１７にクリア（ＣＬ）信号を送出してそのカウント
値をクリアする。その後、アドレス判別回路１４は、次
に入力されたアドレスデータＡ３，Ａ４，Ａ５が先のア
ドレスデータＡ０，Ａ１，Ａ２と同一ページであるか否
かを判別し、同一ページである場合、該アドレスデータ
Ａ３，Ａ４，Ａ５をＢＭＡＣ回路１７にプリセットする
ので、バッファメモリ１３上には、ＥＥＰＲＯＭ１２上
でアドレスＭに対応する位置にデータＤ４が記録される
ことになる。
１８は、Ａ／Ｄ判別回路１４を介して入力されたＡ／Ｄ
判別信号Ａ／Ｄに基づいて、４バイトのデータＤ０，Ｄ
１，Ｄ２，Ｄ３が終了したことを検出すると、ＢＭＡＣ
回路１７にクリア（ＣＬ）信号を送出してそのカウント
値をクリアする。その後、アドレス判別回路１４は、次
に入力されたアドレスデータＡ３，Ａ４，Ａ５が先のア
ドレスデータＡ０，Ａ１，Ａ２と同一ページであるか否
かを判別し、同一ページである場合、該アドレスデータ
Ａ３，Ａ４，Ａ５をＢＭＡＣ回路１７にプリセットする
ので、バッファメモリ１３上には、ＥＥＰＲＯＭ１２上
でアドレスＭに対応する位置にデータＤ４が記録される
ことになる。
【００１９】その後、ＥＥＰＲＯＭタイミング発生回路
１８は、Ａ／Ｄ判別回路１４を介して入力されたＡ／Ｄ
判別信号Ａ／Ｄに基づいて、データＤ４が終了したこと
を検出すると、ＢＭＡＣ回路１７にクリア（ＣＬ）信号
を送出してそのカウント値をクリアする。そして、アド
レス判別回路１４は、次に入力されたアドレスデータＡ
６，Ａ７，Ａ８が先のアドレスデータＡ３，Ａ４，Ａ５
と同一ページであるか否かを判別し、同一ページである
場合、該アドレスデータＡ６，Ａ７，Ａ８をＢＭＡＣ回
路１７にプリセットするので、バッファメモリ１３上に
は、ＥＥＰＲＯＭ１２上でアドレスＮ，Ｎ＋１，Ｎ＋２
にそれぞれ対応する位置にデータＤ５，Ｄ６，Ｄ７が順
次記録されることになる。
１８は、Ａ／Ｄ判別回路１４を介して入力されたＡ／Ｄ
判別信号Ａ／Ｄに基づいて、データＤ４が終了したこと
を検出すると、ＢＭＡＣ回路１７にクリア（ＣＬ）信号
を送出してそのカウント値をクリアする。そして、アド
レス判別回路１４は、次に入力されたアドレスデータＡ
６，Ａ７，Ａ８が先のアドレスデータＡ３，Ａ４，Ａ５
と同一ページであるか否かを判別し、同一ページである
場合、該アドレスデータＡ６，Ａ７，Ａ８をＢＭＡＣ回
路１７にプリセットするので、バッファメモリ１３上に
は、ＥＥＰＲＯＭ１２上でアドレスＮ，Ｎ＋１，Ｎ＋２
にそれぞれ対応する位置にデータＤ５，Ｄ６，Ｄ７が順
次記録されることになる。
【００２０】次に、ＥＥＰＲＯＭタイミング発生回路１
８は、Ａ／Ｄ判別回路１４を介して入力されたＡ／Ｄ判
別信号Ａ／Ｄに基づいて、データＤ５，Ｄ６，Ｄ７が終
了したことを検出すると、ＢＭＡＣ回路１７にクリア
（ＣＬ）信号を送出してそのカウント値をクリアする。
そして、アドレス判別回路１４は、次に入力されたアド
レスデータＡ９，Ａ１０，Ａ１１が先のアドレスデータ
Ａ６，Ａ７，Ａ８と同一ページであるか否かを判別す
る。この場合、同一ページでない、つまりページの切り
替わりが検出されたため、Ａ／Ｄ判別回路１４は、その
情報をＥＥＰＲＯＭタイミング発生回路１８に送出す
る。
８は、Ａ／Ｄ判別回路１４を介して入力されたＡ／Ｄ判
別信号Ａ／Ｄに基づいて、データＤ５，Ｄ６，Ｄ７が終
了したことを検出すると、ＢＭＡＣ回路１７にクリア
（ＣＬ）信号を送出してそのカウント値をクリアする。
そして、アドレス判別回路１４は、次に入力されたアド
レスデータＡ９，Ａ１０，Ａ１１が先のアドレスデータ
Ａ６，Ａ７，Ａ８と同一ページであるか否かを判別す
る。この場合、同一ページでない、つまりページの切り
替わりが検出されたため、Ａ／Ｄ判別回路１４は、その
情報をＥＥＰＲＯＭタイミング発生回路１８に送出す
る。
【００２１】すると、ＥＥＰＲＯＭタイミング発生回路
１８は、その時点で、ＥＥＰＲＯＭ１２に対して書き込
みを行なうべきページを指定するアドレスと書き込み許
可信号ＷＥとを発生し、これにより、バッファメモリ１
３の１ページ分のアドレス空間の内容が、ＥＥＰＲＯＭ
１２に一括してページ書き込みされる。この場合、ＥＥ
ＰＲＯＭタイミング発生回路１８は、セレクト信号Ｓに
より入力端子２０に供給されたＥＥＰＲＯＭ１２の書き
込みタイミングに同期した書き込みクロックＷＣＫをＢ
ＭＡＣ回路１７のクロック入力端ＣＫに供給するように
セレクタ１９を制御し、バッファメモリ１３は、この書
き込みクロックＷＣＫに基づいて生成されたアドレス
で、データの読み出しが行なわれる。
１８は、その時点で、ＥＥＰＲＯＭ１２に対して書き込
みを行なうべきページを指定するアドレスと書き込み許
可信号ＷＥとを発生し、これにより、バッファメモリ１
３の１ページ分のアドレス空間の内容が、ＥＥＰＲＯＭ
１２に一括してページ書き込みされる。この場合、ＥＥ
ＰＲＯＭタイミング発生回路１８は、セレクト信号Ｓに
より入力端子２０に供給されたＥＥＰＲＯＭ１２の書き
込みタイミングに同期した書き込みクロックＷＣＫをＢ
ＭＡＣ回路１７のクロック入力端ＣＫに供給するように
セレクタ１９を制御し、バッファメモリ１３は、この書
き込みクロックＷＣＫに基づいて生成されたアドレス
で、データの読み出しが行なわれる。
【００２２】また、このページ書き込み動作中におい
て、ＥＥＰＲＯＭタイミング発生回路１８は、入力端子
１１へのデータ入力を阻止するために、レディ／ビジィ
信号ＲＤＹ／ＢＳＹをビジィ状態ＢＳＹとし、出力端子
２１に出力している。さらに、ＥＥＰＲＯＭ１２にデー
タの書き込みを行なう場合には、そのデータ書き込み領
域を予めイレース（消去）しておく必要があるので、Ｅ
ＥＰＲＯＭ１２の書き込みを行なうページがまだイレー
スされていない場合には、そのページのデータを一旦バ
ッファメモリ１３に読み出しバッファメモリ１３でイレ
ースしてからページ書き込みを行なうことでイレース
し、その後、上述した書き込み動作を行なうようにＥＥ
ＰＲＯＭタイミング制御回路１８が制御する。なお、Ｅ
ＥＰＲＯＭタイミング制御回路１８は、バッファメモリ
１３の１ページ分のアドレス空間の中にデータが１バイ
トしかない場合には、ＥＥＰＲＯＭ１２に対してページ
書き込みを止めてバイト単位でのデータ書き込みで対処
している。
て、ＥＥＰＲＯＭタイミング発生回路１８は、入力端子
１１へのデータ入力を阻止するために、レディ／ビジィ
信号ＲＤＹ／ＢＳＹをビジィ状態ＢＳＹとし、出力端子
２１に出力している。さらに、ＥＥＰＲＯＭ１２にデー
タの書き込みを行なう場合には、そのデータ書き込み領
域を予めイレース（消去）しておく必要があるので、Ｅ
ＥＰＲＯＭ１２の書き込みを行なうページがまだイレー
スされていない場合には、そのページのデータを一旦バ
ッファメモリ１３に読み出しバッファメモリ１３でイレ
ースしてからページ書き込みを行なうことでイレース
し、その後、上述した書き込み動作を行なうようにＥＥ
ＰＲＯＭタイミング制御回路１８が制御する。なお、Ｅ
ＥＰＲＯＭタイミング制御回路１８は、バッファメモリ
１３の１ページ分のアドレス空間の中にデータが１バイ
トしかない場合には、ＥＥＰＲＯＭ１２に対してページ
書き込みを止めてバイト単位でのデータ書き込みで対処
している。
【００２３】以上のように、ＥＥＰＲＯＭ１２に対して
ページ書き込みが終了すると、バッファメモリ１３に
は、図３（ｂ）に示すように、上記のページとは別のペ
ージのアドレスデータＡ９，Ａ１０，Ａ１１で指定され
るアドレスを先頭アドレスＰとして、アドレスＰ，Ｐ＋
１，Ｐ＋２にデータＤ８，Ｄ９，Ｄ１０がそれぞれ記録
され、以下同様な動作が行なわれる。
ページ書き込みが終了すると、バッファメモリ１３に
は、図３（ｂ）に示すように、上記のページとは別のペ
ージのアドレスデータＡ９，Ａ１０，Ａ１１で指定され
るアドレスを先頭アドレスＰとして、アドレスＰ，Ｐ＋
１，Ｐ＋２にデータＤ８，Ｄ９，Ｄ１０がそれぞれ記録
され、以下同様な動作が行なわれる。
【００２４】したがって、上記実施例のような構成によ
れば、書き込むべきデータがバイト単位で入力されて
も、同一ページに書き込むべきデータを１ページ分のア
ドレス空間を有するバッファメモリ１３に蓄え、ページ
の切り替わりが検出されると、ページ単位で一括してＥ
ＥＰＲＯＭ１２に書き込むようにしたので、バイト単位
でのデータ書き込みが多く要求されるデータ系列に使用
しても、ページ単位でのデータ書き込みスピードと略等
しいスピードでデータの書き込みを実行することができ
るようになる。また、バッファメモリ１３には、２ペー
ジ分のアドレス空間を持たせても良い。なお、この発明
は上記実施例に限定されるものではなく、この外その要
旨を逸脱しない範囲で種々変形して実施することができ
る。
れば、書き込むべきデータがバイト単位で入力されて
も、同一ページに書き込むべきデータを１ページ分のア
ドレス空間を有するバッファメモリ１３に蓄え、ページ
の切り替わりが検出されると、ページ単位で一括してＥ
ＥＰＲＯＭ１２に書き込むようにしたので、バイト単位
でのデータ書き込みが多く要求されるデータ系列に使用
しても、ページ単位でのデータ書き込みスピードと略等
しいスピードでデータの書き込みを実行することができ
るようになる。また、バッファメモリ１３には、２ペー
ジ分のアドレス空間を持たせても良い。なお、この発明
は上記実施例に限定されるものではなく、この外その要
旨を逸脱しない範囲で種々変形して実施することができ
る。
【００２５】
【発明の効果】以上詳述したようにこの発明によれば、
バイト単位でのデータ書き込みが多く要求されるデータ
系列に使用しても、ページ単位でのデータ書き込みスピ
ードと略等しいスピードでデータの書き込みを実行する
ことができる極めて良好なメモリカード装置を提供する
ことができる。
バイト単位でのデータ書き込みが多く要求されるデータ
系列に使用しても、ページ単位でのデータ書き込みスピ
ードと略等しいスピードでデータの書き込みを実行する
ことができる極めて良好なメモリカード装置を提供する
ことができる。
【図１】この発明に係るメモリカード装置の一実施例を
示すブロック構成図。
示すブロック構成図。
【図２】同実施例の各部の動作タイミングを示すタイミ
ング図。
ング図。
【図３】同実施例のバッファメモリのデータ記録状態を
示す図。
示す図。
１１…入力端子、１２…ＥＥＰＲＯＭ、１３…バッファ
メモリ、１４…アドレス判別回路、１５，１６…入力端
子、１７…ＢＭＡＣ回路、１８…ＥＥＰＲＯＭタイミン
グ発生回路、１９…セレクタ、２０…入力端子、２１…
出力端子。
メモリ、１４…アドレス判別回路、１５，１６…入力端
子、１７…ＢＭＡＣ回路、１８…ＥＥＰＲＯＭタイミン
グ発生回路、１９…セレクタ、２０…入力端子、２１…
出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 (72)発明者 丸山 晃司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝映像メデイア技術研究所内 (72)発明者 佐藤 聡明 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内
Claims (1)
- 【請求項１】 記憶領域が連続する複数のバイトでなる
ページ単位に分割され、ページを指定することでページ
単位で一括してデータの書き込みを行なえるページ書き
込み機能を有するＥＥＰＲＯＭを備えたメモリカード装
置において、前記ＥＥＰＲＯＭのページに対応するアド
レス空間を有するメモリと、前記ＥＥＰＲＯＭの同一ペ
ージに書き込まれるバイト単位のデータを、該データに
付されたバイト単位のアドレスに基づいて前記メモリに
記録する記録手段と、この記録手段による記録状態で前
記アドレスに基づいてページの切り替わりを判別する判
別手段と、この判別手段の判別結果に基づいて前記メモ
リの内容を前記ＥＥＰＲＯＭにページ単位で一括して書
き込む書き込み制御手段とを具備してなることを特徴と
するメモリカード装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31640191A JPH05151068A (ja) | 1991-11-29 | 1991-11-29 | メモリカード装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31640191A JPH05151068A (ja) | 1991-11-29 | 1991-11-29 | メモリカード装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151068A true JPH05151068A (ja) | 1993-06-18 |
Family
ID=18076667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31640191A Pending JPH05151068A (ja) | 1991-11-29 | 1991-11-29 | メモリカード装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151068A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164121A (ja) * | 2011-02-07 | 2012-08-30 | Toshiba Corp | 携帯可能電子装置、情報処理方法、及びｉｃカード |
| JP2013239099A (ja) * | 2012-05-17 | 2013-11-28 | Sony Corp | 制御装置、記憶装置、記憶制御方法 |
| JP2014523032A (ja) * | 2011-07-01 | 2014-09-08 | マイクロン テクノロジー， インク． | アライメントされていないデータの結合 |
-
1991
- 1991-11-29 JP JP31640191A patent/JPH05151068A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164121A (ja) * | 2011-02-07 | 2012-08-30 | Toshiba Corp | 携帯可能電子装置、情報処理方法、及びｉｃカード |
| JP2014523032A (ja) * | 2011-07-01 | 2014-09-08 | マイクロン テクノロジー， インク． | アライメントされていないデータの結合 |
| US9898402B2 (en) | 2011-07-01 | 2018-02-20 | Micron Technology, Inc. | Unaligned data coalescing |
| US10191843B2 (en) | 2011-07-01 | 2019-01-29 | Micron Technology, Inc. | Unaligned data coalescing |
| US10853238B2 (en) | 2011-07-01 | 2020-12-01 | Micron Technology, Inc. | Unaligned data coalescing |
| JP2013239099A (ja) * | 2012-05-17 | 2013-11-28 | Sony Corp | 制御装置、記憶装置、記憶制御方法 |
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