JPH05145064A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JPH05145064A JPH05145064A JP33000691A JP33000691A JPH05145064A JP H05145064 A JPH05145064 A JP H05145064A JP 33000691 A JP33000691 A JP 33000691A JP 33000691 A JP33000691 A JP 33000691A JP H05145064 A JPH05145064 A JP H05145064A
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- anode
- emitter layer
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Abstract
(57)【要約】
【目的】 定常損失の低減すると共に、トリガゲート電
流、漏れ電流、ターンオフ損失を低減したアノードショ
ート構造を有するGTOサイリスタを提供すること。 【構成】 N4カソードエミッタ層14をアノード電極
5側に投影した場合に、該投影部分のみの前記P1エミ
ッタ10層内に、N5アノードショート部15を形成
し、かつ、前記ゲート電極3をアノード電極5側に投影
した場合に、該投影部分のみの前記N2バッファ層11
内に、前記P1エミッタ層10の拡散深さよりも相対的
に拡散深さの浅いP3層16を形成する。これにより定
常損失の低減、トリガゲート電流、漏れ電流、ターンオ
フ損失を低減することができる。
流、漏れ電流、ターンオフ損失を低減したアノードショ
ート構造を有するGTOサイリスタを提供すること。 【構成】 N4カソードエミッタ層14をアノード電極
5側に投影した場合に、該投影部分のみの前記P1エミ
ッタ10層内に、N5アノードショート部15を形成
し、かつ、前記ゲート電極3をアノード電極5側に投影
した場合に、該投影部分のみの前記N2バッファ層11
内に、前記P1エミッタ層10の拡散深さよりも相対的
に拡散深さの浅いP3層16を形成する。これにより定
常損失の低減、トリガゲート電流、漏れ電流、ターンオ
フ損失を低減することができる。
Description
【0001】
【産業上の利用分野】本発明は、アノードショート構造
を備えたゲートターンオフサイリスタ(以下、GTOサ
イリスタと略記する。)に関するものである。
を備えたゲートターンオフサイリスタ(以下、GTOサ
イリスタと略記する。)に関するものである。
【0002】
【従来の技術】大容量のGTOサイリスタは、一般に半
導体基板内にGTOサイリスタを多数配列し、これら多
数のGTOサイリスタを並列接続して1つの大容量GT
Oサイリスタを構成している。図3に、この種のGTO
サイリスタの構成例を示す。このGTOサイリスタは、
特に4500V以上の高耐圧のGTOサイリスタの構造
であり、Nベース層の厚さを低減するために、N型半導
体から成る高不純物濃度のN2バッファ層11を備え、
図示のようなP1エミッタ層10、該N2バッファ層1
1、N3ベース層12、P2ベース層13、N4カソー
ド層14の各層構造としている。さらに、ターンオフ時
のNベース層の過剰キャリアを引き抜き、高速化、即ち
ターンオフタイムの短縮化を図るため、P1エミッタ層
10を突き抜けるようにN5アノードショート部15が
形成されている。なお、図中、2はカソード電極、3は
ゲート電極、4は絶縁膜、5はアノード電極である。
導体基板内にGTOサイリスタを多数配列し、これら多
数のGTOサイリスタを並列接続して1つの大容量GT
Oサイリスタを構成している。図3に、この種のGTO
サイリスタの構成例を示す。このGTOサイリスタは、
特に4500V以上の高耐圧のGTOサイリスタの構造
であり、Nベース層の厚さを低減するために、N型半導
体から成る高不純物濃度のN2バッファ層11を備え、
図示のようなP1エミッタ層10、該N2バッファ層1
1、N3ベース層12、P2ベース層13、N4カソー
ド層14の各層構造としている。さらに、ターンオフ時
のNベース層の過剰キャリアを引き抜き、高速化、即ち
ターンオフタイムの短縮化を図るため、P1エミッタ層
10を突き抜けるようにN5アノードショート部15が
形成されている。なお、図中、2はカソード電極、3は
ゲート電極、4は絶縁膜、5はアノード電極である。
【0003】ところで、上記のようなN2バッファ層1
1を設けるアノードショート構造のGTOサイリスタ1
は、ゲート・トリガ電流が著しく増大するという問題が
ある。これは、P1エミッタ層10、N2バッファ層1
1、N3ベース層12、P2ベース層13より構成され
るpnpトランジスタのベース・エミッタ間に等価的に
挿入されるショート抵抗値がN2バッファ層11の存在
により小さくなりすぎることが主な原因となっている。
この問題を解決するため、従来では、図4に示すよう
に、N4カソードエミッタ層14の直下のみにN5アノ
ードショート部15を設け、他の部分はP1エミッタ層
10とする構造が採用されている。図4の改良構造にお
いては、ショート抵抗が形成されている部分を少なく
し、全体としてショート抵抗値を大きくなるようにした
ものである。
1を設けるアノードショート構造のGTOサイリスタ1
は、ゲート・トリガ電流が著しく増大するという問題が
ある。これは、P1エミッタ層10、N2バッファ層1
1、N3ベース層12、P2ベース層13より構成され
るpnpトランジスタのベース・エミッタ間に等価的に
挿入されるショート抵抗値がN2バッファ層11の存在
により小さくなりすぎることが主な原因となっている。
この問題を解決するため、従来では、図4に示すよう
に、N4カソードエミッタ層14の直下のみにN5アノ
ードショート部15を設け、他の部分はP1エミッタ層
10とする構造が採用されている。図4の改良構造にお
いては、ショート抵抗が形成されている部分を少なく
し、全体としてショート抵抗値を大きくなるようにした
ものである。
【0004】
【発明が解決しようとする課題】図3及び図4に示すN
2バッファ層11を設け、かつ、N5アノードショート
部15を備えたGTOサイリスタ1においては、ターン
オフ時の過剰キャリアとしての電子がN5アノードショ
ート部15を通してアノード電極5に容易に引き抜かれ
るため、ターンオフ損失が小さく、また、ゲート・カソ
ード間を逆バイアスし、アノード・カソード間に順方向
の電圧を印加した時の順方向漏れ電流が小さくなる等の
優れた特性を有する反面、トリガゲート電流が大きくな
る欠点を有している。特に、N4カソードエミッタ14
層が500〜1000本となる大口径の大電流用GTO
サイリスタにおいては、トリガゲート電流が大きくなり
すぎて実用上使用に耐えないという解決すべき課題があ
った。
2バッファ層11を設け、かつ、N5アノードショート
部15を備えたGTOサイリスタ1においては、ターン
オフ時の過剰キャリアとしての電子がN5アノードショ
ート部15を通してアノード電極5に容易に引き抜かれ
るため、ターンオフ損失が小さく、また、ゲート・カソ
ード間を逆バイアスし、アノード・カソード間に順方向
の電圧を印加した時の順方向漏れ電流が小さくなる等の
優れた特性を有する反面、トリガゲート電流が大きくな
る欠点を有している。特に、N4カソードエミッタ14
層が500〜1000本となる大口径の大電流用GTO
サイリスタにおいては、トリガゲート電流が大きくなり
すぎて実用上使用に耐えないという解決すべき課題があ
った。
【0005】
【発明の目的】本発明は、上記のような課題を解決する
ためになされたもので、N2バッファ層により定常損失
を低減するとともに、トリガゲート電流、漏れ電流、タ
ーンオフ損失を低減したアノードショート構造を有する
GTOサイリスタを提供することを目的とするものであ
る。
ためになされたもので、N2バッファ層により定常損失
を低減するとともに、トリガゲート電流、漏れ電流、タ
ーンオフ損失を低減したアノードショート構造を有する
GTOサイリスタを提供することを目的とするものであ
る。
【0006】
【問題点を解決するための手段】本発明のGTOサイリ
スタは、半導体基板にP1エミッタ層、N2バッファ
層、N3ベース層、P2ベース層、N4カソードエミッ
タ層が形成され、該N4カソードエミッタ層は、ゲート
部となる前記P2ベース層とは段差が設けられて島状に
形成され、前記N4カソードエミッタ層上にはカソード
電極、前記段差が設けられたゲート部となるP2ベース
層上にはゲート電極、アノード側の主面上にはアノード
電極がそれぞれ形成されたゲートターンオフサイリスタ
において、前記N4カソードエミッタ層を前記アノード
電極側に投影した場合に、該投影部分のみの前記P1エ
ミッタ層内にN5アノードショート部を形成し、かつ、
前記ゲート電極をアノード電極側に投影した場合に、該
投影部分のみの前記N2バッファ層内に前記P1エミッ
タ層の拡散深さよりも相対的に拡散深さの浅いP3層を
形成したことを特徴とするものである。
スタは、半導体基板にP1エミッタ層、N2バッファ
層、N3ベース層、P2ベース層、N4カソードエミッ
タ層が形成され、該N4カソードエミッタ層は、ゲート
部となる前記P2ベース層とは段差が設けられて島状に
形成され、前記N4カソードエミッタ層上にはカソード
電極、前記段差が設けられたゲート部となるP2ベース
層上にはゲート電極、アノード側の主面上にはアノード
電極がそれぞれ形成されたゲートターンオフサイリスタ
において、前記N4カソードエミッタ層を前記アノード
電極側に投影した場合に、該投影部分のみの前記P1エ
ミッタ層内にN5アノードショート部を形成し、かつ、
前記ゲート電極をアノード電極側に投影した場合に、該
投影部分のみの前記N2バッファ層内に前記P1エミッ
タ層の拡散深さよりも相対的に拡散深さの浅いP3層を
形成したことを特徴とするものである。
【0007】
【作用】本発明のGTOサイリスタは、N4カソードエ
ミッタ層をアノード電極側に投影した場合に、該投影部
分のみの前記P1エミッタ層内にN5アノードショート
部を形成し、かつ、前記ゲート電極をアノード電極側に
投影した場合に、該投影部分のみの前記N2バッファ層
内に前記P1エミッタ層の拡散深さよりも相対的に拡散
深さの浅いP3層を形成するようにしたので、N2バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
ミッタ層をアノード電極側に投影した場合に、該投影部
分のみの前記P1エミッタ層内にN5アノードショート
部を形成し、かつ、前記ゲート電極をアノード電極側に
投影した場合に、該投影部分のみの前記N2バッファ層
内に前記P1エミッタ層の拡散深さよりも相対的に拡散
深さの浅いP3層を形成するようにしたので、N2バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
【0008】
【実施例】以下に、本発明の実施例を図1を参照して詳
細に説明する。まず、本発明のGTOサイリスタ1にお
けるカソード側の構造は、従来と同様であり、図示によ
うに、P2ベース層13にN4カソードエミッタ層14
が選択拡散法により多数の島状に形成されている。ま
た、ゲート部は周知のフォトリソグラフィ技術により掘
り込まれ、N4カソードエミッタ層14との間で段差が
設けられるように形成されている。これらのN4カソー
ドエミッタ層14上にはカソード電極2、ゲート部とな
るP2ベース層上にはゲート電極3がそれぞれ形成さ
れ、これらカソード電極2及びゲート電極3を除く部分
は、絶縁膜4によりその表面が覆われている。アノード
側は、P1エミッタ層10内に、N4カソードエミッタ
層14を投影した部分のみに、N2バッファ層11に突
き抜けるN5アノードショート部15が形成されてい
る。なお、P1エミッタ層10の拡散深さは、この実施
例の場合、約25μmである。
細に説明する。まず、本発明のGTOサイリスタ1にお
けるカソード側の構造は、従来と同様であり、図示によ
うに、P2ベース層13にN4カソードエミッタ層14
が選択拡散法により多数の島状に形成されている。ま
た、ゲート部は周知のフォトリソグラフィ技術により掘
り込まれ、N4カソードエミッタ層14との間で段差が
設けられるように形成されている。これらのN4カソー
ドエミッタ層14上にはカソード電極2、ゲート部とな
るP2ベース層上にはゲート電極3がそれぞれ形成さ
れ、これらカソード電極2及びゲート電極3を除く部分
は、絶縁膜4によりその表面が覆われている。アノード
側は、P1エミッタ層10内に、N4カソードエミッタ
層14を投影した部分のみに、N2バッファ層11に突
き抜けるN5アノードショート部15が形成されてい
る。なお、P1エミッタ層10の拡散深さは、この実施
例の場合、約25μmである。
【0009】次に、ゲート電極3をアノード電極側に投
影した場合に、該投影部分のN2バッファ層11内に、
上記P1エミッタ層10の拡散深さよりも相対的に拡散
深さの浅い約15μmのP3層16を形成する。また、
アノード主面側の全面にアノード電極5を形成する。上
記各層及び各電極等の具体的な形成方法については、周
知の方法を利用して容易に形成することができるため、
その詳しい説明は省略する。次に、アノード主面から見
た各層の不純物濃度(個/立方センチメートル)を、そ
の拡散深さに応じて表わした不純物濃度曲線を図2に示
す。図は、横軸にアノード主面側からの深さ(μm)、
縦軸に不純物濃度(個/立方センチメートル)が採って
ある。図において、P3層16の表面の不純物濃度は1
×10の19乗個/立方センチメートルで、拡散深さは
15μmである。P1エミッタ層10は、その表面の不
純物濃度はP3層16と同様であり、拡散深さは25μ
mである。また、N5アノードショート部15は、その
表面の不純物濃度が5×10の19乗個/立方センチメ
ートルであり、拡散深さはP1層エミッタ層10とほぼ
同じである。一方、N2バッファ層11から見た各層と
接する部分の不純物濃度は、P3層16と接する部分で
は、8×10の16乗個/立方センチメートル、N2バ
ッファ層11とP1エミッタ層10との接する部分で
は、1×10の16乗/立方センチメートルである。
影した場合に、該投影部分のN2バッファ層11内に、
上記P1エミッタ層10の拡散深さよりも相対的に拡散
深さの浅い約15μmのP3層16を形成する。また、
アノード主面側の全面にアノード電極5を形成する。上
記各層及び各電極等の具体的な形成方法については、周
知の方法を利用して容易に形成することができるため、
その詳しい説明は省略する。次に、アノード主面から見
た各層の不純物濃度(個/立方センチメートル)を、そ
の拡散深さに応じて表わした不純物濃度曲線を図2に示
す。図は、横軸にアノード主面側からの深さ(μm)、
縦軸に不純物濃度(個/立方センチメートル)が採って
ある。図において、P3層16の表面の不純物濃度は1
×10の19乗個/立方センチメートルで、拡散深さは
15μmである。P1エミッタ層10は、その表面の不
純物濃度はP3層16と同様であり、拡散深さは25μ
mである。また、N5アノードショート部15は、その
表面の不純物濃度が5×10の19乗個/立方センチメ
ートルであり、拡散深さはP1層エミッタ層10とほぼ
同じである。一方、N2バッファ層11から見た各層と
接する部分の不純物濃度は、P3層16と接する部分で
は、8×10の16乗個/立方センチメートル、N2バ
ッファ層11とP1エミッタ層10との接する部分で
は、1×10の16乗/立方センチメートルである。
【0010】次に、上記のように構成の本発明のGTO
サイリスタの動作について説明する。まず、アノード側
のN5アノードショート部15は、N4カソードエミッ
タ層14の直下部分のみとしたので、従来構造に比較し
てその占める割合が少なくなり、その分だけショート抵
抗が大きくなる。その結果、ターンオンゲート電流を小
さくすることができる。これは、図4の改良構造と同じ
であるが、本発明では、さらに相対的に浅いP3層16
の形成により次のような作用が生じる。該P3層16
は、該P3層16に隣接するP1エミッタ層10よりも
N2バッファ層11への正孔の注入効率が悪く、前記P
1エミッタ層10ほど伝導度変調に寄与しない。しか
し、該P3層16の存在は、P1エミッタ層10のみの
場合よりもN3ベース層12に注入される正孔の数を多
くするので、トリガゲート電流を小さくする作用を生じ
る。また、P3層16が従来の図4のP1エミッタ層1
0よりも浅く形成されているため、正孔の注入量が少な
く、ターンオン時においては、過剰キャリアが早く消滅
又はアノード側に引き抜かれるため、ターンオンタイム
が短くなる。これによりターンオフ損失を少なくするこ
とができる。
サイリスタの動作について説明する。まず、アノード側
のN5アノードショート部15は、N4カソードエミッ
タ層14の直下部分のみとしたので、従来構造に比較し
てその占める割合が少なくなり、その分だけショート抵
抗が大きくなる。その結果、ターンオンゲート電流を小
さくすることができる。これは、図4の改良構造と同じ
であるが、本発明では、さらに相対的に浅いP3層16
の形成により次のような作用が生じる。該P3層16
は、該P3層16に隣接するP1エミッタ層10よりも
N2バッファ層11への正孔の注入効率が悪く、前記P
1エミッタ層10ほど伝導度変調に寄与しない。しか
し、該P3層16の存在は、P1エミッタ層10のみの
場合よりもN3ベース層12に注入される正孔の数を多
くするので、トリガゲート電流を小さくする作用を生じ
る。また、P3層16が従来の図4のP1エミッタ層1
0よりも浅く形成されているため、正孔の注入量が少な
く、ターンオン時においては、過剰キャリアが早く消滅
又はアノード側に引き抜かれるため、ターンオンタイム
が短くなる。これによりターンオフ損失を少なくするこ
とができる。
【0011】
【発明の効果】以上のように、本発明によれば、N4カ
ソードエミッタ層をアノード側に投影した場合の直下位
置のN2層内に、N5アノードショート部を設けると共
に、ゲート電極をアノード側に投影した直下位置のN2
バッファ層内に、相対的に拡散深さの浅いP3層を形成
するようにしたので、従来の改良構造と同様にN2バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
ソードエミッタ層をアノード側に投影した場合の直下位
置のN2層内に、N5アノードショート部を設けると共
に、ゲート電極をアノード側に投影した直下位置のN2
バッファ層内に、相対的に拡散深さの浅いP3層を形成
するようにしたので、従来の改良構造と同様にN2バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
【図1】本発明のGTOサイリスタの構造図である。
【図2】本発明のGTOサイリスタにおけるアノード側
主面から見た各層の拡散深さと不純物濃度の関係を示す
不純物濃度曲線図である。
主面から見た各層の拡散深さと不純物濃度の関係を示す
不純物濃度曲線図である。
【図3】従来のGTOサイリスタの構造図である。
【図4】上記従来のGTOサイリスタの改良構造を示す
構造図である。
構造図である。
1 GTOサイリスタ 2 カソード電極 3 ゲート電極 4 絶縁膜 5 アノード電極 10 P1エミッタ層 11 N2バッファ層 12 N3ベース層 13 P2ベース層 14 N4カソードエミッタ層 15 N5アノードショート部 16 P3層
Claims (1)
- 【請求項1】 半導体基板にP1エミッタ層、N2バッ
ファ層、N3ベース層、P2ベース層、N4カソードエ
ミッタ層が形成され、該N4カソードエミッタ層は、ゲ
ート部となる前記P2ベース層とは段差が設けられて島
状に形成され、前記N4カソードエミッタ層上にはカソ
ード電極、前記段差が設けられたゲート部となるP2ベ
ース層上にはゲート電極、アノード側の主面上にはアノ
ード電極がそれぞれ形成されたゲートターンオフサイリ
スタにおいて、前記N4カソードエミッタ層を前記アノ
ード電極側に投影した場合に、該投影部分のみの前記P
1エミッタ層内にN5アノードショート部を形成し、か
つ、前記ゲート電極をアノード電極側に投影した場合
に、該投影部分のみの前記N2バッファ層内に前記P1
エミッタ層の拡散深さよりも相対的に拡散深さの浅いP
3層を形成したことを特徴とするゲートターンオフサイ
リスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33000691A JP3152468B2 (ja) | 1991-11-19 | 1991-11-19 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33000691A JP3152468B2 (ja) | 1991-11-19 | 1991-11-19 | ゲートターンオフサイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05145064A true JPH05145064A (ja) | 1993-06-11 |
JP3152468B2 JP3152468B2 (ja) | 2001-04-03 |
Family
ID=18227718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33000691A Expired - Fee Related JP3152468B2 (ja) | 1991-11-19 | 1991-11-19 | ゲートターンオフサイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3152468B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011103333A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
JP2011103403A (ja) * | 2009-11-11 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
JP2011108876A (ja) * | 2009-11-18 | 2011-06-02 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102051918B1 (ko) * | 2017-11-10 | 2019-12-06 | 김국경 | 비프레임 구조를 갖는 조립식 인스턴트 돔하우스 |
-
1991
- 1991-11-19 JP JP33000691A patent/JP3152468B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011103333A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
JP2011103403A (ja) * | 2009-11-11 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
JP2011108876A (ja) * | 2009-11-18 | 2011-06-02 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Also Published As
Publication number | Publication date |
---|---|
JP3152468B2 (ja) | 2001-04-03 |
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