JPH05145064A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JPH05145064A JPH05145064A JP33000691A JP33000691A JPH05145064A JP H05145064 A JPH05145064 A JP H05145064A JP 33000691 A JP33000691 A JP 33000691A JP 33000691 A JP33000691 A JP 33000691A JP H05145064 A JPH05145064 A JP H05145064A
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- Japan
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- anode
- emitter layer
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- gate
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Abstract
(57)【要約】
【目的】 定常損失の低減すると共に、トリガゲート電
流、漏れ電流、ターンオフ損失を低減したアノードショ
ート構造を有するＧＴＯサイリスタを提供すること。 【構成】 Ｎ４カソードエミッタ層１４をアノード電極
５側に投影した場合に、該投影部分のみの前記Ｐ１エミ
ッタ１０層内に、Ｎ５アノードショート部１５を形成
し、かつ、前記ゲート電極３をアノード電極５側に投影
した場合に、該投影部分のみの前記Ｎ２バッファ層１１
内に、前記Ｐ１エミッタ層１０の拡散深さよりも相対的
に拡散深さの浅いＰ３層１６を形成する。これにより定
常損失の低減、トリガゲート電流、漏れ電流、ターンオ
フ損失を低減することができる。
流、漏れ電流、ターンオフ損失を低減したアノードショ
ート構造を有するＧＴＯサイリスタを提供すること。 【構成】 Ｎ４カソードエミッタ層１４をアノード電極
５側に投影した場合に、該投影部分のみの前記Ｐ１エミ
ッタ１０層内に、Ｎ５アノードショート部１５を形成
し、かつ、前記ゲート電極３をアノード電極５側に投影
した場合に、該投影部分のみの前記Ｎ２バッファ層１１
内に、前記Ｐ１エミッタ層１０の拡散深さよりも相対的
に拡散深さの浅いＰ３層１６を形成する。これにより定
常損失の低減、トリガゲート電流、漏れ電流、ターンオ
フ損失を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、アノードショート構造
を備えたゲートターンオフサイリスタ（以下、ＧＴＯサ
イリスタと略記する。）に関するものである。
を備えたゲートターンオフサイリスタ（以下、ＧＴＯサ
イリスタと略記する。）に関するものである。
【０００２】
【従来の技術】大容量のＧＴＯサイリスタは、一般に半
導体基板内にＧＴＯサイリスタを多数配列し、これら多
数のＧＴＯサイリスタを並列接続して１つの大容量ＧＴ
Ｏサイリスタを構成している。図３に、この種のＧＴＯ
サイリスタの構成例を示す。このＧＴＯサイリスタは、
特に４５００Ｖ以上の高耐圧のＧＴＯサイリスタの構造
であり、Ｎベース層の厚さを低減するために、Ｎ型半導
体から成る高不純物濃度のＮ２バッファ層１１を備え、
図示のようなＰ１エミッタ層１０、該Ｎ２バッファ層１
１、Ｎ３ベース層１２、Ｐ２ベース層１３、Ｎ４カソー
ド層１４の各層構造としている。さらに、ターンオフ時
のＮベース層の過剰キャリアを引き抜き、高速化、即ち
ターンオフタイムの短縮化を図るため、Ｐ１エミッタ層
１０を突き抜けるようにＮ５アノードショート部１５が
形成されている。なお、図中、２はカソード電極、３は
ゲート電極、４は絶縁膜、５はアノード電極である。
導体基板内にＧＴＯサイリスタを多数配列し、これら多
数のＧＴＯサイリスタを並列接続して１つの大容量ＧＴ
Ｏサイリスタを構成している。図３に、この種のＧＴＯ
サイリスタの構成例を示す。このＧＴＯサイリスタは、
特に４５００Ｖ以上の高耐圧のＧＴＯサイリスタの構造
であり、Ｎベース層の厚さを低減するために、Ｎ型半導
体から成る高不純物濃度のＮ２バッファ層１１を備え、
図示のようなＰ１エミッタ層１０、該Ｎ２バッファ層１
１、Ｎ３ベース層１２、Ｐ２ベース層１３、Ｎ４カソー
ド層１４の各層構造としている。さらに、ターンオフ時
のＮベース層の過剰キャリアを引き抜き、高速化、即ち
ターンオフタイムの短縮化を図るため、Ｐ１エミッタ層
１０を突き抜けるようにＮ５アノードショート部１５が
形成されている。なお、図中、２はカソード電極、３は
ゲート電極、４は絶縁膜、５はアノード電極である。
【０００３】ところで、上記のようなＮ２バッファ層１
１を設けるアノードショート構造のＧＴＯサイリスタ１
は、ゲート・トリガ電流が著しく増大するという問題が
ある。これは、Ｐ１エミッタ層１０、Ｎ２バッファ層１
１、Ｎ３ベース層１２、Ｐ２ベース層１３より構成され
るｐｎｐトランジスタのベース・エミッタ間に等価的に
挿入されるショート抵抗値がＮ２バッファ層１１の存在
により小さくなりすぎることが主な原因となっている。
この問題を解決するため、従来では、図４に示すよう
に、Ｎ４カソードエミッタ層１４の直下のみにＮ５アノ
ードショート部１５を設け、他の部分はＰ１エミッタ層
１０とする構造が採用されている。図４の改良構造にお
いては、ショート抵抗が形成されている部分を少なく
し、全体としてショート抵抗値を大きくなるようにした
ものである。
１を設けるアノードショート構造のＧＴＯサイリスタ１
は、ゲート・トリガ電流が著しく増大するという問題が
ある。これは、Ｐ１エミッタ層１０、Ｎ２バッファ層１
１、Ｎ３ベース層１２、Ｐ２ベース層１３より構成され
るｐｎｐトランジスタのベース・エミッタ間に等価的に
挿入されるショート抵抗値がＮ２バッファ層１１の存在
により小さくなりすぎることが主な原因となっている。
この問題を解決するため、従来では、図４に示すよう
に、Ｎ４カソードエミッタ層１４の直下のみにＮ５アノ
ードショート部１５を設け、他の部分はＰ１エミッタ層
１０とする構造が採用されている。図４の改良構造にお
いては、ショート抵抗が形成されている部分を少なく
し、全体としてショート抵抗値を大きくなるようにした
ものである。
【０００４】
【発明が解決しようとする課題】図３及び図４に示すＮ
２バッファ層１１を設け、かつ、Ｎ５アノードショート
部１５を備えたＧＴＯサイリスタ１においては、ターン
オフ時の過剰キャリアとしての電子がＮ５アノードショ
ート部１５を通してアノード電極５に容易に引き抜かれ
るため、ターンオフ損失が小さく、また、ゲート・カソ
ード間を逆バイアスし、アノード・カソード間に順方向
の電圧を印加した時の順方向漏れ電流が小さくなる等の
優れた特性を有する反面、トリガゲート電流が大きくな
る欠点を有している。特に、Ｎ４カソードエミッタ１４
層が５００〜１０００本となる大口径の大電流用ＧＴＯ
サイリスタにおいては、トリガゲート電流が大きくなり
すぎて実用上使用に耐えないという解決すべき課題があ
った。
２バッファ層１１を設け、かつ、Ｎ５アノードショート
部１５を備えたＧＴＯサイリスタ１においては、ターン
オフ時の過剰キャリアとしての電子がＮ５アノードショ
ート部１５を通してアノード電極５に容易に引き抜かれ
るため、ターンオフ損失が小さく、また、ゲート・カソ
ード間を逆バイアスし、アノード・カソード間に順方向
の電圧を印加した時の順方向漏れ電流が小さくなる等の
優れた特性を有する反面、トリガゲート電流が大きくな
る欠点を有している。特に、Ｎ４カソードエミッタ１４
層が５００〜１０００本となる大口径の大電流用ＧＴＯ
サイリスタにおいては、トリガゲート電流が大きくなり
すぎて実用上使用に耐えないという解決すべき課題があ
った。
【０００５】
【発明の目的】本発明は、上記のような課題を解決する
ためになされたもので、Ｎ２バッファ層により定常損失
を低減するとともに、トリガゲート電流、漏れ電流、タ
ーンオフ損失を低減したアノードショート構造を有する
ＧＴＯサイリスタを提供することを目的とするものであ
る。
ためになされたもので、Ｎ２バッファ層により定常損失
を低減するとともに、トリガゲート電流、漏れ電流、タ
ーンオフ損失を低減したアノードショート構造を有する
ＧＴＯサイリスタを提供することを目的とするものであ
る。
【０００６】
【問題点を解決するための手段】本発明のＧＴＯサイリ
スタは、半導体基板にＰ１エミッタ層、Ｎ２バッファ
層、Ｎ３ベース層、Ｐ２ベース層、Ｎ４カソードエミッ
タ層が形成され、該Ｎ４カソードエミッタ層は、ゲート
部となる前記Ｐ２ベース層とは段差が設けられて島状に
形成され、前記Ｎ４カソードエミッタ層上にはカソード
電極、前記段差が設けられたゲート部となるＰ２ベース
層上にはゲート電極、アノード側の主面上にはアノード
電極がそれぞれ形成されたゲートターンオフサイリスタ
において、前記Ｎ４カソードエミッタ層を前記アノード
電極側に投影した場合に、該投影部分のみの前記Ｐ１エ
ミッタ層内にＮ５アノードショート部を形成し、かつ、
前記ゲート電極をアノード電極側に投影した場合に、該
投影部分のみの前記Ｎ２バッファ層内に前記Ｐ１エミッ
タ層の拡散深さよりも相対的に拡散深さの浅いＰ３層を
形成したことを特徴とするものである。
スタは、半導体基板にＰ１エミッタ層、Ｎ２バッファ
層、Ｎ３ベース層、Ｐ２ベース層、Ｎ４カソードエミッ
タ層が形成され、該Ｎ４カソードエミッタ層は、ゲート
部となる前記Ｐ２ベース層とは段差が設けられて島状に
形成され、前記Ｎ４カソードエミッタ層上にはカソード
電極、前記段差が設けられたゲート部となるＰ２ベース
層上にはゲート電極、アノード側の主面上にはアノード
電極がそれぞれ形成されたゲートターンオフサイリスタ
において、前記Ｎ４カソードエミッタ層を前記アノード
電極側に投影した場合に、該投影部分のみの前記Ｐ１エ
ミッタ層内にＮ５アノードショート部を形成し、かつ、
前記ゲート電極をアノード電極側に投影した場合に、該
投影部分のみの前記Ｎ２バッファ層内に前記Ｐ１エミッ
タ層の拡散深さよりも相対的に拡散深さの浅いＰ３層を
形成したことを特徴とするものである。
【０００７】
【作用】本発明のＧＴＯサイリスタは、Ｎ４カソードエ
ミッタ層をアノード電極側に投影した場合に、該投影部
分のみの前記Ｐ１エミッタ層内にＮ５アノードショート
部を形成し、かつ、前記ゲート電極をアノード電極側に
投影した場合に、該投影部分のみの前記Ｎ２バッファ層
内に前記Ｐ１エミッタ層の拡散深さよりも相対的に拡散
深さの浅いＰ３層を形成するようにしたので、Ｎ２バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
ミッタ層をアノード電極側に投影した場合に、該投影部
分のみの前記Ｐ１エミッタ層内にＮ５アノードショート
部を形成し、かつ、前記ゲート電極をアノード電極側に
投影した場合に、該投影部分のみの前記Ｎ２バッファ層
内に前記Ｐ１エミッタ層の拡散深さよりも相対的に拡散
深さの浅いＰ３層を形成するようにしたので、Ｎ２バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
【０００８】
【実施例】以下に、本発明の実施例を図１を参照して詳
細に説明する。まず、本発明のＧＴＯサイリスタ１にお
けるカソード側の構造は、従来と同様であり、図示によ
うに、Ｐ２ベース層１３にＮ４カソードエミッタ層１４
が選択拡散法により多数の島状に形成されている。ま
た、ゲート部は周知のフォトリソグラフィ技術により掘
り込まれ、Ｎ４カソードエミッタ層１４との間で段差が
設けられるように形成されている。これらのＮ４カソー
ドエミッタ層１４上にはカソード電極２、ゲート部とな
るＰ２ベース層上にはゲート電極３がそれぞれ形成さ
れ、これらカソード電極２及びゲート電極３を除く部分
は、絶縁膜４によりその表面が覆われている。アノード
側は、Ｐ１エミッタ層１０内に、Ｎ４カソードエミッタ
層１４を投影した部分のみに、Ｎ２バッファ層１１に突
き抜けるＮ５アノードショート部１５が形成されてい
る。なお、Ｐ１エミッタ層１０の拡散深さは、この実施
例の場合、約２５μｍである。
細に説明する。まず、本発明のＧＴＯサイリスタ１にお
けるカソード側の構造は、従来と同様であり、図示によ
うに、Ｐ２ベース層１３にＮ４カソードエミッタ層１４
が選択拡散法により多数の島状に形成されている。ま
た、ゲート部は周知のフォトリソグラフィ技術により掘
り込まれ、Ｎ４カソードエミッタ層１４との間で段差が
設けられるように形成されている。これらのＮ４カソー
ドエミッタ層１４上にはカソード電極２、ゲート部とな
るＰ２ベース層上にはゲート電極３がそれぞれ形成さ
れ、これらカソード電極２及びゲート電極３を除く部分
は、絶縁膜４によりその表面が覆われている。アノード
側は、Ｐ１エミッタ層１０内に、Ｎ４カソードエミッタ
層１４を投影した部分のみに、Ｎ２バッファ層１１に突
き抜けるＮ５アノードショート部１５が形成されてい
る。なお、Ｐ１エミッタ層１０の拡散深さは、この実施
例の場合、約２５μｍである。
【０００９】次に、ゲート電極３をアノード電極側に投
影した場合に、該投影部分のＮ２バッファ層１１内に、
上記Ｐ１エミッタ層１０の拡散深さよりも相対的に拡散
深さの浅い約１５μｍのＰ３層１６を形成する。また、
アノード主面側の全面にアノード電極５を形成する。上
記各層及び各電極等の具体的な形成方法については、周
知の方法を利用して容易に形成することができるため、
その詳しい説明は省略する。次に、アノード主面から見
た各層の不純物濃度（個／立方センチメートル）を、そ
の拡散深さに応じて表わした不純物濃度曲線を図２に示
す。図は、横軸にアノード主面側からの深さ（μｍ）、
縦軸に不純物濃度（個／立方センチメートル）が採って
ある。図において、Ｐ３層１６の表面の不純物濃度は１
×１０の１９乗個／立方センチメートルで、拡散深さは
１５μｍである。Ｐ１エミッタ層１０は、その表面の不
純物濃度はＰ３層１６と同様であり、拡散深さは２５μ
ｍである。また、Ｎ５アノードショート部１５は、その
表面の不純物濃度が５×１０の１９乗個／立方センチメ
ートルであり、拡散深さはＰ１層エミッタ層１０とほぼ
同じである。一方、Ｎ２バッファ層１１から見た各層と
接する部分の不純物濃度は、Ｐ３層１６と接する部分で
は、８×１０の１６乗個／立方センチメートル、Ｎ２バ
ッファ層１１とＰ１エミッタ層１０との接する部分で
は、１×１０の１６乗／立方センチメートルである。
影した場合に、該投影部分のＮ２バッファ層１１内に、
上記Ｐ１エミッタ層１０の拡散深さよりも相対的に拡散
深さの浅い約１５μｍのＰ３層１６を形成する。また、
アノード主面側の全面にアノード電極５を形成する。上
記各層及び各電極等の具体的な形成方法については、周
知の方法を利用して容易に形成することができるため、
その詳しい説明は省略する。次に、アノード主面から見
た各層の不純物濃度（個／立方センチメートル）を、そ
の拡散深さに応じて表わした不純物濃度曲線を図２に示
す。図は、横軸にアノード主面側からの深さ（μｍ）、
縦軸に不純物濃度（個／立方センチメートル）が採って
ある。図において、Ｐ３層１６の表面の不純物濃度は１
×１０の１９乗個／立方センチメートルで、拡散深さは
１５μｍである。Ｐ１エミッタ層１０は、その表面の不
純物濃度はＰ３層１６と同様であり、拡散深さは２５μ
ｍである。また、Ｎ５アノードショート部１５は、その
表面の不純物濃度が５×１０の１９乗個／立方センチメ
ートルであり、拡散深さはＰ１層エミッタ層１０とほぼ
同じである。一方、Ｎ２バッファ層１１から見た各層と
接する部分の不純物濃度は、Ｐ３層１６と接する部分で
は、８×１０の１６乗個／立方センチメートル、Ｎ２バ
ッファ層１１とＰ１エミッタ層１０との接する部分で
は、１×１０の１６乗／立方センチメートルである。
【００１０】次に、上記のように構成の本発明のＧＴＯ
サイリスタの動作について説明する。まず、アノード側
のＮ５アノードショート部１５は、Ｎ４カソードエミッ
タ層１４の直下部分のみとしたので、従来構造に比較し
てその占める割合が少なくなり、その分だけショート抵
抗が大きくなる。その結果、ターンオンゲート電流を小
さくすることができる。これは、図４の改良構造と同じ
であるが、本発明では、さらに相対的に浅いＰ３層１６
の形成により次のような作用が生じる。該Ｐ３層１６
は、該Ｐ３層１６に隣接するＰ１エミッタ層１０よりも
Ｎ２バッファ層１１への正孔の注入効率が悪く、前記Ｐ
１エミッタ層１０ほど伝導度変調に寄与しない。しか
し、該Ｐ３層１６の存在は、Ｐ１エミッタ層１０のみの
場合よりもＮ３ベース層１２に注入される正孔の数を多
くするので、トリガゲート電流を小さくする作用を生じ
る。また、Ｐ３層１６が従来の図４のＰ１エミッタ層１
０よりも浅く形成されているため、正孔の注入量が少な
く、ターンオン時においては、過剰キャリアが早く消滅
又はアノード側に引き抜かれるため、ターンオンタイム
が短くなる。これによりターンオフ損失を少なくするこ
とができる。
サイリスタの動作について説明する。まず、アノード側
のＮ５アノードショート部１５は、Ｎ４カソードエミッ
タ層１４の直下部分のみとしたので、従来構造に比較し
てその占める割合が少なくなり、その分だけショート抵
抗が大きくなる。その結果、ターンオンゲート電流を小
さくすることができる。これは、図４の改良構造と同じ
であるが、本発明では、さらに相対的に浅いＰ３層１６
の形成により次のような作用が生じる。該Ｐ３層１６
は、該Ｐ３層１６に隣接するＰ１エミッタ層１０よりも
Ｎ２バッファ層１１への正孔の注入効率が悪く、前記Ｐ
１エミッタ層１０ほど伝導度変調に寄与しない。しか
し、該Ｐ３層１６の存在は、Ｐ１エミッタ層１０のみの
場合よりもＮ３ベース層１２に注入される正孔の数を多
くするので、トリガゲート電流を小さくする作用を生じ
る。また、Ｐ３層１６が従来の図４のＰ１エミッタ層１
０よりも浅く形成されているため、正孔の注入量が少な
く、ターンオン時においては、過剰キャリアが早く消滅
又はアノード側に引き抜かれるため、ターンオンタイム
が短くなる。これによりターンオフ損失を少なくするこ
とができる。
【００１１】
【発明の効果】以上のように、本発明によれば、Ｎ４カ
ソードエミッタ層をアノード側に投影した場合の直下位
置のＮ２層内に、Ｎ５アノードショート部を設けると共
に、ゲート電極をアノード側に投影した直下位置のＮ２
バッファ層内に、相対的に拡散深さの浅いＰ３層を形成
するようにしたので、従来の改良構造と同様にＮ２バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
ソードエミッタ層をアノード側に投影した場合の直下位
置のＮ２層内に、Ｎ５アノードショート部を設けると共
に、ゲート電極をアノード側に投影した直下位置のＮ２
バッファ層内に、相対的に拡散深さの浅いＰ３層を形成
するようにしたので、従来の改良構造と同様にＮ２バッ
ファ層により定常損失を低減することができると共に、
トリガゲート電流、漏れ電流、ターンオフ損失を低減す
ることができる。
【図１】本発明のＧＴＯサイリスタの構造図である。
【図２】本発明のＧＴＯサイリスタにおけるアノード側
主面から見た各層の拡散深さと不純物濃度の関係を示す
不純物濃度曲線図である。
主面から見た各層の拡散深さと不純物濃度の関係を示す
不純物濃度曲線図である。
【図３】従来のＧＴＯサイリスタの構造図である。
【図４】上記従来のＧＴＯサイリスタの改良構造を示す
構造図である。
構造図である。
１ ＧＴＯサイリスタ ２ カソード電極 ３ ゲート電極 ４ 絶縁膜 ５ アノード電極 １０ Ｐ１エミッタ層 １１ Ｎ２バッファ層 １２ Ｎ３ベース層 １３ Ｐ２ベース層 １４ Ｎ４カソードエミッタ層 １５ Ｎ５アノードショート部 １６ Ｐ３層
Claims (1)
- 【請求項１】 半導体基板にＰ１エミッタ層、Ｎ２バッ
ファ層、Ｎ３ベース層、Ｐ２ベース層、Ｎ４カソードエ
ミッタ層が形成され、該Ｎ４カソードエミッタ層は、ゲ
ート部となる前記Ｐ２ベース層とは段差が設けられて島
状に形成され、前記Ｎ４カソードエミッタ層上にはカソ
ード電極、前記段差が設けられたゲート部となるＰ２ベ
ース層上にはゲート電極、アノード側の主面上にはアノ
ード電極がそれぞれ形成されたゲートターンオフサイリ
スタにおいて、前記Ｎ４カソードエミッタ層を前記アノ
ード電極側に投影した場合に、該投影部分のみの前記Ｐ
１エミッタ層内にＮ５アノードショート部を形成し、か
つ、前記ゲート電極をアノード電極側に投影した場合
に、該投影部分のみの前記Ｎ２バッファ層内に前記Ｐ１
エミッタ層の拡散深さよりも相対的に拡散深さの浅いＰ
３層を形成したことを特徴とするゲートターンオフサイ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33000691A JP3152468B2 (ja) | 1991-11-19 | 1991-11-19 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33000691A JP3152468B2 (ja) | 1991-11-19 | 1991-11-19 | ゲートターンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145064A true JPH05145064A (ja) | 1993-06-11 |
| JP3152468B2 JP3152468B2 (ja) | 2001-04-03 |
Family
ID=18227718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33000691A Expired - Fee Related JP3152468B2 (ja) | 1991-11-19 | 1991-11-19 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152468B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103333A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
| JP2011103403A (ja) * | 2009-11-11 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
| JP2011108876A (ja) * | 2009-11-18 | 2011-06-02 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102051918B1 (ko) * | 2017-11-10 | 2019-12-06 | 김국경 | 비프레임 구조를 갖는 조립식 인스턴트 돔하우스 |
-
1991
- 1991-11-19 JP JP33000691A patent/JP3152468B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103333A (ja) * | 2009-11-10 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
| JP2011103403A (ja) * | 2009-11-11 | 2011-05-26 | Shindengen Electric Mfg Co Ltd | サイリスタ |
| JP2011108876A (ja) * | 2009-11-18 | 2011-06-02 | Shindengen Electric Mfg Co Ltd | サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3152468B2 (ja) | 2001-04-03 |
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